JP2006236579A - 半導体メモリ装置 - Google Patents

Abstract

【課題】 パワーオンタイムに関与したトリップポイントの変化を最小限に抑制できるスタートアップ回路を提供する。
【解決手段】 外部電源電圧（ＶＣＣ）を変換して内部電源電圧（ＶＣＣＰ）を発生する内部電源電圧発生回路（６）と、前記外部電源電圧の印加により所定レベルにクランプされるバイアス電圧（ＶＢＩＡＳ）を発生するバイアス電圧供給回路（８）と、前記内部電源電圧を電圧源及び差動入力の一方とすると共に、前記バイアス電圧を差動入力の他方とする差動増幅回路を用いてスタートアップ信号（ＶＣＣＨ）を発生すると共に、前記バイアス電圧により動作制御されて前記差動増幅回路の出力端を初期化する初期化手段（２６）を有するスタートアップ回路（１０）と、を備える。
【選択図】 図１

Description

本発明は半導体メモリ装置に関し、特に、半導体メモリ装置のスタートアップ回路に関する。

半導体メモリ装置の場合、装置のパワーオン（電源ＯＮ）に際して、電源電圧のレベルが所定のレベル以上になってから内部回路の動作を開始させる目的で、スタートアップ回路が使用される。このようなスタートアップ回路はその特性上、メモリ装置外部、即ちシステムから供給される電源電圧のレベルを正確に感知し、これにより正確なレベルでスタートアップ信号を発生して内部回路の動作をエネーブルさせなければならないことはよく知られている。

しかしながら実際には、メモリ装置の外部温度の不規則な変化や電圧供給の不安定性などの要因により、正確に電源電圧の印加レベルを感知することは容易なことではない。また、スタートアップ回路の動作特性自体も高度の精密性及び安定性が要求されるため、制作が難しい。そしてこのような問題は、高集積化に伴う電源電圧の低電圧化により、一層その困難性を増す傾向にある。

この問題を解決するために、本出願人により１９９１年１２月１８日付で韓国特許庁に出願された特許出願第９１−２３３４３（発明の名称：複数個の動作電圧に対応するリフレッシュタイマ）に、安定且つ正確に電源電圧のレベルを感知する電圧レベル検出器としてのスタートアップ回路が開示されている。

このスタートアップ回路は、電源電圧端と接地電圧端との間に抵抗及びキャパシタを相互に直列接続し、これらのＲＣ時定数を利用して電源電圧を安定且つ正確に検出することを特徴としている。すなわち、パワーオン時における抵抗及びキャパシタの各値を決定して入力レベルのトリップポイント（trip point）を調整することにより、電源電圧が所定のレベル以上となる時に出力信号を論理“ロウ”から論理“ハイ”にエネーブルさせるものである。それにより、電源電圧が不安定な状態でも正確に希望のレベルを検出できるという利点がある。

しかしながら、このような回路構成には、パワーオンに必要とされる時間、すなわちパワーオンタイムに伴ってそのトリップポイントが異なることから、トリップポイントを最適化することが困難になるという改善点がある。例えば、４Ｍ（Ｍ＝２²⁰）級の半導体メモリ装置における通常のパワーオンタイムが２００μｓの場合、１μｓ以下である場合、２００ｍｓ以上である場合の各トリップポイントがそれぞれ異なることになり、スタートアップ回路としての十分な信頼性を保持し難い。

したがって本発明の目的は、より信頼性の高い半導体メモリ装置のスタートアップ回路を提供することにある。また、本発明の他の目的は、トリップポイントの変化を最小限に抑制して信頼性を向上させた半導体メモリ装置のスタートアップ回路を提供することにある。さらに、本発明の他の目的は、パワーオンタイムに関与したトリップポイントの変化を最小限に抑制できる半導体メモリ装置のスタートアップ回路を提供することにある。加えて、本発明の更に他の目的は、パワーオンタイムの変化にできるだけ関与しないようにしてトリップポイントの変化を最小限に抑え、電源電圧のレベルを正確に検出して半導体メモリ装置の信頼性を向上させ得るスタートアップ回路を提供することにある。

上記目的を達成するために、本発明の半導体メモリ装置は、外部電源電圧を変換して内部電源電圧を発生する内部電源電圧発生回路と、前記外部電源電圧の印加により所定レベルにクランプされるバイアス電圧を発生するバイアス電圧供給回路と、前記内部電源電圧を電圧源及び差動入力の一方とすると共に、前記バイアス電圧を差動入力の他方とする差動増幅回路を用いてスタートアップ信号を発生すると共に、前記バイアス電圧により動作制御されて前記差動増幅回路の出力端を初期化する初期化手段を有するスタートアップ回路と、を備える。

また、別の構成によれば、本発明の半導体メモリ装置は、外部電源電圧を変換し、第１のレベルにクランプされる内部電源電圧を発生する内部電源電圧発生回路と、前記外部電源電圧の印加に従って、前記内部電源電圧と同じレベルで増加すると共に、前記第１のレベルよりも低い第２のレベルにクランプされるバイアス電圧を発生するバイアス電圧供給回路と、前記内部電源電圧を電圧源及び差動入力の一方とすると共に、前記バイアス電圧を差動入力の他方とする差動増幅回路を用い、前記内部電源電圧が前記バイアス電圧よりも高くなった場合にスタートアップ信号を発生するスタートアップ回路と、を備える。

本発明によるスタートアップ回路は、パワーアップタイムの影響を極力抑えてトリップポイントの非常に安定したスタートアップ信号を供給できるので、信頼性の高い半導体メモリ装置を提供できるようになる。

以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分には可能な限り共通の符号を使用する。

本発明の全般的な理解を助けるために、以下の説明で、遅延回路、バイアス電圧供給回路、基準信号発生回路等の特定詳細を多数示す。しかしながら、本発明はこれらに限定されるものではなく、この分野で通常の知識を有する者ならば、その他の多様な実施形態によっても本発明を実施できることは容易に理解できよう。

ここで使用される『スタートアップ回路』とは、メモリ装置のパワーオンに際して電源電圧のレベルを感知し、そして感知されたレベルが所望のレベルになるとスタートアップ信号を出力して装置内の内部回路の動作を開始させるための回路を意味する。

図１は、本発明によるスタートアップ回路の一例を示す半導体メモリ装置要部の機能ブロック図である。この例のメモリ装置は、パワーアップされると直ちに第１基準信号ＶＲＥＦを出力する第１基準信号発生回路２と、第１基準信号ＶＲＥＦを受けて第２基準信号ＶＲＥＦＰを出力する第２基準信号発生回路４と、第２基準信号ＶＲＥＦＰを受けて内部電源電圧ＶＣＣＰを発生する内部電源電圧発生回路６と、パワーアップ時にバイアス電圧ＶＢＩＡＳを出力するバイアス電圧供給回路８と、内部電源電圧発生回路６から出力される内部電源電圧ＶＣＣＰを電圧源として受け、またバイアス電圧供給回路８から出力されるバイアス電圧ＶＢＩＡＳを受けて、内部回路の動作開始用のスタートアップ信号ＶＣＣＨを出力するスタートアップ回路１０と、を備えている。

スタートアップ回路１０は、内部電源電圧発生回路６から出力される内部回路用の内部電源電圧ＶＣＣＰを電圧源として受け、そしてバイアス電圧ＶＢＩＡＳを基にしてレベル感知することにより、スタートアップ信号ＶＣＣＨを出力する。また、第２基準信号ＶＲＥＦＰを出力する第２基準信号発生回路４は、装置内のコア回路部を除いた周辺回路部にのみ第２基準信号ＶＲＥＦＰを供給する。尚、図１に点線ブロックで示すように、第１基準信号発生回路２及び第２基準信号発生回路４は、メモリ装置の特性に応じて１つの基準電圧発生回路（REFERENCE SIGNAL GENERATOR）として使用することも可能である。この場合、その出力基準信号がバイアス電圧ＶＢＩＡＳとされる。

図２にスタートアップ回路１０の具体的回路例を示す。この例のスタートアップ回路１０は、内部電源電圧ＶＣＣＰを電圧源及び差動入力の一方とし、バイアス電圧ＶＢＩＡＳを差動入力の他方とする差動増幅回路１２、１４、１６、１８、２０と、差動増幅回路１２〜２０の出力ノード２４の初期化手段である初期化トランジスタ２６と、差動増幅回路１２〜２０の出力ノード２４の出力電圧を増幅するドライバ（インバータ）２８、３０と、ドライバ２８の出力側に入力端子が接続され、この入力端子に入力される電圧レベルに対応して差動増幅回路１２〜２０の接地端ＧＮＤに設けた駆動素子である駆動トランジスタ２０を制御する遅延回路３２と、から構成される。

初期化トランジスタ２６は、バイアス電圧ＶＢＩＡＳに応じてパワーアップ時に差動増幅回路１２〜２０の出力ノード２４を予め初期化する役割を持つ。２個の直列接続されたドライバ２８、３０は、微小増幅された差動増幅回路部１２〜２０の出力ノード２４の電圧レベルを大きく増幅する。遅延回路３２は、ドライバ２８の出力レベルに対応して差動増幅回路１２〜２０の駆動トランジスタ２０のＯＮ・ＯＦＦを制御する。

このスタートアップ回路１０では、差動増幅回路１２〜２０によりスタートアップ信号ＶＣＣＨが駆動される点に特徴がある。そして、その駆動動作はバイアス電圧供給回路８から出力されるバイアス電圧ＶＢＩＡＳにより左右される。これについては後に具体的に説明する。

図３に、遅延回路３２の具体例を示す。同図に示す回路は当該分野ではよく知られた回路であって、インバータ３４、…、３８及び各抵抗と、キャパシタ３６、…、４０と、を備えたＲＣインバータチェーンにより構成され、ドライバ２８の出力信号を遅延させる動作を遂行する。

図４に、第１基準信号発生回路２及びバイアス電圧供給回路８の回路例を示す。第１基準信号発生回路２とバイアス電圧供給回路８はこのように同様のよく知られた構成で実施可能である。ここに示した第１基準信号発生回路２、バイアス電圧供給回路８によれば、"1992 Symposium on VLSI Circuits Digest of Technical Papersのページ１１０〜１１１、題名：Variable Vcc Design Techniques for Battery Operated DRAMs"の論文に開示された基準電圧発生回路の出力信号と同じものを使用できるようになり、その電圧レベルはＶｃｃ／２程度、乃至はＶＣＣ−ｎＶｔｈ（ｎ＝０、１、２、３、…）程度になる。このような信号で、電源電圧ＶＣＣの変化に対して一定にトランジスタのＶｇｓ（ゲート−ソース間電圧）が維持され、必要以上の電力消費を抑制でき且つ雑音を抑えられる。加えて、外部電源及び温度の変化に対し安定するという特性が得られる。

図５に第２基準信号発生回路４の回路例を示す。この回路もよく知られたもので、第１基準信号発生回路２から出力される第１基準信号ＶＲＥＦを差動入力の１つとし、これに対応して第２基準信号ＶＲＥＦＰを出力する。

図６に、内部電源電圧発生回路６の回路例を示す。この回路もよく知られた構成を利用できる。すなわち、第１基準信号ＶＲＥＦ及び第２基準信号ＶＲＥＦＰにより駆動される差動増幅回路７４、７６、７８、８０、８２と、出力端としてのドライバ８４と、から構成される。これから出力される内部電源電圧ＶＣＣＰがスタートアップ回路１０に供給される。

図７は、この実施例における各信号のタイミングを示す波形図である。以下、図１〜図７を参照してスタートアップ回路１０の動作を説明する。

パワーアップされて電源電圧ＶＣＣのレベルがトランジスタの閾値電圧以上になると、メモリ装置内の多数のトランジスタが動作する。そこで、初期化トランジスタ２６が差動増幅回路１２〜２０の出力ノード２４を論理“ロウ”レベルに初期化し、スタートアップ信号ＶＣＣＨを論理“ロウ”レベルに引き続き維持してディスエーブルが続くようにする。このとき、差動増幅回路１２〜２０の電圧源ＶＣＣＰ及びバイアス電圧ＶＢＩＡＳは、外部から印加される電源電圧ＶＣＣに対し同じレベルに維持され、電源電圧ＶＣＣのレベル上昇に対応して上昇する。そして、差動増幅回路１２〜２０の駆動トランジスタ２０はゲート端子に論理“ハイ”レベルを受け、差動増幅回路１２〜２０は導通状態を維持する。

その後、電源電圧ＶＣＣが更に増加していくと、バイアス電圧ＶＢＩＡＳはある特定のレベルでクランプされる。したがって、その特定レベルを超えると内部電源電圧ＶＣＣＰがバイアス電圧ＶＢＩＡＳより高くなり、差動増幅回路１２〜２０の出力ノード２４は論理“ハイ”レベルにエネーブルされる。

この状況をより詳細に説明すると、バイアス電圧ＶＢＩＡＳのクランプレベルは、内部電源電圧発生回路６から出力される内部電源電圧ＶＣＣＰのクランプレベルより低くしてあり、しかも同じレベルで電源電圧ＶＣＣに従って増加するので、時間経過と共にバイアス電圧ＶＢＩＡＳが先にクランプされると、パワーアップに際して内部電源電圧ＶＣＣＰの方がバイアス電圧ＶＢＩＡＳより高くなる時点が発生する。この内部電源電圧ＶＣＣＰがバイアス電圧ＶＢＩＡＳより高くなる時点の電源電圧ＶＣＣレベルでスタートアップ信号ＶＣＣＨは論理“ロウ”から論理“ハイ”にエネーブルされる。そしてこのとき、内部電源電圧ＶＣＣＰ及びバイアス電圧ＶＢＩＡＳの上昇傾き（rising slope）は、電源電圧ＶＣＣの上昇傾きに従う傾きになるので、差動増幅回路１２〜２０で感知されるレベル、すなわちスタートアップ信号ＶＣＣＨがトリガされる電圧はパワーアップタイムと無関係になる。

さらに、この例では、ドライバ２８から出力される信号が遅延回路３２を介して遅延された後に駆動トランジスタ２０に印加されてＯＦＦとなるようにしているので、スタートアップ回路１０のトリップポイントが設定された後には、差動増幅回路１２〜２０の動作を中止させられ、それにより消費電力を減少させられるという利点もある。

また、スタートアップ回路１０のトリップポイントをバイアス電圧ＶＢＩＡＳのレベル調整で簡単に変更することが可能なので、例えばクランプレベルが異なるバイアス電圧供給回路８をＮ（Ｎ＝１、２、３、…）個備えるようにしてヒューズカットやスイッチング等によりそのうちの１つを選択する、あるいはバイアス電圧供給回路８に可変抵抗を備えるようにすることで、容易に必要なトリップポイントを決定できる。

パワーアップタイムによるスタートアップ回路１０のトリップポイントの変化をシミュレーションした結果を次の表１に示す。この表１から分かるように、この実施例のスタートアップ回路１０は、パワーアップタイムに対するスタートアップ信号ＶＣＣＨのトリガリング電圧が従来技術に比べて格段に安定した状態を保っている。

図８は、スタートアップ回路１０の他の実施例を示す機能ブロック図である。この例のスタートアップ回路１０’は、バイアス電圧ＶＢＩＡＳを用いる代わりに第１の基準電圧ＶＲＥＦを利用するようにしている。すなわち、スタートアップ回路１０のトリップポイントを決定するバイアス電圧ＶＢＩＡＳとして、バイアス電圧供給回路８を省略して第１基準信号発生回路２から出力される第１基準信号ＶＲＥＦを共用にして用いた例である。これは、図２に示した構成において、ＮＭＯＳトランジスタ１８及び初期化トランジスタ２６の各ゲート端子に入力されるバイアス電圧ＶＢＩＡＳを第１基準信号ＶＲＥＦに置き換えることにより容易に達成できる。このときのトリップポイントの調整は、スタートアップ回路１０内の差動増幅回路１２〜２０における各トランジスタのサイズを調整することで行える。

図１及び図８に示すのは、本発明の技術的思想を基に実現したブロック図であり、図２に示したスタートアップ回路１０は、これに基づいて最適に実現した実施例である。しかしながら、当該分野における通常の知識を有する者ならば、デバイス特性や信号の論理レベル等を考慮し、出力信号のレベル変換や他の回路の付加が可能であることは容易に分かるであろう。

また、このスタートアップ回路は、信頼性の高い電圧検出器として各種装置へ応用することも可能である。

本発明によるスタートアップ回路の一実施例を示すブロック図。 図１に示したスタートアップ回路１０の具体例を示す回路図。 図２に示した遅延回路３２の具体例を示す回路図。 図１に示した第１基準信号発生回路２及びバイアス電圧供給回路８の具体例を示す回路図。 図１に示した第２基準信号発生回路４の具体例を示す回路図。 図１に示した内部電源電圧発生回路６の具体例を示す回路図。 本発明の実施例における各信号のタイミング図。 本発明によるスタートアップ回路の他の実施例を示すブロック図。

符号の説明

２ 第１基準信号発生回路
４ 第２基準信号発生回路
６ 内部電源電圧発生回路
８ バイアス電圧供給回路
１０ スタートアップ回路
ＶＲＥＦ 第１基準信号
ＶＲＥＦＰ 第２基準信号
ＶＣＣＰ 内部電源電圧
ＶＢＩＡＳ バイアス電圧
ＶＣＣ 外部電源電圧

Claims (3)

1. 外部電源電圧を変換して内部電源電圧を発生する内部電源電圧発生回路と、
   前記外部電源電圧の印加により所定レベルにクランプされるバイアス電圧を発生するバイアス電圧供給回路と、
   前記内部電源電圧を電圧源及び差動入力の一方とすると共に、前記バイアス電圧を差動入力の他方とする差動増幅回路を用いてスタートアップ信号を発生すると共に、前記バイアス電圧により動作制御されて前記差動増幅回路の出力端を初期化する初期化手段を有するスタートアップ回路と、
   を備えたことを特徴とする半導体メモリ装置。
2. 外部電源電圧を変換し、第１のレベルにクランプされる内部電源電圧を発生する内部電源電圧発生回路と、
   前記外部電源電圧の印加に従って、前記内部電源電圧と同じレベルで増加すると共に、前記第１のレベルよりも低い第２のレベルにクランプされるバイアス電圧を発生するバイアス電圧供給回路と、
   前記内部電源電圧を電圧源及び差動入力の一方とすると共に、前記バイアス電圧を差動入力の他方とする差動増幅回路を用い、前記内部電源電圧が前記バイアス電圧よりも高くなった場合にスタートアップ信号を発生するスタートアップ回路と、
   を備えたことを特徴とする半導体メモリ装置。
3. 前記スタートアップ回路に、前記差動増幅回路の出力を増幅するドライバと、このドライバを経由する信号を遅延させて前記差動増幅回路の駆動素子に印加し制御する遅延回路と、を更に備えたことを特徴とする請求項１又は２に記載の半導体メモリ装置。

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