KR100524908B1 - 반도체 메모리장치의 초기화 회로 - Google Patents

반도체 메모리장치의 초기화 회로 Download PDF

Info

Publication number
KR100524908B1
KR100524908B1 KR10-1998-0035242A KR19980035242A KR100524908B1 KR 100524908 B1 KR100524908 B1 KR 100524908B1 KR 19980035242 A KR19980035242 A KR 19980035242A KR 100524908 B1 KR100524908 B1 KR 100524908B1
Authority
KR
South Korea
Prior art keywords
power supply
voltage
supply voltage
initialization
memory device
Prior art date
Application number
KR10-1998-0035242A
Other languages
English (en)
Other versions
KR20000015369A (ko
Inventor
박찬석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-1998-0035242A priority Critical patent/KR100524908B1/ko
Publication of KR20000015369A publication Critical patent/KR20000015369A/ko
Application granted granted Critical
Publication of KR100524908B1 publication Critical patent/KR100524908B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

파우워-업의 속도가 달라지더라도 안정된 초기화 신호를 발생하는 반도체 메모리장치의 초기화 회로가 개시된다. 상기 초기화 회로는, 제1전원전압이 인가된 후 상기 반도체 메모리장치의 정상동작이 수행되기 이전에 상기 제1전원전압보다 높은 제2전원전압을 발생하는 승압전압 발생부, 및 상기 제1전원전압과 상기 제2전원전압 사이의 전압차를 감지하여 상기 초기화 신호를 발생하는 초기화 신호 발생부를 구비하며, 특히 상기 제2전원전압은 파우워-업의 속도에 관계없이 단지 상기 승압전압 발생부의 구동전압에 따른 효율에 의해서만 제어되는 것을 특징으로 한다. 따라서 본 발명에 따른 반도체 메모리장치의 초기화 회로는, 상기 초기화 신호의 인에이블 전압이 파우워-업의 속도에 관계없이 상기 승압전압 발생부의 구동전압에 따른 효율에 의해서만 제어되므로, 파우워-업의 속도가 달라지더라도 안정된 초기화 신호를 발생하는 장점이 있다.

Description

반도체 메모리장치의 초기화 회로
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 초기화 회로에 관한 것이다.
반도체 메모리장치를 동작시킬 때에는, 파우워(Power) 전압을 인가한 후 사양(Specification)으로 정의된 파우워-업(Power-up) 순서에 따라 반도체 메모리장치를 초기화한 후에 정상동작, 즉 기입 및 독출동작을 수행하게 된다. 일반적으로 반도체 메모리장치의 파우워-업 순서는, 파우워 전압을 인가하여 동작전압으로 레벨이 상승된 후 소정의 시간동안 중지(Pause)하고 이후 리프레쉬 동작을 2회 이상 수행하도록 정의하고 있다. 따라서 반도체 메모리장치 내부에는 초기화를 위한 초기화 회로가 구비되어 있으며, 상기 파우워-업 순서가 진행되는 동안 상기 초기화 회로가 반도체 메모리장치를 초기화시키게 된다.
도 1은 종래기술에 따른 반도체 메모리장치의 초기화 회로의 회로도이고, 도 2는 도 1에 도시된 초기화 회로의 동작 파형도이다.
도 1을 참조하면, 상기 종래기술에 따른 초기화 회로는, 소오스에 동작 전원전압(VDD)가 인가되고 게이트와 드레인이 노드(N1)에 공통 접속되는 피모스 트랜지스터로 구성되는 다이오드(P11)과, 상기 노드(N1)에 일단이 접속되고 접지전압(VSS)에 타단이 접속되는 커패시터(C11)과, 상기 노드(N1)의 전압을 버퍼링하여 출력신호(P1)을 발생하는 버퍼부(11)을 구비한다. 여기에서 상기 버퍼부(11)은 직렬연결된 2개의 인버터(I11,I12)로 구성되어 있다.
상기 다이오드(P11)은 상기 동작 전원전압(VDD)의 레벨이 상승함에 따라 상기 커패시터(C11)에 전하를 충전시키며 이에 따라 상기 노드(N1)의 전압(VN1)이 도 2에서와 같이 상승된다. 상기 노드(N1)의 전압(VN1)이 상승하여 상기 인버터(I11)의 트립포인트(Trip Point) 전압(VT)를 넘어서게 되면, 상기 출력신호(P1)의 전압은 접지전압(VSS)으로부터 동작 전원전압(VDD)와 같은 레벨로 바뀐다.
이때 반도체 메모리장치의 초기화는 상기 초기화 회로의 출력신호(P1)의 전압이 접지전압(VSS) 레벨로 있는 동안에 수행되며, 이후 상기 출력신호(P1)의 전압이 동작 전원전압(VDD) 레벨이 된 후 정상동작이 수행된다.
도 3(a) 및 도 3(b)는 도 1에 도시된 초기화 회로에 의해 제어되는 풀업 및 풀다운 수단의 회로도이다.
도 3(a)를 참조하면, 상기 풀업 수단은 소정의 버스라인(BL1)의 노드(NA)와 동작 전원전압(VDD) 사이에 접속되고 게이트에 상기 초기화 회로의 출력신호(P1)이 접속되는 피모스 트랜지스터(P31)로 구성된다. 여기에서 상기 초기화 회로의 출력신호(P1)의 전압이 접지전압(VSS) 레벨로 있는 동안(인에이블 전압 VE 이전)에 상기 피모스 트랜지스터(P31)이 턴온되어 상기 버스라인(BL1)이 동작 전원전압(VDD) 레벨로 프리차지(Precharge)된다. 즉 상기 버스라인(BL1)이 동작 전원전압(VDD) 레벨로 초기화된다. 이후 상기 초기화 회로의 출력신호(P1)의 전압(VP1)이 동작 전원전압(VDD) 레벨이 되면(인에이블 전압 VE 이후) 상기 피모스 트랜지스터(P31)이 턴오프되어 상기 버스라인(BL1)은 정상동작을 위한 패쓰가 된다.
도 3(b)를 참조하면, 상기 풀다운 수단은 입력단에 상기 초기화 회로의 출력신호(P1)이 접속되는 인버터(I31)과, 또 다른 소정의 버스라인(BL2)의 노드(NB)와 접지전압(VSS) 사이에 접속되고 게이트에 상기 인버터(I31)의 출력단이 접속되는 엔모스 트랜지스터(N31)로 구성된다. 여기에서 상기 초기화 회로의 출력신호(P1)의 전압이 접지전압(VSS) 레벨로 있는 동안(인에이블 전압 VE 이전)에 상기 엔모스 트랜지스터(N31)이 턴온되어 상기 버스라인(BL2)가 접지전압(VSS) 레벨로 디스차지(Discharge)된다. 즉 상기 버스라인(BL2)가 접지전압(VSS) 레벨로 초기화된다. 이후 상기 초기화 회로의 출력신호(P1)의 전압이 동작 전원전압(VDD) 레벨이 되면(인에이블 전압 VE 이후) 상기 엔모스 트랜지스터(N31)이 턴오프되어 상기 버스라인(BL2)는 정상동작을 위한 패쓰가 된다.
그런데 파우워-업은 반도체 메모리장치를 탑재한 시스템에 의해 구동되는데, 파우워-업의 속도, 즉 파우워 전압을 구동하기 시작한 때부터 소정의 동작전압까지 레벨이 상승하고 안정화될 때 까지의 시간이 시스템의 종류에 따라 다르다. 상기 파우워-업의 속도의 차이는 상기 도 1에 도시된 초기화 회로의 커패시터(C11)을 충전시키는 속도를 변화시키기 때문에 상기 초기화 회로의 출력신호(P1)의 인에이블 전압(VE)를 변하게 하는 요인으로 작용한다.
즉 파우워-업의 속도가 빠를 경우, 상기 노드(N1)이 충전될 여유가 적어지게 되며 이에 따라 상기 출력신호(P1)의 전압이 상기 인에이블 전압(VE)로 상승될 때까지의 시간이 상당이 오래 걸리게 되고 최악의 경우 파우워 전압이 동작전압 레벨로 상승된 후에도 상기 출력신호(P1)의 전압이 상기 인에이블 전압(VE)까지 상승되지 못하는 경우도 있다. 이 경우 상기 출력신호(P1)의 전압이 상기 인에이블 전압(VE)가 되기전까지는 반도체 메모리장치가 초기화 상태에 놓이게 되므로 상기 출력신호(P1)의 전압이 상기 인에이블 전압(VE)가 된 후에 반도체 메모리장치의 정상동작을 개시하여야 한다.
반대로 파우워-업의 속도가 느릴 경우, 상기 노드(N1)이 충전될 시간여유가 충분해 지게 되므로 상기 출력신호(P1)의 전압이 상기 인에이블 전압(VE)로 상승될 때 까지의 시간이 짧아지게 된다. 이 경우 반도체 메모리장치의 초기화 동작이 매우 낮은 동작 전원전압에서 이루어지기 때문에 도 2에 도시된 버스라인들(BL1,BL2)의 프리차지가 제대로 이루어지지 않을 수 있으며, 이에 따라 반도체 메모리장치의 초기화가 정확히 이루어지지 않게 되어 반도체 메모리장치의 정상동작시 오동작 및 이상전류의 흐름이 유발될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 파우워-업의 속도가 달라지더라도 반도체 메모리장치를 안정적으로 초기화시키는 반도체 메모리장치의 초기화 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 초기화 회로는, 제1전원전압이 인가된 후 상기 반도체 메모리장치의 정상동작이 수행되기 이전에 상기 제1전원전압보다 높은 제2전원전압을 발생하는 승압전압 발생부, 및 상기 제1전원전압과 상기 제2전원전압 사이의 전압차를 감지하여 상기 초기화 신호를 발생하는 초기화 신호 발생부를 구비하는 것을 특징으로 한다.
상기 초기화 신호는 상기 정상동작이 수행되기 이전에 상기 반도체 메모리장치를 초기화시킨다.
상기 승압전압 발생부는, 발진신호를 발생하는 오실레이터와, 상기 발진신호에 의해 구동되어 출력단을 프리차지 전압레벨로부터 소정의 제1전압레벨로 승압시키는 전하펌핑 커패시터와, 상기 커패시터의 상기 출력단을 상기 프리차지 전압레벨로 프리차지시키는 제1프리차지 수단과, 상기 커패시터의 출력단의 전압레벨을 상기 제2전원전압으로서 전달하는 다이오드를 포함하여 구성된다.
상기 초기화 신호 발생부는, 상기 제1전원전압과 상기 제2전원전압 사이의 전압차를 감지하여 증폭하는 감지증폭부와, 상기 감지증폭부의 출력을 버퍼링하여 상기 초기화 신호를 발생하는 버퍼부를 포함하여 구성된다.
여기에서 상기 제2전원전압은 파우워-업의 속도에 관계없이 단지 상기 승압전압 발생부의 구동전압에 따른 효율에 의해서만 제어된다. 따라서 본 발명에 따른 반도체 메모리장치의 초기화 회로는, 상기 초기화 신호의 인에이블 전압이 파우워-업의 속도에 관계없이 상기 승압전압 발생부의 구동전압에 따른 효율에 의해서만 제어되므로, 파우워-업의 속도가 달라지더라도 안정된 초기화 신호를 발생하는 장점이 있다.
이하 본 발명에 따른 초기화 회로의 구성 및 동작을 첨부도면을 참조하여 상세히 설명하겠다.
도 4는 본 발명에 따른 초기화 회로의 바람직한 일실시예의 회로도이다.
도 4를 참조하면, 상기 본 발명에 따른 초기화 회로는, 제1전원전압(VDD), 즉 공급 전원전압이 인가된 후 반도체 메모리장치의 정상동작, 즉 기입동작 및 독출동작이 수행되기 이전에 상기 제1전원전압(VDD)보다 높은 제2전원전압(VPP), 즉 승압전압을 발생하는 승압전압 발생부(100), 및 상기 제1전원전압(VDD)와 상기 제2전원전압(VPP) 사이의 전압차를 감지하여 초기화 신호(P2)를 발생하는 초기화 신호 발생부(200)을 구비한다. 상기 초기화 신호(P2)는 상기 정상동작이 수행되기 이전에 상기 반도체 메모리장치를 초기화시킨다.
상기 승압전압 발생부(100)은 반도체 메모리장치에 내장되는 통상의 회로로서, 발진신호를 발생하는 오실레이터(Oscillator)(40)과, 상기 발진신호에 의해 구동되어 출력단(N3)을 프리차지 전압레벨로부터 소정의 제1전압레벨로 승압시키는 전하펌핑 커패시터(C41)과, 상기 커패시터(C41)의 상기 출력단(N3)을 상기 프리차지 전압레벨로 프리차지시키는 제1프리차지 수단(N41)과, 상기 커패시터의 출력단(N3)의 전압레벨을 상기 제2전원전압(VPP)로서 전달하는 다이오드(N42)와, 낮은 전원전압에서 상기 제2전원전압(VPP) 노드를 프리차지시키는 제2프리차지 수단(N43)을 포함하여 구성된다.
여기에서 상기 제1 및 제2프리차지 수단(N41,N43)과 상기 다이오드(N42)는 엔모스 트랜지스터들로 구성되며, 상기 오실레이터(40)은 홀수개의 인버터(I41,I42,I43)들로 구성된다.
상기 프리차지 전압레벨은 VDD-Vth1(상기 제1프리차지 수단의 문턱전압)이고, 상기 제1전압레벨은 2VDD-Vth1이다.
또한 상기 초기화 신호 발생부(200)은, 상기 제1전원전압(VDD)와 상기 제2전원전압(VPP) 사이의 전압차를 감지하여 증폭하는 감지증폭부(50)과, 상기 감지증폭부(50)의 출력을 버퍼링하여 상기 초기화 신호(P2)를 발생하는 버퍼부(60)을 포함하여 구성된다.
여기에서 상기 감지증폭부(50)은 상기 제1전원전압(VDD)와 상기 제2전원전압(VPP)를 입력으로 하는 통상의 차동증폭기로서, 2개의 피모스 트랜지스터들(P51,P52)와 2개의 엔모스 트랜지스터들(N51,N52)로 구성된다. 또한 상기 버퍼부(60)은 상기 감지증폭기(50)의 출력을 반전시키는 인버터(I61)과, 상기 인버터(I61)의 출력을 반전시켜 상기 초기화 신호(P2)로서 출력하는 인버터(I62)로 구성된다.
도 5는 도 4에 도시된 본 발명에 따른 초기화 회로의 동작 파형도로서, 이를 참조하여 상기 본 발명에 따른 초기화 회로의 동작을 좀더 설명하겠다.
상기 승압전압 발생부(100)의 동작은 도 5에 도시된 동작 파형도에서 볼 수 있듯이 상기 제1전원전압(VDD)의 파우워-업 구간동안에 진행되는 데, 상기 제1전원전압(VDD)가 소정의 동작 전원전압에 도달하기 이전의 낮은 전원전압 영역, 즉 인에이블 전압(VE) 이하의 영역에서는 상기 승압전압 발생부(100)의 출력인 상기 제2전원전압(VPP)는 상기 제1전원전압(VDD)보다 낮은 값을 갖는다. 그 이유는 상기 승압전압 발생부(100)의 동작효율이, 낮은 전원전압 영역, 즉 상기 인에이블 전압(VE) 이하의 영역에서는 감소하기 때문이다. 좀더 상세히 설명하면, 낮은 전원전압 영역, 즉 상기 인에이블 전압(VE) 이하의 영역에서는 상기 전하펌핑 커패시터(C41)의 전하충전 효율이 감소하기 때문에 정상적인 승압작용이 이루어지지 못하며, 이때에는 상기 제2전원전압(VPP)는 상기 제2프리차지 수단(N43)에 의해 VDD-Vth2(상기 제2프리차지 수단의 문턱전압)의 레벨을 갖는다.
이후 제1전원전압(VDD)가 파우워-업 순서에 따라 계속 상승하게 되면 상기 전하펌핑 커패시터(C41)의 승압작용이 점차로 회복되어 전하충전 효율이 증가하게 되고, 상기 제1전원전압(VDD)가 상기 인에이블 전압(VE)를 넘어서는 영역에서는 상기 승압전압 발생부(100)의 출력인 상기 제2전원전압(VPP)는 상기 제1전원전압(VDD)보다 높은 값을 갖게 된다.
다음에 차동증폭기로 구성되는 상기 초기화 신호 발생부(200)이 상기 제1전원전압(VDD)와 상기 제2전원전압(VPP) 사이의 전압차를 감지하여 상기 제2전원전압(VPP)가 상기 제1전원전압(VDD)보다 클 경우에만 상기 제1전원전압(VDD)와 동일한 레벨을 갖는 상기 초기화 신호(P2)를 발생하게 된다.
따라서 상기 제2전원전압(VPP)는 파우워-업의 속도에 관계없이 단지 상기 승압전압 발생부(100)의 구동전압에 따른 효율에 의해서만 제어된다. 즉 상기 초기화 신호(P2)의 인에이블 전압(VE)는 파우워-업의 속도에 관계없이 상기 승압전압 발생부(100)의 구동전압에 따른 효율, 즉 상기 전하펌핑 커패시터(C41)의 크기에 의해 제어된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 상술한 바와 같은 본 발명에 따른 반도체 메모리장치의 초기화 회로는, 초기화 신호의 인에이블 전압이 파우워-업의 속도에 관계없이 승압전압 발생부의 구동전압에 따른 효율에 의해서만 제어되므로, 파우워-업의 속도가 달라지더라도 안정된 초기화 신호를 발생하는 장점이 있다.
도 1은 종래기술에 따른 반도체 메모리장치의 초기화 회로의 회로도
도 2는 도 1에 도시된 종래기술에 따른 초기화 회로의 동작 파형도
도 3(a) 및 도 3(b)는 도 1에 도시된 초기화 회로에 의해 제어되는 풀업 및 풀다운 수단의 회로도
도 4는 본 발명에 따른 초기화 회로의 바람직한 일실시예의 회로도
도 5는 도 4에 도시된 본 발명에 따른 초기화 회로의 동작 파형도

Claims (3)

  1. 반도체 메모리장치를 초기화시키는 초기화 신호를 발생하는 반도체 메모리장치의 초기화 회로에 있어서,
    파우워 업(power-up) 동작시 제1전원전압이 인가된 후 상기 제1전원전압이 소정의 동작 전원전압에 도달하기 이전에는 상기 제1전원전압보다 낮은 값을 가지며 상기 제1전원전압이 상기 소정의 동작 전원접압을 넘어서면 상기 제1전원전압보다 높은 값을 갖는 제2전원전압을 발생하는 승압전압 발생부; 및
    상기 제1전원전압과 상기 제2전원전압 사이의 전압차를 감지하여 상기 제2전원전압이 상기 제1전원전압보다 클 경우에만 상기 제1전원전압과 동일한 레벨을 갖는 상기 초기화 신호를 발생하는 초기화 신호 발생부를 구비하며,
    상기 정상동작이 수행되기 이전에 상기 초기화 신호가 상기 반도체 메모리장치를 초기화시키는 것을 특징으로 하는 반도체 메모리장치의 초기화 회로.
  2. 제1항에 있어서, 상기 승압전압 발생부는, 발진신호를 발생하는 오실레이터와, 상기 발진신호에 의해 구동되어 출력단을 프리차지 전압레벨로부터 소정의 제1전압레벨로 승압시키는 전하펌핑 커패시터와, 상기 커패시터의 상기 출력단을 상기 프리차지 전압레벨로 프리차지시키는 제1프리차지 수단과, 상기 커패시터의 출력단의 전압레벨을 상기 제2전원전압으로서 전달하는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리장치의 초기화 회로.
  3. 제1항에 있어서, 상기 초기화 신호 발생부는, 상기 제1전원전압과 상기 제2전원전압 사이의 전압차를 감지하여 증폭하는 감지증폭부와, 상기 감지증폭부의 출력을 버퍼링하여 상기 초기화 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 초기화 회로.
KR10-1998-0035242A 1998-08-28 1998-08-28 반도체 메모리장치의 초기화 회로 KR100524908B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0035242A KR100524908B1 (ko) 1998-08-28 1998-08-28 반도체 메모리장치의 초기화 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0035242A KR100524908B1 (ko) 1998-08-28 1998-08-28 반도체 메모리장치의 초기화 회로

Publications (2)

Publication Number Publication Date
KR20000015369A KR20000015369A (ko) 2000-03-15
KR100524908B1 true KR100524908B1 (ko) 2005-12-30

Family

ID=19548744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0035242A KR100524908B1 (ko) 1998-08-28 1998-08-28 반도체 메모리장치의 초기화 회로

Country Status (1)

Country Link
KR (1) KR100524908B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100807991B1 (ko) * 2007-02-14 2008-03-03 (주)피델릭스 전압레벨 감지회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175811A (ja) * 1991-12-25 1993-07-13 Nec Corp パワーオンリセット回路
JPH07169270A (ja) * 1993-11-08 1995-07-04 Samsung Electron Co Ltd 半導体メモリ装置のスタートアップ回路
KR970051265A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 초기화 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175811A (ja) * 1991-12-25 1993-07-13 Nec Corp パワーオンリセット回路
JPH07169270A (ja) * 1993-11-08 1995-07-04 Samsung Electron Co Ltd 半導体メモリ装置のスタートアップ回路
KR970051265A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 초기화 회로

Also Published As

Publication number Publication date
KR20000015369A (ko) 2000-03-15

Similar Documents

Publication Publication Date Title
KR0154157B1 (ko) 반도체 소자의 부스트랩 회로
KR100648537B1 (ko) 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압발생 방법
KR0172337B1 (ko) 반도체 메모리장치의 내부승압전원 발생회로
JP3128425B2 (ja) 半導体記憶装置
KR100281693B1 (ko) 고속 삼상 부스터 회로
KR100727440B1 (ko) 내부전원 생성장치
US7315195B2 (en) High voltage generation circuit
US6320457B1 (en) High level voltage generator
JP3735824B2 (ja) 昇圧回路を備えた半導体メモリ装置
KR100524908B1 (ko) 반도체 메모리장치의 초기화 회로
US5579276A (en) Internal voltage boosting circuit in a semiconductor memory device
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
JP2002042496A (ja) 強誘電体メモリ
KR960011555B1 (ko) 반도체 기억 장치
KR0146168B1 (ko) 전위 펌핑 회로
KR0144488B1 (ko) 전하 펌프 회로
JPH0217872B2 (ko)
KR100587040B1 (ko) 반도체 메모리 장치의 고전압 초기화 회로
KR100585144B1 (ko) 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로
JPH06309867A (ja) 半導体集積回路のワード線駆動回路とその電源供給方法
KR100304279B1 (ko) 래치-업방지회로
KR100490298B1 (ko) 워드라인부트스트랩회로
KR0157294B1 (ko) 펌핑전압 발생회로
JP2914311B2 (ja) 半導体集積回路
KR0166494B1 (ko) 반도체 소자의 워드라인 부스트랩 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee