KR0166494B1 - 반도체 소자의 워드라인 부스트랩 회로 - Google Patents

반도체 소자의 워드라인 부스트랩 회로 Download PDF

Info

Publication number
KR0166494B1
KR0166494B1 KR1019940011369A KR19940011369A KR0166494B1 KR 0166494 B1 KR0166494 B1 KR 0166494B1 KR 1019940011369 A KR1019940011369 A KR 1019940011369A KR 19940011369 A KR19940011369 A KR 19940011369A KR 0166494 B1 KR0166494 B1 KR 0166494B1
Authority
KR
South Korea
Prior art keywords
boost
word line
potential
transistor
node
Prior art date
Application number
KR1019940011369A
Other languages
English (en)
Other versions
KR950034826A (ko
Inventor
유종학
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940011369A priority Critical patent/KR0166494B1/ko
Publication of KR950034826A publication Critical patent/KR950034826A/ko
Application granted granted Critical
Publication of KR0166494B1 publication Critical patent/KR0166494B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 NMOS 트랜지스터로 구성된 셀의 데이타 리드/라이트 동작시 워드라인의 부스트랩 상태가 오래 지속될 경우에 셀 트랜지스터의 게이트 산화막에 전하가 트래핑되는 등의 문제가 발생하여 소자의 신뢰성을 저하시키는 것을 방지하기 위하여, 래스 카운터를 이용하여 래스 사이클이 일정시간 이상 지속되면 워드라인의 부스트랩 전위를 강하시키도록 하는 워드라인 부스트랩 회로에 관한 기술이다.

Description

반도체 소자의 워드라인 부스트랩 회로
제1도는 종래의 워드라인 부스트랩 회로도.
제2도는 본 발명에 의한 워드라인 부스트랩 회로이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 프리차지 제어부 12 : 부스트랩 구동부
13 : 로오 디코더 14 : 워드라인
15 : 래스 카운터
본 발명은 반도체 소자의 워드라인 부스트랩(word line bootstrap) 동작에 관한 것으로, 보다 상세하게는 NMOR 트랜지스터로 구성된 셀의 데이터 리드/라이트(read/write) 동작시 워드라인의 부스트랩 상태가 오래 지속될 경우에 셀 트랜지스터의 게이트 산화막에 전하가 트래핑(charge trapping)되는 등의 문제가 발생하여 소자의 신뢰성을 저하시키는 것을 방지하기 위하여, 래스 카운터(RAS counter)를 이용하여 래스(RAS:Row Address Strobe) 사이클이 일정시간 이상 지속되면 워드라인의 부스트랩 전위를 강하시키도록 하는 워드라인 부스트랩 회로에 관한 것이다
통상, 대림 셀은 하나의 NMOS 트랜지스터와 하나의 캐패시터로 이루어져 있으므로, 셀에 데이타를 리드/라이트할 경우에 셀 데이터의 전위가 NMOS 트랜지스터의 문턱전압(threshold voltage)(Vt)에 의해 저하되는 것을 방지하기 위하여 셀 트랜지스터의 게이트가 접속된 워드라인의 전위를 Vcc+△V(≥2Vt)로 부스트랩시킨다.
그러나, 디램 소자가 패스트 페이지 사이클(fast page cycle)이나 롱래스 사이클(long RAS cycle)로 동작하는 경우에는 셀 트랜지스터의 게이트 전위가 높은 상태로 장시간 유지되어 셀 트랜지스터의 게이트 산화막에 전하가 트래핑되므로 문턱전압에 변동이 생겨 소자의 신뢰성을 저하시키는 문제가 발생한다.
도면을 참조하여 종래의 문제점에 대해 더욱 상세히 설명하면 다음과 같다.
종래의 워드라인 부스트랩 회로는 제1도에 도시된 바와 같이, 부스트랩 노드(A)에 전하를 전달하기 위한 프리차지 트랜지스터(MP)와, 상기 프리차지 트랜지스터(MP)의 동작을 제어하기 위한 프리차지 제어부(11)와, 상기 부스트랩 노드(A)의 전위를 부스트랩시키기 위해 게이트가 상기 노드(A)에 접속되고 드레인과 소오스가 노드(B)에 공통 연결된 캐패시터 구조의 부스트랩 트랜지스터(CB)와, 상기 부스트랩 트랜지스터(CB)의 부스트랩 동작을 제어하기 위한 부스트랩 구동부(12)를 포함하고 있다.
그 동작을 살펴보면, 우선 래스신호(RAS)가 디스에이블된 프리차지 상태에서는 프리차지 제어부(11)에 의해 부스트랩 트랜지스터(MP)의 게이트인 노드(C)가 Vcc+△V로 부스트랩된 상태를 유지하므로 부스트랩 노드(A)는 초기에 전원전압(Vcc) 상태로 프리차지되어 있다가, 래스신호(RAS)가 인에이블된 액티브 상태가 되면 부스트랩 구동부(12)의 출력에 의해 노드(B)가 로우에서 하이 상태로 전원전압(Vcc) 만큼의 스윙을 하게 된다. 이때 노드(C)는 래스신호(RAS)가 인에이블되었으므로 전원전압(Vcc) 상태를 유지하고 있으며, 이에 따라 노드(A)는 Vcc+△V로 부스트랩되고, 인가뢴 로오 어드레스에 의해 선택된 로오 디코더(13)를 통해 디코더에 접속된 워드라인이 선택되면 노드(A)의 부스트랩된 높은 전위가 워드라인 캐패시턴스(CWL)를 충전한다.
그러나, 상기 제1도에 도시된 워드라인 캐패시턴스(CWL)는 실제로는 많은 셀 트랜지스터가 병렬로 연결된 상태이므로 래스신호(RAS)의 인에이블 된 상태가 길어지는 경우에는 워드라인 전위가 계속해서 장시간 Vcc+△V의 전위로 머무르게 되므로 셀 트랜지스터의 신뢰성이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 이루어진 것으로, 래스신호(RAS)의 인에이블된 상태가 길어지는 경우에는 이를 검출하여 워드라인의 부스트랩 전위를 조절해 줌으로써 셀 트랜지스터의 신뢰성을 개선하도록 된 반도체 소자의 워드라인 부스트랩 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따르면, 부스트랩 노드에 전하를 전달하는 프리차지 트랜지스터의 동작을 제어하는 프리차지 제어부와, 상기 부스트랩 노드의 전위를 부스트랩시키는 부스트랩 트랜지스터의 부스트랩 동작을 제어하는 부스트랩 구동부를 구비한 워드라인 부스트랩 회로에 있어서, 로오 패스 동작을 제어하는 래스신호가 일정시간 이상 인에이블되면 상기 프리차지 제어부 및 상기 부스트랩 구동부를 제어하여 상기 부스트랩 노드의 전위를 전원전압 이하로 강하시키고, 상기 래스신호가 디스에이블되면 상기 프리차지 제어부 및 상기 부스트랩 구동부를 제어하여 셀 데이터가 재저장되는 시간동안 부스트랩 동작을 재수행시키는 래스 카운터를 추가로 구비한 워드라인 부스트랩 회로가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명에 대해 더욱 상세히 설명한다.
제2도는 본 발명에 의한 워드라인 부스트랩 회로를 도시한 것으로서, 제1도의 워드라인 부스트랩 회로에 래스 인에이블 상태를 카운트하는 래스 카운터(15)를 추가로 포함시켜 프리차지 제어부(11)와 부스트랩 구동부(12)를 제어하도록 한 것이다.
여기서, 상기 래스 카운터(15)의 카운팅 시간은 워드라인(14)에 부스트랩 전위가 전달된 후에 셀 트랜지스터의 게이트에 결함이 발생하는 시점을 고려하여 결정된다.
상기와 같이 구성된 본 발명의 실시예의 동작에 대해 설명하면, 소자가 패스트 페이지 사이클이나 롱 래스 사이클로 동작하여 래스신호(RAS)의 인에이블 상태가 일정시간 이상으로 길어지는 경우에는 래스 카운터(15)의 출력이 인에이블되어 프리차지 제어부(11)와 부스트랩 구동부(12)를 프리차지 상태로 전환시킴으로써, 부스트랩 트랜지스터(MP)의 게이트 노드(C)는 Vcc+△V로천이되고 부스트랩 캐패시터(CB)의 한쪽노드(B)는 로우 상태로 방전되므로 부스트랩 노드(A)는 Vcc+△V에서 전원전압(Vcc) 상태로 강하된다.
반면에, 래스 사이클이 종료하여 래스신호(RAS)가 다시 프리차지 상태로 되면 이때는 셀 데이터의 재저장 동작이 이루어지므로 디스에이블되는 래스신호(RAS)에 의해 리스 카운터(15)는 디스에이블되고 래스신호(RAS)가 디스에이블된 시점에서 일정시간 동안 인에이블된 셀프 지연신호가 발생하여 프리차지 제어부(11)와 부스트랩 구동부(12)를 인에이블시킴으로써, 부스트랩 노드(A)를 일정시간 동안 다시 Vcc+△V로 부스트랩시켜 로오 디코더(13)를 통해 선택된 워드라인의 전위를 부스트랩 전위로 높여주게 되어 셀 데이터가 재저장된다.
상기 프리차지 제어부(11)와 부스트랩 구동부(12)가 재동작하는 일정시간은 셀에 데이터가 재저장되는 시간을 고려하여 결정하게 된다.
이상에서 설명한 바와 같은 본 발명의 워드라인 부스트랩 회로를 소자 내부에 구현하여 워드라인의 전위를 높여주게 되면, 패스트 페이지 사이클이나 롱 래스 사이클에서도 셀 트랜지스터의 게이트 산화막에 가해지는 스트레스가 줄어들게 되어 셀 트랜지스터의 신뢰성이 향상되며, 이에 따라 소자의 신뢰성과 수명이 향상되는 효과를 얻을 수 있다.

Claims (2)

  1. 부스트랩 노드에 전하를 전달하는 프리차지 트랜지스터의 동작을 제어하는 프리차지 제어부와, 상기 부스트랩 노드의 전위를 부스트랩시키는 부스트랩 트랜지스터의 부스트랩 동작을 제어하는 부스트랩 구동부를 구비한 워드라인 부스트랩 회로에 있어서, 로오 패스 동작을 제어하는 래스신호가 일정시간 이상 인에이블되면 상기 프리차지 제어부 및 상기 부스트랩 구동부를 제어하여 상기 부스트랩 노드의 전위를 전원전압 이하로 강하시키고, 상기 래스신호가 디스에이블되면 상기 프리차지 제어부 및 상기 부스트랩 구동부를 제어하여 셀 데이터가 재저장되는 시간동안 부스트랩 동작을 재수행시키는 래스 카운터를 추가로 구비한 것을 특징으로 하는 워드라인 부스트랩 회로.
  2. 제1항에 있어서, 상기 래스 카운터의 카운팅 시간은 워드라인에 부스트랩 전위가 전달된 후에 셀 트랜지스터의 게이트에 결함이 발생하는 시점을 고려하여 결정하는 것을 특징으로 하는 워드라인 부스트랩 회로.
KR1019940011369A 1994-05-25 1994-05-25 반도체 소자의 워드라인 부스트랩 회로 KR0166494B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940011369A KR0166494B1 (ko) 1994-05-25 1994-05-25 반도체 소자의 워드라인 부스트랩 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940011369A KR0166494B1 (ko) 1994-05-25 1994-05-25 반도체 소자의 워드라인 부스트랩 회로

Publications (2)

Publication Number Publication Date
KR950034826A KR950034826A (ko) 1995-12-28
KR0166494B1 true KR0166494B1 (ko) 1999-02-01

Family

ID=19383719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940011369A KR0166494B1 (ko) 1994-05-25 1994-05-25 반도체 소자의 워드라인 부스트랩 회로

Country Status (1)

Country Link
KR (1) KR0166494B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912248B1 (ko) * 2008-01-31 2009-08-14 한국기계연구원 철도차량 대차프레임 가변 지지장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912248B1 (ko) * 2008-01-31 2009-08-14 한국기계연구원 철도차량 대차프레임 가변 지지장치

Also Published As

Publication number Publication date
KR950034826A (ko) 1995-12-28

Similar Documents

Publication Publication Date Title
KR0183413B1 (ko) 차지-펌프형 부스터 회로
JP3599300B2 (ja) 半導体記憶装置
US5703804A (en) Semiconductor memory device
US6950368B2 (en) Low-voltage sense amplifier and method
KR0159448B1 (ko) 반도체 기억장치
JP2001135074A (ja) 強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。
KR100678427B1 (ko) 소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치
JP2007323808A (ja) 半導体記憶装置用ｘデコーダ
US6278639B1 (en) Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit
KR100351935B1 (ko) 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법
KR960006377B1 (ko) 반도체 메모리장치의 워드라인 로딩 보상 회로
JPH11308855A (ja) 昇圧回路
JP2981416B2 (ja) クロッキング回路
KR0166494B1 (ko) 반도체 소자의 워드라인 부스트랩 회로
US6949952B2 (en) Programming circuit and method having extended duration programming capabilities
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
US5696461A (en) Power-on reset circuit
KR100216647B1 (ko) 승압회로를 갖는 기억장치 및 승압회로제어방법
US6430093B1 (en) CMOS boosting circuit utilizing ferroelectric capacitors
KR100341249B1 (ko) 워드라인 드라이버
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
KR100571645B1 (ko) 전압손실없이 고속으로 셀에 데이터를 저장하기 위한 방법및 그를 위한 메모리 장치
JP2002015566A (ja) 半導体メモリ装置
JPH08297972A (ja) ダイナミック形半導体記憶装置
JP3530402B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060818

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee