JPH08297972A

JPH08297972A - ダイナミック形半導体記憶装置

Info

Publication number: JPH08297972A
Application number: JP7101818A
Authority: JP
Inventors: Atsushi Hatakeyama; 淳畠山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】キャパシタを使用してなるダイナミック形のメ
モリセルを使用して情報の記憶を行うダイナミック形半
導体記憶装置に関し、チップ面積の増加及びスタンバイ
時の消費電流の増加を招くことなく、ワード線を正電圧
から負電圧にする場合にワード線から放出される電荷に
よりメモリセルのデータが破壊されないようにする。【構成】アクティブ時用負電圧発生器５０の出力端５０
Ａが接続された電圧供給線５２と、スタンバイ時用負電
圧発生器５３の出力端５３Ａが接続された電圧供給線５
５との間に、制御信号φにより導通、非導通が制御さ
れ、アクティブ時には非導通、スタンバイ時には導通と
されるスイッチ素子をなすｎＭＯＳトランジスタ５６を
接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャパシタを使用して
なるダイナミック形のメモリセルを使用して情報の記憶
を行うダイナミック形半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ダイナミック形半導体記憶装置と
して、図６に、その要部を示すようなものが知られてい
る。

【０００３】図６中、１はダイナミック形のメモリセル
が配列されてなるメモリセルアレイ、２は外部端子を介
して入力されるアドレス信号Ａ０、Ａ１・・・Ａｊを内
部に取り込むアドレスバッファである。

【０００４】また、３はアドレスバッファ２に取り込ま
れるアドレス信号Ａ０、Ａ１・・・Ａｊのうち、ロウア
ドレス信号をデコードしてメモリセルアレイ１に配列さ
れているワード線の選択、駆動を行うワードデコーダ列
である。

【０００５】また、４はアドレスバッファ２に取り込ま
れるアドレス信号Ａ０、Ａ１・・・Ａｊのうち、コラム
アドレス信号をデコードしてコラムの選択に必要なコラ
ム選択信号を出力するコラムデコーダ列である。

【０００６】また、５はメモリセルアレイ１から読み出
されたデータの増幅を行うセンスアンプ列及びコラムデ
コーダ列４から出力されるコラム選択信号に基づいてコ
ラムの選択を行うＩ／Ｏゲート列である。

【０００７】また、６は外部端子を介して入力される書
込みデータＤinを取り込むデータ入力バッファ、７はメ
モリセルアレイ１から読み出されたデータＤoutを外部
に出力するためのデータ出力バッファである。

【０００８】また、８はロウアドレス・ストローブ信号
／ＲＡＳ及びコラムアドレス・ストローブ信号／ＣＡＳ
を取り込み、アドレスバッファ２、ワードデコーダ列
３、コラムデコーダ列４、データ出力バッファ７等に必
要なクロック信号を出力するクロックジェネレータであ
る。

【０００９】また、９は書込み制御信号／ＷＥ及びクロ
ックジェネレータ８から供給されるクロック信号を取り
込んで、データ入力バッファ６に必要なライトクロック
を出力するライトクロック・ジェネレータである。

【００１０】また、図７は、このダイナミック形半導体
記憶装置のメモリセルアレイ１及びワードデコーダ列３
の一部分を示す回路図である。

【００１１】図７中、メモリセルアレイ１において、１
１₀₀、１１_0mはメモリセルであり、１２₀₀、１２_0mは電
荷蓄積用のキャパシタ、１３₀₀、１３_0mは電荷入出力用
の転送ゲートをなすトランジスタ（以下、セル・トラン
ジスタという）、ＶＣＰはセルプレート電圧である。

【００１２】ここに、セル・トランジスタ１３₀₀、１３
_0mは、ｎＭＯＳトランジスタで構成されており、バック
バイアス電圧として、負電圧ＶＢＢが印加される。な
お、メモリセル１１₀₁〜１１_0.m-1、１１_n0〜１１_nmは
図示を省略している。

【００１３】また、ＷＬ₀、ＷＬ₁、ＷＬ_nは、それぞ
れ、第１行、第２行、第ｎ＋１行のメモリセル１１₀₀〜
１１_0m、１１₁₀〜１１_1m、１１_n0〜１１_nmの選択を行う
ワード線であり、ワード線ＷＬ₂〜ＷＬ_n-1は、図示を省
略している。

【００１４】また、ＢＬ₀、ＢＬ_mは、それぞれ、第１コ
ラム、第ｍコラムのデータ転送路をなすビット線対のう
ちの一方のビット線であり、ビット線／ＢＬ₀、ＢＬ₁、
／ＢＬ₁〜ＢＬ_m-1、／ＢＬ_m-1、／ＢＬ_mは、図示を省略
している。

【００１５】また、ワードデコーダ列３において、１４
₀、１４₁、１４_nは、それぞれ、ワード線ＷＬ₀、Ｗ
Ｌ₁、ＷＬ_nに対応して設けられているワードデコーダを
示しており、ワードデコーダ１４₂〜１４_n-1は、図示を
省略している。

【００１６】また、ワードデコーダ１４₀において、Ｓ
ＶＣＣは、選択されたワード線を駆動するためのワード
線ブースト電圧であり、このワード線ブースト電圧ＳＶ
ＣＣは、電源電圧ＶＣＣを内部回路で昇圧して生成され
る。

【００１７】また、１５はロウアドレス信号をデコード
するＮＡＮＤ回路であり、ワード線ＷＬ₀を選択する場
合、ＮＡＮＤ回路１５の出力＝接地電圧ＶＳＳ（Ｌレベ
ル）とされ、ワード線ＷＬ₀を非選択とする場合には、
ＮＡＮＤ回路１５の出力＝電源電圧ＶＣＣ（Ｈレベル）
とされる。

【００１８】また、１６はレベルシフタであり、ＮＡＮ
Ｄ回路１５の出力＝接地電圧ＶＳＳの場合、ノード１７
の電圧＝接地電圧ＶＳＳとし、ＮＡＮＤ回路１５の出力
＝電源電圧ＶＣＣの場合には、ノード１７の電圧＝ワー
ド線ブースト電圧ＳＶＣＣとするものである。

【００１９】このレベルシフタ１６において、１８はＮ
ＡＮＤ回路１５の出力により導通、非導通が制御される
ｎＭＯＳトランジスタ、１９はＮＡＮＤ回路１５の出力
を反転するインバータ、２０はインバータ１９の出力に
より導通、非導通が制御されるｎＭＯＳトランジスタで
ある。

【００２０】また、２１はゲートに電源電圧ＶＣＣが印
加されるｎＭＯＳトランジスタであり、このｎＭＯＳト
ランジスタ２１は、ノード２２の電圧がワード線ブース
ト電圧ＳＶＣＣとされる場合に、ｎＭＯＳトランジスタ
１８のドレイン・ソース間に加わる電圧を緩和するもの
である。

【００２１】また、２３はゲートに電源電圧ＶＣＣが印
加されるｎＭＯＳトランジスタであり、このｎＭＯＳト
ランジスタ２３は、ノード１７の電圧がワード線ブース
ト電圧ＳＶＣＣとされる場合に、ｎＭＯＳトランジスタ
２０のドレイン・ソース間に加わる電圧を緩和するもの
である。

【００２２】また、２４はノード１７の電圧により導
通、非導通が制御されるｐＭＯＳトランジスタ、２５は
ノード２２の電圧により導通、非導通が制御されるｐＭ
ＯＳトランジスタである。

【００２３】また、２６はワード線ＷＬ₀を駆動するた
めのワードドライバであり、２７はレベルシフタ１６の
出力（ノード１７の電圧）により導通、非導通が制御さ
れるｐＭＯＳトランジスタ、２８はレベルシフタ１６の
出力（ノード１７の電圧）により導通、非導通が制御さ
れるｎＭＯＳトランジスタである。

【００２４】また、２９はゲートに電源電圧ＶＣＣが印
加されるｎＭＯＳトランジスタであり、このｎＭＯＳト
ランジスタ２９は、ワード線ＷＬ₀にワード線ブースト
電圧ＳＶＣＣが印加される場合に、ｎＭＯＳトランジス
タ２８のドレイン・ソース間に加わる電圧を緩和するも
のである。

【００２５】ここに、アクティブ時に、例えば、ワード
線ＷＬ₀が選択される場合には、ＮＡＮＤ回路１５の出
力＝接地電圧ＶＳＳとされ、レベルシフタ１６において
は、ｎＭＯＳトランジスタ１８＝非導通、インバータ１
９の出力＝電源電圧ＶＣＣ、ｎＭＯＳトランジスタ２０
＝導通とされる。

【００２６】この結果、ノード１７の電圧＝接地電圧Ｖ
ＳＳ、ｐＭＯＳトランジスタ２４＝導通、ノード２２の
電圧＝ワード線ブースト電圧ＳＶＣＣ、ｐＭＯＳトラン
ジスタ２５＝非導通とされる。

【００２７】したがって、この場合には、ワードドライ
バ２６においては、ｐＭＯＳトランジスタ２７＝導通、
ｎＭＯＳトランジスタ２８＝非導通とされ、ワード線Ｗ
Ｌ₀の電圧＝ワード線ブースト電圧ＳＶＣＣ、セル・ト
ランジスタ１３₀₀〜１３_0m＝導通とされ、読出し又は書
込みが行われる。

【００２８】これに対して、スタンバイ時には、ＮＡＮ
Ｄ回路１５の出力＝電源電圧ＶＣＣとされ、レベルシフ
タ１６においては、ｎＭＯＳトランジスタ１８＝導通、
インバータ１９の出力＝接地電圧ＶＳＳ、ｎＭＯＳトラ
ンジスタ２０＝非導通とされる。

【００２９】この結果、ノード２２の電圧＝接地電圧Ｖ
ＳＳ、ｐＭＯＳトランジスタ２５＝導通、ノード１７の
電圧＝ワード線ブースト電圧ＳＶＣＣ、ｐＭＯＳトラン
ジスタ２４＝非導通とされる。

【００３０】したがって、この場合には、ワードドライ
バ２６においては、ｐＭＯＳトランジスタ２７＝非導
通、ｎＭＯＳトランジスタ２８＝導通とされ、ワード線
ＷＬ₀の電圧＝接地電圧ＶＳＳ、セル・トランジスタ１
３₀₀〜１３_0m＝非導通とされ、メモリセル１１₀₀〜１１
_0mのデータが保持される。

【００３１】他のワードデコーダ１４₁〜１４_nにおいて
も、ワードデコーダ１４₀と同様に動作して、スタンバ
イ時には、ワード線ＷＬ₁〜ＷＬ_nの電圧＝接地電圧ＶＳ
Ｓ、セル・トランジスタ１３₁₁〜１３_nm＝非導通とさ
れ、メモリセル１１₁₁〜１１_nmのデータが保持される。

【００３２】このように、このダイナミック形半導体記
憶装置においては、スタンバイ時、ワード線ＷＬ₀〜Ｗ
Ｌ_nの電圧を接地電圧ＶＳＳとし、セル・トランジスタ
１３₀₀〜１３_nmを非導通状態とし、Ｈレベル又はＬレベ
ルのデータをセル・キャパシタ１２₀₀〜１２_nmに保存す
るようにしている。

【００３３】ところで、スタンバイ時に、ワード線ＷＬ
₀〜ＷＬ_nの電圧を接地電圧ＶＳＳにしたとしても、セル
・トランジスタ１３₀₀〜１３_nmには、サブ・スレッショ
ルド・リークが存在していることから、セル・トランジ
スタ１３₀₀〜１３_nmのスレッショルド電圧ＶＴＨの値
は、このサブ・スレッショルド・リークを低く抑えるた
めに、通常、高めに設定されている。

【００３４】ここに、セル・トランジスタ１３₀₀〜１３
_nmのスレッショルド電圧ＶＴＨは、電源電圧ＶＣＣを低
くする場合、これに応じて、低くするわけにはいかず、
この意味では、低電圧品にとって、セル・トランジスタ
１３₀₀〜１３_nmのスレッショルド電圧ＶＴＨは、相対的
に大きくなっていると言える。

【００３５】また、メモリセルにＨレベルのデータを書
き込むときは、電荷蓄積の効率化の観点から、セル・ト
ランジスタのゲート電圧を「電源電圧ＶＣＣ＋セル・ト
ランジスタのスレッショルド電圧ＶＴＨ」以上に昇圧し
なければならないことから、低電圧品にとって、ワード
線ブースト電圧ＳＶＣＣも相対的に大きくなっていると
言える。

【００３６】ここに、電源電圧ＶＣＣを昇圧して高いワ
ード線ブースト電圧ＳＶＣＣを生成することは、消費電
流的に大きなデメリットを伴うため、これが電源電圧Ｖ
ＣＣの低電圧化の一つの障害となっていた。

【００３７】この問題に対する一つの対策として、スタ
ンバイ時に、ワード線ＷＬ₀〜ＷＬ_nの電圧を接地電圧Ｖ
ＳＳ以下にするという案が提案されており、このように
すると、セル・トランジスタ１３₀₀〜１３_nmのゲート・
ソース間電圧が負電圧になるため、セル・トランジスタ
１３₀₀〜１３_nmのスレッショルド電圧ＶＴＨを小さくし
ても、サブ・スレッショルド・リークを十分に小さくす
ることができる。

【００３８】また、この場合、通常のダイナミック形半
導体記憶装置においては、セル・トランジスタ１３₀₀〜
１３_nmにバックバイアス電圧として、負電圧ＶＢＢを供
給するようにしているので、スタンバイ時に、ワード線
ＷＬ₀〜ＷＬ_nをセル・トランジスタ１３₀₀〜１３_nmにバ
ックバイアス電圧として負電圧ＶＢＢを供給する電圧供
給線に接続すれば足り、ワード線ＷＬ₀〜ＷＬ_nの専用の
負電圧発生器をチップに搭載する必要がない。

【００３９】

【発明が解決しようとする課題】しかし、このようにす
る場合には、アクティブ時に、選択されたワード線の電
圧をワード線ブースト電圧ＳＶＣＣから負電圧ＶＢＢと
する場合に、選択されたワード線に蓄積されていた電荷
が、セル・トランジスタ１３₀₀〜１３_nmにバックバイア
ス電圧として負電圧ＶＢＢを供給する電圧供給線に放出
され、このため、セル・トランジスタ１３₀₀〜１３_nmの
バックバイアス電圧が変動し、メモリセルに保存されて
いるデータを破壊してしまうおそれがある。

【００４０】ここに、負電圧ＶＢＢを供給する電圧供給
線の抵抗を小さくする等の設計的努力によりセル・トラ
ンジスタ１３₀₀〜１３_nmのバックバイアス電圧の変動を
抑えるようにしても、ワードドライバを構成するプルダ
ウン用のｎＭＯＳトランジスタ（ワードドライバ２６に
おいては、ｎＭＯＳトランジスタ２８、２９）の動作に
よって発生した基板電流ＩＢＢによりメモリセルのデー
タを破壊するおそれもある。

【００４１】そこで、ワード線ＷＬ₀〜ＷＬ_nのための負
電圧発生器と、セル・トランジスタ１３₀₀〜１３_nmのバ
ックバイアスのための負電圧発生器とを別々に設け、ワ
ード線ＷＬ₀〜ＷＬ_nに対して負電圧ＶＢＢを供給する電
圧供給線と、セル・トランジスタ１３₀₀〜１３_nmの形成
領域に対して負電圧ＶＢＢを供給する電圧供給線とを切
り離す方法が考えられるが、このようにする場合には、
チップ面積が増加すると共に、スタンバイ時の消費電流
も増加してしまうという問題点があった。

【００４２】本発明は、かかる点に鑑み、チップ面積の
増加及びスタンバイ時の消費電流の増加を招くことな
く、ワード線を正電圧から負電圧にする場合にワード線
から放出される電荷によりメモリセルのデータが破壊さ
れないようにしたダイナミック形半導体記憶装置を提供
することを目的とする。

【００４３】

【課題を解決するための手段】本発明中、第１の発明の
ダイナミック形半導体記憶装置は、ワード線に正電圧又
は負電圧を供給するダイナミック形半導体記憶装置にお
いて、ワード線に負電圧を供給する第１の電圧供給路
と、セル・トランジスタにバックバイアス電圧を供給す
る第２の電圧供給路とを設け、第１の電圧供給路と第２
の電圧供給路との間に、ワード線を正電圧から負電圧に
する場合に、ワード線から第１の電圧供給路に放出され
る電荷が第２の電圧供給路に流入することを阻止する電
荷流入阻止手段を接続するというものである。

【００４４】本発明中、第２の発明のダイナミック形半
導体記憶装置は、ワード線に正電圧又は負電圧を供給す
るダイナミック形半導体記憶装置において、ワード線に
負電圧を供給する第１の電圧供給路と、セル・トランジ
スタにバックバイアス電圧を供給する第２の電圧供給路
とを設け、第２の電圧供給路を接地するというものであ
る。

【００４５】

【作用】本発明中、第１の発明においては、ワード線を
正電圧から負電圧にする場合にワード線から第１の電圧
供給路に放出される電荷は、電荷流入阻止手段によって
第２の電圧供給路に流入することが阻止されるので、こ
の電荷によるセル・トランジスタのバックバイアス電圧
の変動が防止され、メモリセルのデータの破壊が防止さ
れる。

【００４６】ここに、例えば、アクティブ時に第１の負
電圧を発生する第１の負電圧発生器の出力端を第１の電
圧供給路に接続し、アクティブ時及びスタンバイ時に第
１の負電圧と同一ないし略同一電圧の第２の負電圧を発
生する第２の負電圧発生器の出力端を第２の電圧供給路
に接続し、電荷流入阻止手段として、アクティブ時には
非導通状態とされ、スタンバイ時には導通状態とされる
スイッチ素子を第１の電圧供給路と第２の電圧供給路と
の間に接続することにより、ワード線及びセル・トラン
ジスタの形成領域に必要な負電圧を供給することができ
る。

【００４７】また、例えば、アクティブ時に第１の負電
圧を発生する第１の負電圧発生器の出力端を第１の電圧
供給路に接続し、アクティブ時及びスタンバイ時に第１
の負電圧と同一ないし略同一電圧の第２の負電圧を発生
する第２の負電圧発生器の出力端を第１の電圧供給路に
接続し、かつ、電荷流入阻止手段として、第１の電圧供
給路と第２の電圧供給路との間に一方向性素子を逆方向
に接続することにより、ワード線及びセル・トランジス
タの形成領域に必要な負電圧を供給することができる。

【００４８】即ち、この第１の発明によれば、ワード線
のための負電圧発生器と、セル・トランジスタのバック
バイアスのための負電圧発生器とを別々に設ける必要は
なく、スタンバイ時、ワード線に負電圧を供給するよう
にされた従来のダイナミック形半導体記憶装置が設けて
いると同様の負電圧発生器を設ければ足りる。

【００４９】また、第２の発明においては、ワード線に
負電圧を供給する第１の電圧供給路と、セル・トランジ
スタにバックバイアス電圧を供給する第２の電圧供給路
とを設け、第２の電圧供給路を接地しているので、ワー
ド線を正電圧から負電圧にする場合にワード線から第１
の電圧供給路に放出される電荷は、第２の電圧供給路に
流入することがなく、この電荷によるセル・トランジス
タのバックバイアス電圧の変動が防止され、メモリセル
のデータの破壊が防止される。

【００５０】ここに、例えば、アクティブ時に第１の負
電圧を発生する第１の負電圧発生器の出力端を第１の電
圧供給路に接続すると共に、アクティブ時及びスタンバ
イ時に第１の負電圧と同一ないし略同一電圧の第２の負
電圧を発生する第２の負電圧発生器の出力端を第１の電
圧供給路に接続することにより、ワード線及びセル・ト
ランジスタの形成領域に必要な負電圧を供給することが
できる。

【００５１】即ち、この第２の発明によっても、ワード
線のための負電圧発生器と、セル・トランジスタのため
の負電圧発生器とを別々に設ける必要はなく、スタンバ
イ時、ワード線に負電圧を供給するようにされた従来の
ダイナミック形半導体記憶装置が設けていると同様の負
電圧発生器を設ければ足りる。

【００５２】

【実施例】以下、図１〜図５を参照して、本発明の第１
実施例〜第３実施例について説明する。

【００５３】第１実施例・・図１、図２図１は本発明の第１実施例の要部を示す回路図であり、
この第１実施例においては、ワードデコーダ列３を構成
するワードデコーダとして、図７に示すワードデコーダ
１４₀〜１４_nと回路構成の異なるワードデコーダ３１₀
〜３１_nが設けられている。

【００５４】これらワードデコーダ３１₀〜３１_nは、同
一の回路構成とされており、ワードデコーダ３１₀にお
いて、ＳＶＣＣは、前述したように、選択されたワード
線を駆動するためのワード線ブースト電圧であり、この
ワード線ブースト電圧ＳＶＣＣは、電源電圧ＶＣＣを内
部回路で昇圧して生成される。

【００５５】また、３２はロウアドレス信号をデコード
するＮＡＮＤ回路であり、ワード線ＷＬ₀を選択する場
合、ＮＡＮＤ回路３２の出力＝接地電圧ＶＳＳ（Ｌレベ
ル）とされ、ワード線ＷＬ₀を非選択とする場合、ＮＡ
ＮＤ回路３２の出力＝電源電圧ＶＣＣ（Ｈレベル）とさ
れる。

【００５６】また、３３はレベルシフタであり、ＮＡＮ
Ｄ回路３２の出力＝接地電圧ＶＳＳの場合、ノード３４
の電圧＝接地電圧ＶＳＳとし、ＮＡＮＤ回路３２の出力
＝電源電圧ＶＣＣの場合には、ノード３４の電圧＝ワー
ド線ブースト電圧ＳＶＣＣとするものである。

【００５７】このレベルシフタ３３において、３５はＮ
ＡＮＤ回路３２の出力により導通、非導通が制御される
ｎＭＯＳトランジスタ、３６はゲートに電源電圧ＶＣＣ
が供給されるｎＭＯＳトランジスタであり、このｎＭＯ
Ｓトランジスタ３６は、ノード３７の電圧がワード線ブ
ースト電圧ＳＶＣＣとされる場合に、ｎＭＯＳトランジ
スタ３５のドレイン・ソース間に加わる電圧を緩和する
ためのものである。

【００５８】また、３８はノード３４の電圧により導
通、非導通が制御されるｐＭＯＳトランジスタ、３９は
ノード３７の電圧により導通、非導通が制御されるｐＭ
ＯＳトランジスタである。

【００５９】また、４０はＮＡＮＤ回路３２の出力によ
り導通、非導通が制御されるｐＭＯＳトランジスタ、４
１はノード４２の電圧により導通、非導通が制御される
ｎＭＯＳトランジスタである。

【００６０】また、４３はノード４４の電圧により導
通、非導通が制御されるｎＭＯＳトランジスタ、４５は
ゲートに電源電圧ＶＣＣが印加されるｎＭＯＳトランジ
スタであり、このｎＭＯＳトランジスタ４５は、ノード
３４の電圧がワード線ブースト電圧ＳＶＣＣとされる場
合に、ｎＭＯＳトランジスタ４３のドレイン・ソース間
に加わる電圧を緩和するためのものである。

【００６１】また、４６はワード線ＷＬ₀を駆動するワ
ードドライバであり、４７はレベルシフタ３３の出力
（ノード３４の電圧）により導通、非導通が制御される
ｐＭＯＳトランジスタ、４８はレベルシフタ３３の出力
（ノード３４の電圧）により導通、非導通が制御される
ｎＭＯＳトランジスタである。

【００６２】また、４９はゲートに電源電圧ＶＣＣが印
加されるｎＭＯＳトランジスタであり、このｎＭＯＳト
ランジスタ４９は、ワード線ＷＬ₀にワード線ブースト
電圧ＳＶＣＣが印加される場合に、ｎＭＯＳトランジス
タ４８のドレイン・ソース間に加わる電圧を緩和するた
めのものである。

【００６３】また、５０はアクティブ時用の負電圧ＶＷ
Ｓを発生するアクティブ時用負電圧発生器、５０Ａはア
クティブ時用負電圧発生器５０の出力端、５１は負電圧
ＶＷＳの安定化のためのキャパシタ、５２は電圧供給線
である。

【００６４】ここに、アクティブ時用負電圧発生器５０
は、ロウアドレス・ストローブ信号／ＲＡＳがＨレベル
からＬレベルに変化すると、ＬレベルからＨレベルに変
化する制御信号／φにより制御され、制御信号／φ＝Ｌ
レベルの場合、不活性状態とされ、制御信号／φ＝Ｈレ
ベルの場合、活性状態とされ、アクティブ時用の負電圧
ＶＷＳを発生するように構成されている。

【００６５】また、電圧供給線５２は、ワードデコーダ
３１₀のレベルシフタ３３を構成するｎＭＯＳトランジ
スタ４１、４３及びワードドライバ４６を構成するプル
ダウン用のｎＭＯＳトランジスタ４８並びにワードデコ
ーダ３１₁〜３１_nの対応するｎＭＯＳトランジスタのソ
ースに接続されている。

【００６６】また、この電圧供給線５２は、ワードデコ
ーダ３１₀のレベルシフタ３３を構成するｎＭＯＳトラ
ンジスタ４１、４３、４５及びワードドライバ４６を構
成するプルダウン用のｎＭＯＳトランジスタ４８、４９
並びにワードデコーダ３１₁〜３１_nの対応するｎＭＯＳ
トランジスタの形成領域であるＰウエルに接続されてい
る。

【００６７】また、５３はスタンバイ時用の負電圧ＶＢ
Ｂを発生するスタンバイ時用負電圧発生器、５３Ａはス
タンバイ時用負電圧発生器５３の出力端、５４は負電圧
ＶＢＢの安定化のためのキャパシタ、５５は電圧供給線
であり、スタンバイ時用負電圧発生器５３は、アクティ
ブ時及びスタンバイ時に負電圧ＶＢＢを発生するように
構成されている。

【００６８】ここに、電圧供給線５５は、セル・トラン
ジスタ１３₀₀〜１３_nmにバックバイアス電圧を供給する
ものであり、セル・トランジスタ１３₀₀〜１３_nmの形成
領域であるＰウエルに接続されている。

【００６９】また、５６は制御信号／φと反転関係にあ
る制御信号φにより導通、非導通が制御されるスイッチ
素子をなすｎＭＯＳトランジスタであり、ドレインを電
圧供給線５２に接続され、ソースを電圧供給線５５に接
続されている。

【００７０】その他については、図６（図７）に示す従
来のダイナミック形半導体記憶装置と同様に構成されて
いる。

【００７１】ここに、図２は、この第１実施例の動作を
示す波形図であり、ロウアドレス・ストローブ信号／Ｒ
ＡＳ、制御信号φ、／φ、ワード線ＷＬ₀のレベル、ビ
ット線ＢＬ₀、／ＢＬ₀のレベルを示している。

【００７２】即ち、この第１実施例においては、ロウア
ドレス・ストローブ信号／ＲＡＳがＨレベルからＬレベ
ルに反転すると、制御信号／φがＬレベルからＨレベル
に反転し、アクティブ時用負電圧発生器５０が活性化さ
れ、アクティブ時用の負電圧ＶＷＳが出力される。

【００７３】また、この場合、制御信号φがＨレベルか
らＬレベルに反転して、ｎＭＯＳトランジスタ５６が非
導通とされ、電圧供給線５２と電圧供給線５５とが電気
的に切り離される。

【００７４】ここに、取り込まれたアドレス信号のう
ち、ロウアドレス信号により指示されるワード線、例え
ば、ワード線ＷＬ₀が選択された場合には、ＮＡＮＤ回
路３２の出力＝接地電圧ＶＳＳとされる。

【００７５】この結果、レベルシフタ３３においては、
ｎＭＯＳトランジスタ３５＝非導通、ｐＭＯＳトランジ
スタ４０＝導通、ノード４４の電圧＝電源電圧ＶＣＣ、
ｎＭＯＳトランジスタ４３＝導通、ノード４２の電圧＝
接地電圧ＶＳＳ、ｎＭＯＳトランジスタ４１＝非導通と
される。

【００７６】したがって、また、ノード３４の電圧＝接
地電圧ＶＳＳ、ｐＭＯＳトランジスタ３８＝導通、ノー
ド３７の電圧＝ワード線ブースト電圧ＳＶＣＣ、ｐＭＯ
Ｓトランジスタ３９＝非導通とされる。

【００７７】この結果、また、ワードドライバ４６にお
いては、ｐＭＯＳトランジスタ４７＝導通、ｎＭＯＳト
ランジスタ４８＝非導通とされ、ワード線ＷＬ₀のレベ
ル＝ワード線ブースト電圧ＳＶＣＣ、セル・トランジス
タ１３₀₀〜１３_nm＝導通とされる。

【００７８】ここに、メモリセル１１₀₀が、例えば、Ｈ
レベルを記憶している場合、ビット線ＢＬ₀の電圧は電
源電圧ＶＣＣに向かって上昇し、ビット線／ＢＬ₀の電
圧は接地電圧ＶＳＳに向かって下降し、その後、センス
アンプにより、ビット線ＢＬ₀の電圧＝電源電圧ＶＣＣ
になり、ビット線／ＢＬ₀の電圧＝接地電圧ＶＳＳにな
る。

【００７９】そして、読出しが終了し、ロウアドレス・
ストローブ信号／ＲＡＳがＬレベルからＨレベルに変化
してアクセスが終了すると、ＮＡＮＤ回路３２の出力＝
電源電圧ＶＣＣとされる。

【００８０】この結果、レベルシフタ３３においては、
ｎＭＯＳトランジスタ３５＝導通、ノード３７の電圧＝
接地電圧ＶＳＳ、ｐＭＯＳトランジスタ３９＝ＯＮ、ノ
ード３４の電圧＝ワード線ブースト電圧ＳＶＣＣ、ｐＭ
ＯＳトランジスタ３８＝非導通となる。

【００８１】したがって、また、ｐＭＯＳトランジスタ
４０＝非導通、ノード４２の電圧＝ワード線ブースト電
圧ＳＶＣＣ、ｎＭＯＳトランジスタ４１＝導通、ノード
４４の電圧＝接地電圧ＶＳＳ、ｎＭＯＳトランジスタ４
３＝非導通となる。

【００８２】この結果、また、ワードドライバ４６にお
いては、ｐＭＯＳトランジスタ４７＝非導通、ｎＭＯＳ
トランジスタ４８＝導通とされ、ワード線ＷＬ₀の電圧
は、ワード線ブースト電圧ＳＶＣＣから接地電圧ＶＳＳ
に下降する。

【００８３】その後、ロウアドレス・ストローブ信号／
ＲＡＳがＬレベルからＨレベルに反転したことに伴い、
制御信号／φ＝ＨレベルからＬレベルに反転し、アクテ
ィブ時用負電圧発生器５０は非活性状態とされる。

【００８４】また、この場合、制御信号φ＝Ｌレベルか
らＨレベルに反転し、ｎＭＯＳトランジスタ５６＝導通
とされ、電圧供給線５２と電圧供給線５５とは電気的に
接続され、スタンバイ時用負電圧発生器５３から出力さ
れる負電圧ＶＢＢがワードデコーダ３１₀〜３１_nの所定
のｎＭＯＳトランジスタのソース及び所定のｎＭＯＳト
ランジスタの形成領域であるＰウエル及びメモリセルア
レイ１もセル・トランジスタ１３₀₀〜１３_nmの形成領域
であるＰウエルに供給される。

【００８５】ここに、この第１実施例においては、アク
ティブ時、アクセスが終了して、例えば、ワード線ＷＬ
₀がワード線ブースト電圧ＳＶＣＣから接地電圧ＶＳＳ
に下降する場合、ワード線ＷＬ₀からｎＭＯＳトランジ
スタ４９、４８を介して電圧供給線５２に電荷が放出さ
れるが、この場合、スイッチ素子をなすｎＭＯＳトラン
ジスタ５６は非導通とされているので、この電荷が電圧
供給線５５に流れ込むことが阻止され、この電荷による
セル・トランジスタ１３₀₀〜１３_nmのバックバイアス電
圧の変動が防止され、メモリセル１１₀₀〜１１_nmのデー
タの破壊が防止される。

【００８６】また、この第１実施例においては、ワード
線ＷＬ₀〜ＷＬ_nのための負電圧発生器と、セル・トラン
ジスタ１３₀₀〜１３_nmのバックバイアスのための負電圧
発生器とを別々に設ける必要がなく、スタンバイ時、ワ
ード線ＷＬ₀〜ＷＬ_nに負電圧ＶＢＢを供給するようにさ
れた従来のダイナミック形半導体記憶装置の場合と同様
に、１個のアクティブ時用負電圧発生器５０と、１個の
スタンバイ時用負電圧発生器５３とを設ければ足りる。

【００８７】即ち、この第１実施例によれば、スタンバ
イ時に、ワード線ＷＬ₀〜ＷＬ_nに対して、負電圧を供給
するダイナミック形半導体記憶装置について、チップ面
積の増加及びスタンバイ時の消費電流の増加を招くこと
なく、選択されたワード線がワード線ブースト電圧ＳＶ
ＣＣから負電圧ＶＷＳにされる場合に放出される電荷に
よりメモリセル１１₀₀〜１１_nmのデータが破壊されるこ
とを避けることができる。

【００８８】第２実施例・・図３、図４図３は本発明の第２実施例の要部を示す回路図であり、
この第２実施例においては、スタンバイ時用負電圧発生
器５３の出力端５３Ａは電圧供給線５２に接続されてい
る。

【００８９】また、第１実施例が設けている負電圧ＶＷ
Ｓの安定化用のキャパシタ５１及び負電圧ＶＢＢの安定
化用のキャパシタ５４の代わりに、負電圧ＶＷＳ及び負
電圧ＶＢＢの安定化用のキャパシタ５８が設けられてい
る。

【００９０】また、電圧供給線５２と電圧供給線５５と
の間に、ゲート及びドレインを電圧供給線５２に接続さ
れ、ソースを電圧供給線５５に接続されたｎＭＯＳトラ
ンジスタ５９が設けられている。

【００９１】即ち、電圧供給線５２と、電圧供給線５５
との間に、ダイオード接続されたｎＭＯＳトランジスタ
５９がダイオードとして逆方向となるように接続されて
いる。その他については、第１実施例と同様に構成され
ている。

【００９２】ここに、図４は、この第２実施例の動作を
示す波形図であり、ロウアドレス・ストローブ信号／Ｒ
ＡＳ、制御信号／φ、ワード線ＷＬ₀のレベル、ビット
線ＢＬ₀、／ＢＬ₀のレベルを示している。

【００９３】即ち、この第２実施例においては、ロウア
ドレス・ストローブ信号／ＲＡＳがＨレベルからＬレベ
ルに反転すると、制御信号／φがＬレベルからＨレベル
に反転して、アクティブ時用負電圧発生器５０が活性化
され、アクティブ時用の負電圧ＶＷＳが出力される。

【００９４】ここに、取り込まれたアドレス信号のう
ち、ロウアドレス信号により指示されるワード線、例え
ば、ワード線ＷＬ₀が選択された場合には、ＮＡＮＤ回
路３２の出力＝接地電圧ＶＳＳとされる。

【００９５】この結果、この場合には、第１実施例の場
合と同様に、ワードドライバ４６においては、ｐＭＯＳ
トランジスタ４７＝導通、ｎＭＯＳトランジスタ４８＝
非導通とされ、ワード線ＷＬ₀のレベル＝ワード線ブー
スト電圧ＳＶＣＣ、セル・トランジスタ１３₀₀〜１３_nm
＝導通とされる。

【００９６】ここに、メモリセル１１₀₀が、例えば、Ｈ
レベルを記憶している場合、ビット線ＢＬ₀の電圧は電
源電圧ＶＣＣに向かって上昇し、ビット線／ＢＬ₀の電
圧は接地電圧ＶＳＳに向かって下降し、その後、センス
アンプにより、ビット線ＢＬ₀の電圧は電源電圧ＶＣＣ
になり、ビット線／ＢＬ₀の電圧は接地電圧ＶＳＳにな
る。

【００９７】そして、読出しが終了し、ロウアドレス・
ストローブ信号／ＲＡＳがＬレベルからＨレベルに変化
してアクセスが終了すると、ＮＡＮＤ回路３２の出力＝
電源電圧ＶＣＣとされる。

【００９８】この結果、第１実施例の場合と同様に、ワ
ードドライバ４６においては、ｐＭＯＳトランジスタ４
７＝非導通、ｎＭＯＳトランジスタ４８＝導通とされ、
ワード線ＷＬ₀の電圧は、ワード線ブースト電圧ＳＶＣ
Ｃから接地電圧ＶＳＳに下降する。

【００９９】その後、ロウアドレス・ストローブ信号／
ＲＡＳがＬレベルからＨレベルに反転したことに伴い、
制御信号／φ＝ＨレベルからＬレベルに反転し、アクテ
ィブ時用負電圧発生器５０は非活性状態とされる。

【０１００】そして、スタンバイ時には、スタンバイ時
用負電圧発生器５３から出力される負電圧ＶＢＢが、ワ
ードデコーダ３１₀〜３１_nの所定のｎＭＯＳトランジス
タのソース及び形成領域並びにセル・トランジスタ１３
₀₀〜１３_nmの形成領域であるＰウエルに供給される。

【０１０１】ここに、この第２実施例においては、アク
ティブ時、アクセスが終了して、例えば、ワード線ＷＬ
₀がワード線ブースト電圧ＳＶＣＣから接地電圧ＶＳＳ
に下降する場合に、ワード線ＷＬ₀からｎＭＯＳトラン
ジスタ４９、４８を介して電圧供給線５２に電荷が放出
され、電圧供給線５２の電圧が上昇するが、この場合、
ｎＭＯＳトランジスタ５９が非導通となり、電圧供給線
５２に放出された電荷が電圧供給線５５に流れ込むこと
が阻止され、この電荷によるセル・トランジスタ１３₀₀
〜１３_nmのバックバイアス電圧の変動が防止され、メモ
リセル１１₀₀〜１１_nmのデータの破壊が防止される。

【０１０２】また、この第２実施例においても、ワード
線ＷＬ₀〜ＷＬ_nのための負電圧発生器と、セル・トラン
ジスタ１３₀₀〜１３_nmのバックバイアスのための負電圧
発生器とを別々に設ける必要がなく、スタンバイ時、ワ
ード線ＷＬ₀〜ＷＬ_nに負電圧ＶＢＢを供給するようにさ
れた従来のダイナミック形半導体記憶装置の場合と同様
に、１個のアクティブ時用負電圧発生器５０と、１個の
スタンバイ時用負電圧発生器５３とを設ければ足りる。

【０１０３】即ち、この第２実施例によっても、スタン
バイ時に、ワード線ＷＬ₀〜ＷＬ_nに対して、負電圧を供
給するダイナミック形半導体記憶装置について、チップ
面積の増加及びスタンバイ時の消費電流の増加を招くこ
となく、選択されたワード線がワード線ブースト電圧Ｓ
ＶＣＣから負電圧ＶＷＳにされる場合に放出される電荷
によりメモリセル１１₀₀〜１１_nmのデータが破壊される
ことを避けることができる。

【０１０４】第３実施例・・図５図５は本発明の第３実施例の要部を示す回路図であり、
この第３実施例においては、図３に示す第２実施例が設
けるｎＭＯＳトランジスタ５９は設けられておらず、電
圧供給線５５は接地されており、その他については、第
２実施例と同様に構成されている。

【０１０５】この第３実施例においては、ロウアドレス
・ストローブ信号／ＲＡＳがＨレベルからＬレベルに反
転すると、制御信号／φがＬレベルからＨレベルに反転
して、アクティブ時用負電圧発生器５０が活性化され、
アクティブ時用の負電圧ＶＷＳが出力される。

【０１０６】ここに、取り込まれたアドレス信号のう
ち、ロウアドレス信号により指示されるワード線、例え
ば、ワード線ＷＬ₀が選択された場合には、ＮＡＮＤ回
路３２の出力＝接地電圧ＶＳＳとされる。

【０１０７】この結果、この場合には、第１実施例の場
合と同様に、ワードドライバ４６においては、ｐＭＯＳ
トランジスタ４７＝導通、ｎＭＯＳトランジスタ４８＝
非導通とされ、ワード線ＷＬ₀のレベル＝ワード線ブー
スト電圧ＳＶＣＣ、セル・トランジスタ１３₀₀〜１３_nm
＝導通とされる。

【０１０８】ここに、メモリセル１１₀₀が、例えば、Ｈ
レベルを記憶している場合、ビット線ＢＬ₀の電圧は電
源電圧ＶＣＣに向かって上昇し、ビット線／ＢＬ₀の電
圧は接地電圧ＶＳＳに向かって下降し、その後、センス
アンプにより、ビット線ＢＬ₀の電圧は電源電圧ＶＣＣ
になり、ビット線／ＢＬ₀の電圧は接地電圧ＶＳＳにな
る。

【０１０９】そして、読出しが終了し、ロウアドレス・
ストローブ信号／ＲＡＳがＬレベルからＨレベルに変化
してアクセスが終了すると、ＮＡＮＤ回路３２の出力＝
電源電圧ＶＣＣとされる。

【０１１０】この結果、この場合には、第１実施例の場
合と同様に、ワードドライバ４６においては、ｐＭＯＳ
トランジスタ４７＝非導通、ｎＭＯＳトランジスタ４８
＝導通とされ、ワード線ＷＬ₀の電圧は、ワード線ブー
スト電圧ＳＶＣＣから接地電圧ＶＳＳに下降する。

【０１１１】その後、ロウアドレス・ストローブ信号／
ＲＡＳがＬレベルからＨレベルに反転したことに伴い、
制御信号／φ＝ＨレベルからＬレベルに反転し、アクテ
ィブ時用負電圧発生器５０は非活性状態とされる。

【０１１２】そして、スタンバイ時には、スタンバイ時
用負電圧発生器５３から出力される負電圧ＶＢＢが、ワ
ードデコーダ３１₀〜３１_nの所定のｎＭＯＳトランジス
タのソースの形成領域であるＰウエルに供給される。

【０１１３】ここに、この第３実施例においては、アク
ティブ時、アクセスが終了して、例えば、ワード線ＷＬ
₀がワード線ブースト電圧ＳＶＣＣから接地電圧ＶＳＳ
に下降する場合、ワード線ＷＬ₀からｎＭＯＳトランジ
スタ４９、４８を介して電圧供給線５２に電荷が放出さ
れるが、電圧供給線５５は接地されているので、電圧供
給線５２に放出された電荷が電圧供給線５５に流れ込む
ことはなく、この電荷によるセル・トランジスタ１３₀₀
〜１３_nmのバックバイアス電圧の変動が防止され、メモ
リセル１１₀₀〜１１_nmのデータの破壊が防止される。

【０１１４】また、この第３実施例においても、ワード
線ＷＬ₀〜ＷＬ_nのための負電圧発生器と、セル・トラン
ジスタ１３₀₀〜１３_nmのバックバイアス電圧のための負
電圧発生器とを別々に設ける必要がなく、スタンバイ
時、ワード線ＷＬ₀〜ＷＬ_nに負電圧ＶＢＢを供給するよ
うにされた従来のダイナミック形半導体記憶装置の場合
と同様に、１個のアクティブ時用負電圧発生器５０と、
１個のスタンバイ時用負電圧発生器５３とを設ければ足
りる。

【０１１５】即ち、この第３実施例によっても、スタン
バイ時に、ワード線ＷＬ₀〜ＷＬ_nに負電圧を供給するダ
イナミック形半導体記憶装置について、チップ面積の増
加及びスタンバイ時の消費電流の増加を招くことなく、
選択されたワード線がワード線ブースト電圧ＳＶＣＣか
ら負電圧ＶＷＳにされる場合に放出される電荷によりメ
モリセル１１₀₀〜１１_nmのデータが破壊されることを避
けることができる。

【０１１６】

【発明の効果】以上のように、本発明中、第１の発明に
よれば、ワード線に負電圧を供給する第１の電圧供給路
と、セル・トランジスタにバックバイアス電圧を供給す
る第２の電圧供給路との間に、ワード線を正電圧から負
電圧にする場合に、ワード線から第１の電圧供給路に放
出される電荷が第２の電圧供給路に流入することを阻止
する電荷流入阻止手段を接続するとしたことにより、ワ
ード線を正電圧から負電圧にする場合にワード線から第
１の電圧供給路に放出される電荷が第２の電圧供給路に
流入することを阻止し、この電荷によるセル・トランジ
スタのバックバイアス電圧の変動を防止し、しかも、ワ
ード線のための負電圧発生器と、セル・トランジスタの
バックバイアスための負電圧発生器とを別々に設ける必
要がなく、スタンバイ時に、ワード線に負電圧を供給す
るようにされた従来のダイナミック形半導体記憶装置が
設けていると同様の負電圧発生器を設ければ足りるの
で、チップ面積の増加及びスタンバイ時の消費電流の増
加を招くことなく、ワード線を正電圧から負電圧にする
場合にワード線から放出される電荷によりメモリセルの
データが破壊することを防止することができる。

【０１１７】また、本発明中、第２の発明によれば、ワ
ード線に負電圧を供給する第１の電圧供給路と、セル・
トランジスタにバックバイアス電圧を供給する第２の電
圧供給路とを設け、かつ、第２の電圧供給路を接地する
としたことにより、ワード線を正電圧から負電圧にする
場合にワード線から第１の電圧供給路に放出される電荷
が第２の電圧供給路に流入することを避け、この電荷に
よるセル・トランジスタのバックバイアス電圧の変動を
防止し、しかも、ワード線のための負電圧発生器と、セ
ル・トランジスタのバックバイアスのための負電圧発生
器とを別々に設ける必要がなく、スタンバイ時に、ワー
ド線に負電圧を供給するようにされた従来のダイナミッ
ク形半導体記憶装置が設けていると同様の負電圧発生器
を設ければ足りるので、チップ面積の増加及びスタンバ
イ時の消費電流の増加を招くことなく、ワード線を正電
圧から負電圧にする場合にワード線から放出される電荷
によりメモリセルのデータが破壊することを防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す回路図であ
る。

【図２】本発明の第１実施例の動作を示す波形図であ
る。

【図３】本発明の第２実施例の要部を示す回路図であ
る。

【図４】本発明の第２実施例の動作を示す波形図であ
る。

【図５】本発明の第３実施例の要部を示す回路図であ
る。

【図６】従来のダイナミック形半導体記憶装置の一例の
要部を示す回路図である。

【図７】図６に示すダイナミック形半導体記憶装置が設
けるメモリセルアレイ及びロウデコーダ列の一部分を示
す回路図である。

【符号の説明】

５２、５５電圧供給線ＶＷＳアクティブ時用の負電圧ＶＢＢスタンバイ時用の負電圧

Claims

【特許請求の範囲】

【請求項１】メモリセルの電荷入出力用の電界効果トラ
ンジスタの導通、非導通を制御するワード線に正電圧又
は負電圧を供給するダイナミック形半導体記憶装置にお
いて、前記ワード線に負電圧を供給する第１の電圧供給
路と、前記電界効果トランジスタにバックバイアス電圧
を供給する第２の電圧供給路とを設け、前記第１の電圧
供給路と前記第２の電圧供給路との間に、前記ワード線
を正電圧から負電圧にする場合に、前記ワード線から第
１の電圧供給路に放出される電荷が前記第２の電圧供給
路に流入することを阻止する電荷流入阻止手段を接続し
ていることを特徴とするダイナミック形半導体記憶装
置。
【請求項２】アクティブ時に第１の負電圧を発生する第
１の負電圧発生器の出力端を前記第１の電圧供給路に接
続し、アクティブ時及びスタンバイ時に前記第１の負電
圧と同一ないし略同一電圧の第２の負電圧を発生する第
２の負電圧発生器の出力端を前記第２の電圧供給路に接
続し、前記電荷流入阻止手段として、アクティブ時には
非導通状態とされ、スタンバイ時には導通状態とされる
スイッチ素子を前記第１の電圧供給路と前記第２の電圧
供給路との間に接続していることを特徴とする請求項１
記載のダイナミック形半導体記憶装置。
【請求項３】アクティブ時に第１の負電圧を発生する第
１の負電圧発生器の出力端を前記第１の電圧供給路に接
続し、アクティブ時及びスタンバイ時に前記第１の負電
圧と同一ないし略同一電圧の第２の負電圧を発生する第
２の負電圧発生器の出力端を前記第１の電圧供給路に接
続し、前記電荷流入阻止手段として、前記第１の電圧供
給路と前記第２の電圧供給路との間に、一方向性素子を
逆方向に接続していることを特徴とする請求項１記載の
ダイナミック形半導体記憶装置。
【請求項４】メモリセルの電荷入出力用の電界効果トラ
ンジスタの導通、非導通を制御するワード線に正電圧又
は負電圧を供給するダイナミック形半導体記憶装置にお
いて、前記ワード線に負電圧を供給する第１の電圧供給
路と、前記電界効果トランジスタにバックバイアス電圧
を供給する第２の電圧供給路とを設け、前記第２の電圧
供給路を接地していることを特徴とするダイナミック形
半導体記憶装置。
【請求項５】アクティブ時に第１の負電圧を発生する第
１の負電圧発生器の出力端を前記第１の電圧供給路に接
続すると共に、アクティブ時及びスタンバイ時に前記第
１の負電圧と同一ないし略同一電圧の第２の負電圧を発
生する第２の負電圧発生器の出力端を前記第１の電圧供
給路に接続していることを特徴とする請求項４記載のダ
イナミック形半導体記憶装置。
【請求項６】前記第１の電圧供給路と前記ワード線との
間には、アクティブ時、前記ワード線が選択される場合
には非導通とされ、アクティブ時、前記ワード線が非選
択状態とされる場合及びスタンバイ時には導通とされる
電界効果トランジスタが接続されており、この電界効果
トランジスタのバックバイアス電圧は、前記第１の電圧
供給路から供給されるように構成されていることを特徴
とする請求項１、２、３、４又は５記載のダイナミック
形半導体記憶装置。