JPH07296583A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH07296583A
JPH07296583A JP6083053A JP8305394A JPH07296583A JP H07296583 A JPH07296583 A JP H07296583A JP 6083053 A JP6083053 A JP 6083053A JP 8305394 A JP8305394 A JP 8305394A JP H07296583 A JPH07296583 A JP H07296583A
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JP
Japan
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potential
circuit
voltage
semiconductor integrated
clamped
Prior art date
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Pending
Application number
JP6083053A
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English (en)
Inventor
Mitsuhiro Touho
充洋 東保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Filing date
Publication date
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Abstract

(57)【要約】 【目的】内部電源電圧よりも高い電圧を出力する昇圧回
路の昇圧電圧出力端等、所定の電位にクランプすべき電
位点を有してなる半導体集積回路、例えば、ＤＲＡＭに
関し、昇圧電圧の安定化を図り、回路動作の安定性を確
保する。 【構成】昇圧電圧ＶＰＰが４.３Ｖよりも低い場合に
は、ｐＭＯＳトランジスタ５２に流れる電流ＩＢが相対
的に小さく、あるいは、ｐＭＯＳトランジスタ５２に電
流が流れないようにｐＭＯＳトランジスタ５２のゲート
電位が制御され、昇圧電圧ＶＰＰが４.３Ｖよりも高く
なった場合には、ｐＭＯＳトランジスタ５２に流れる電
流ＩＢが相対的に大きくなるようにｐＭＯＳトランジス
タ５２のゲート電位が制御される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、内部電源電圧よりも高
い電圧を出力する昇圧電圧の昇圧電圧出力端等、所定の
電位にクランプすべき電位点を有してなる半導体集積回
路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路として、
ダイナミック・ランダム・アクセス・メモリ（dynamic
random access memory．以下、ＤＲＡＭという）が知ら
れており、図１５は、その一例の一部分を示している。
【０００３】図中、１は外部から高電圧側の電源電圧Ｖ
ＣＣ、例えば、３.３Ｖが供給される電源電圧入力端
子、２は電源電圧入力端子１に供給される電源電圧ＶＣ
Ｃを降圧して高電圧側の内部電源電圧ＶＩＩ、例えば、
２.４Ｖを出力する降圧回路である。
【０００４】また、３は内部電源電圧ＶＩＩを昇圧する
昇圧回路、４は昇圧回路３から出力される昇圧電圧ＶＰ
Ｐを、例えば、４.３Ｖにクランプするクランプ回路で
あり、５〜８はダイオード接続されたｎＭＯＳトランジ
スタである。
【０００５】このクランプ回路４は、昇圧電圧ＶＰＰが
４.３Ｖ以下の場合には、ｎＭＯＳトランジスタ５〜８
を非導通状態に維持させ、昇圧電圧ＶＰＰが４.３Ｖを
越える場合には、ｎＭＯＳトランジスタ５〜８を導通状
態として昇圧電圧ＶＰＰを下降させ、昇圧電圧ＶＰＰを
４.３Ｖにクランプするというものである。
【０００６】なお、図１６は、このクランプ回路４の電
圧電流特性、即ち、昇圧回路３から出力される昇圧電圧
ＶＰＰと、クランプ回路４のｎＭＯＳトランジスタ５〜
８に流れる電流ＩＡとの関係を示している。
【０００７】
【発明が解決しようとする課題】このＤＲＡＭにおいて
は、クランプ回路４の電圧電流特性が急峻でなく、緩慢
なものであるため、昇圧電圧ＶＰＰが４.３Ｖを越えた
場合に、昇圧電圧ＶＰＰを４.３Ｖに戻すのに、かなり
の時間がかかり、昇圧電圧ＶＰＰの安定性に欠け、昇圧
電圧ＶＰＰが供給される回路の動作の安定性を確保する
ことができないという問題点があった。
【０００８】本発明は、かかる点に鑑み、所定の電位に
クランプすべき電位点の電位の安定化を図り、回路動作
の安定性を確保することができるようにした半導体集積
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
第１の発明・・図１ 図１は本発明中、第１の発明の原理説明図であり、図
中、１０は電位の上昇を抑えて電位ＶＡにクランプすべ
き電位点、１１は電位ＶＡ以下の電位ＶＢに設定される
電位点、１２はクランプ回路である。
【００１０】また、このクランプ回路１２において、１
３は電界効果トランジスタ、１４は電位点１０の電位の
変化を検出して、電位点１０の電位が電位ＶＡよりも高
い電位に上昇することを抑えるように電界効果トランジ
スタ１３のゲート電位を制御する制御回路である。
【００１１】即ち、第１の発明の半導体集積回路は、電
位の上昇を抑えて電位ＶＡにクランプすべき電位点１０
を有してなる半導体集積回路を改良するものであり、一
方のチャネル端１３Ａを電位ＶＡにクランプすべき電位
点１０に接続され、他方のチャネル端１３Ｂを電位ＶＡ
以下の電位ＶＢに設定される電位点１１に接続された電
界効果トランジスタ１３と、電位点１０の電位変化を検
出して、電位点１０の電位が電位ＶＡよりも高い電位に
上昇することを抑えるように電界効果トランジスタ１３
のゲート電位を制御する制御回路１４とからなるクラン
プ回路１２を設けて構成するというものである。
【００１２】なお、図１では、電界効果トランジスタ１
３として、ｐチャネル電界効果トランジスタを記載して
いるが、電界効果トランジスタ１３は、ｎチャネル電界
効果トランジスタであっても良い。
【００１３】ここに、電界効果トランジスタ１３がｐチ
ャネル電界効果トランジスタの場合には、一方のチャネ
ル端１３Ａはソース、他方のチャネル端１３Ｂはドレイ
ンであり、電界効果トランジスタ１３がｎチャネル電界
効果トランジスタの場合には、一方のチャネル端１３Ａ
はドレイン、他方のチャネル端１３Ｂはソースである。
【００１４】第２の発明・・図２ 図２は本発明中、第２の発明の原理説明図であり、図
中、１５は電位の下降を抑えて電位ＶＣにクランプすべ
き電位点、１６は電位ＶＣ以上の電位ＶＤに設定される
電位点、１７はクランプ回路である。
【００１５】また、このクランプ回路１７において、１
８は電界効果トランジスタ、１９は電位点１５の電位の
変化を検出して、電位点１５の電位が電位ＶＣよりも低
い電位に下降することを抑えるように電界効果トランジ
スタ１８のゲート電位を制御する制御回路である。
【００１６】即ち、第２の発明の半導体集積回路は、電
位の下降を抑えて電位ＶＣにクランプすべき電位点１５
を有してなる半導体集積回路を改良するものであり、一
方のチャネル端１８Ａを電位ＶＣにクランプすべき電位
点１５に接続され、他方のチャネル端１８Ｂを電位ＶＣ
以上の電位ＶＤとされる電位点１６に接続された電界効
果トランジスタ１８と、電位点１５の電位変化を検出し
て、電位点１５の電位が電位ＶＣよりも低い電位に下降
することを抑えるように電界効果トランジスタ１８のゲ
ート電位を制御する制御回路１９とからなるクランプ回
路１７を設けて構成するというものである。
【００１７】なお、図２では、電界効果トランジスタ１
８として、ｎチャネル電界効果トランジスタを記載して
いるが、電界効果トランジスタ１８は、ｐチャネル電界
効果トランジスタであっても良い。
【００１８】ここに、電界効果トランジスタ１８がｎチ
ャネル電界効果トランジスタの場合には、一方のチャネ
ル端１８Ａはソース、他方のチャネル端１８Ｂはドレイ
ンであり、電界効果トランジスタ１８がｐチャネル電界
効果トランジスタの場合には、一方のチャネル端１８Ａ
はドレイン、他方のチャネル端１８Ｂはソースである。
【００１９】
【作用】本発明中、第１の発明においては、電位点１０
の電位が電位ＶＡよりも高い電位に上昇することを抑え
るように電界効果トランジスタ１３のゲート電位が制御
されるが、クランプ回路１２は、その構成からして、電
圧電流特性が急峻なものとなるので、電位点１０の電位
の安定化を図ることができる。
【００２０】また、本発明中、第２の発明では、電位点
１５の電位が電位ＶＣよりも低い電位に下降することを
抑えるように電界効果トランジスタ１８のゲート電位が
制御されるが、クランプ回路１７は、その構成からし
て、電圧電流特性が急峻なものとなるので、電位点１５
の電位の安定化の向上を図ることができる。
【００２１】
【実施例】以下、図３〜図１４を参照して、本発明の一
実施例につき、本発明をＤＲＡＭに適用した場合を例に
して説明する。
【００２２】図３は本発明の一実施例の要部を示す回路
図であり、図中、２０はＤＲＡＭ本体、２１はメモリセ
ルが配列されてなるメモリセルアレイ部、２２は外部か
ら供給されるアドレス信号を取り込むアドレスバッファ
である。
【００２３】また、２３はアドレスバッファ２２に取り
込まれたアドレス信号のうち、行アドレス信号をデコー
ドしてメモリセルアレイ部２１の行（ワード線）の選択
を行う行デコーダである。
【００２４】また、２４はアドレスバッファ２２に取り
込まれたアドレス信号のうち、列アドレス信号をデコー
ドしてメモリセルアレイ部２１の列（ビット線）を選択
するための列選択信号を出力する列デコーダである。
【００２５】また、２５は列デコーダ２４から出力され
る列選択信号に基づいて列の選択を行う列選択回路、２
６はメモリセルアレイ部２１から読み出されたデータを
増幅するセンスアンプである。
【００２６】また、２７はメモリセルアレイ部２１から
読み出されたデータを外部に出力するためのデータ出力
バッファ、２８は外部から供給される書込みデータを取
り込むためのデータ入力バッファである。
【００２７】なお、ＤＱは入出力データ、／ＷＥは書込
みの制御を行う書込み制御信号（ライト・イネーブル信
号）、／ＯＥは読出しの制御を行う読出し制御信号（ア
ウトプット・イネーブル信号）である。
【００２８】また、２９は外部から供給される行アドレ
ス・ストローブ信号／ＲＡＳを取り込み、行デコーダ２
３やセンスアンプ２６等を制御する制御回路、３０は外
部から供給される列アドレス・ストローブ信号／ＣＡＳ
を取り込み、列デコーダ２４などを制御する制御回路で
ある。
【００２９】また、３１は外部から供給される外部電源
電圧ＶＣＣ、例えば、３.３Ｖを降圧して高電圧側の内
部電源電圧ＶＩＩ、例えば、２.４Ｖを出力する降圧回
路である。
【００３０】この降圧回路３１は図４に示すように構成
されており、図中、３３は外部電源電圧ＶＣＣを供給す
るＶＣＣ電源線、３４はレギュレータ・トランジスタを
なすｐＭＯＳトランジスタ、３５はｐＭＯＳトランジス
タ３４のゲート電位を制御する差動増幅回路である。
【００３１】差動増幅回路３５において、３６、３７は
負荷をなすカレントミラー回路を構成するｐＭＯＳトラ
ンジスタ、３８、３９は駆動トランジスタであるｎＭＯ
Ｓトランジスタ、４０は抵抗として機能するｎＭＯＳト
ランジスタである。
【００３２】この降圧回路３１は、ｎＭＯＳトランジス
タ３８のゲートに基準電圧ＶＲＥＦ１、例えば、２.４
Ｖを供給すると共に、ｎＭＯＳトランジスタ３９のゲー
トにｐＭＯＳトランジスタ３４のドレイン電圧、即ち、
内部電源電圧ＶＩＩを帰還しし、差動増幅回路３５の出
力によってｐＭＯＳトランジスタ３４のゲート電位を制
御することにより、内部電源電圧ＶＩＩとして、基準電
圧ＶＲＥＦ１と同一電圧である２.４Ｖを得るとするも
のである。
【００３３】また、図３において、４２は内部電源電圧
ＶＩＩを昇圧する昇圧回路であり、この昇圧回路４２
は、図５に示すように構成されている。
【００３４】図中、４４は内部電源電圧ＶＩＩを供給す
るＶＩＩ電源線、４５はｎＭＯＳトランジスタからなる
キャパシタ、４６、４７はダイオード接続されたｎＭＯ
Ｓトランジスタである。
【００３５】この昇圧回路４２は、キャパシタ４５の一
端４５Ａにクロック・パルスＣＬＫを供給し、キャパシ
タ４５の他端４５Ｂの電圧をチャージポンプ作用により
叩き上げ、ｎＭＯＳトランジスタ４７のソースに昇圧電
圧ＶＰＰを得るというものである。
【００３６】また、図３において、４９は昇圧回路４２
から出力される昇圧電圧ＶＰＰを所定の電圧、例えば、
４.３Ｖにクランプするクランプ回路であり、このクラ
ンプ回路４９は、例えば、図６に示すように構成されて
いる。
【００３７】図中、５１は昇圧電圧ＶＰＰを供給するＶ
ＰＰ電圧線、５２はｐＭＯＳトランジスタ、５３は昇圧
電圧ＶＰＰの電圧変化を検出して、昇圧電圧ＶＰＰが
４.３Ｖにクランプされるように、ｐＭＯＳトランジス
タ５２のゲート電位を制御する制御回路である。
【００３８】また、制御回路５３において、５４は昇圧
回路４２から出力される昇圧電圧ＶＰＰの電圧変化を検
出する分圧回路からなる電圧変化検出回路であり、５
５、５６は抵抗である。
【００３９】これら抵抗５５、５６は、昇圧電圧ＶＰＰ
が４.３Ｖの場合に、電圧変化検出回路５４の出力、即
ち、ノード５７の電圧が、例えば、２.４Ｖとなるよう
に、その抵抗値が設定されている。
【００４０】また、５８は電圧変化検出回路５４の出力
電圧と基準電圧ＶＲＥＦ２、例えば、２.４Ｖとを比較
して、昇圧電圧ＶＰＰが４.３Ｖにクランプされるよう
に、ｐＭＯＳトランジスタ５２のゲート電位を制御する
差動増幅回路である。
【００４１】この差動増幅回路５８において、５９、６
０は負荷をなすカレントミラー回路を構成するｐＭＯＳ
トランジスタ、６１、６２は駆動トランジスタをなすｎ
ＭＯＳトランジスタ、６３は抵抗として機能するｎＭＯ
Ｓトランジスタである。
【００４２】このクランプ回路４９では、昇圧電圧ＶＰ
Ｐが４.３Ｖよりも低い場合にはｐＭＯＳトランジスタ
５２に流れる電流ＩＢが相対的に小さく、あるいは、ｐ
ＭＯＳトランジスタ５２に電流が流れないようにｐＭＯ
Ｓトランジスタ５２のゲート電位が制御され、昇圧電圧
ＶＰＰが４.３Ｖに上昇するように制御される。
【００４３】また、昇圧電圧ＶＰＰが４.３Ｖよりも高
くなった場合には、ｐＭＯＳトランジスタ５２に流れる
電流ＩＢが相対的に大きくなるようにｐＭＯＳトランジ
スタ５２のゲート電位が制御され、昇圧電圧ＶＰＰが
４.３Ｖに下降するように制御される。
【００４４】ここに、図７はクランプ回路４９の電圧電
流特性、即ち、昇圧電圧ＶＰＰと、クランプ回路４９の
ｐＭＯＳトランジスタ５２に流れる電流ＩＢとの関係を
示している。
【００４５】なお、図１５に示すクランプ回路４では、
クランプ電位として、ｎＭＯＳトランジスタのスレッシ
ョルド電圧Ｖthの何個分という離散的な値しか取れない
が、このクランプ回路４９においては、基準電圧ＶＲＥ
Ｆ２の値を選択することにより、クランプ電圧を任意の
値に設定することができる。
【００４６】また、クランプ回路４９は図８に示すよう
に構成することもできる。この図８に示すクランプ回路
４９の第２構成例は、図６に示すクランプ回路４９の第
１構成例が設けている制御回路５３と回路構成の異なる
制御回路６５を設け、その他については、図６に示すク
ランプ回路４９の第１構成例と同様に構成したものであ
る。
【００４７】この図８に示すクランプ回路４９の第２構
成例が設けている制御回路６５は、ＶＰＰ電圧線５１と
電圧変化検出回路５４との間に、制御信号ＣＬ１によ
り、導通、非導通が制御されるスイッチ素子をなすｐＭ
ＯＳトランジスタ６６を設け、その他については、図６
に示す制御回路５３と同様に構成したものである。
【００４８】ここに、ｐＭＯＳトランジスタ６６は、昇
圧回路４２が昇圧動作を行う場合にのみ、導通状態とさ
れ、昇圧回路４２が昇圧動作を行わない場合には非導通
状態とされる。
【００４９】この図８に示すクランプ回路４９の第２構
成例によれば、図６に示すクランプ回路４９の第１構成
例と同様の電圧電流特性を得ることができると共に、昇
圧回路４２が昇圧動作を行わない場合には、電圧変化検
出回路５４に電流が流れないようにすることができるの
で、その分、消費電力の低減化を図ることができる。
【００５０】また、クランプ回路４９は図９に示すよう
に構成することもできる。この図９に示すクランプ回路
４９の第３構成例は、ＶＰＰ電圧線５１とｐＭＯＳトラ
ンジスタ５２との間に、制御信号ＣＬ１により、導通、
非導通が制御されるｐＭＯＳトランジスタ６８を設け、
その他については、図８に示すクランプ回路４９の第２
構成例と同様に構成したものである。
【００５１】ここに、ｐＭＯＳトランジスタ６８は、ｐ
ＭＯＳトランジスタ６６と同様に、昇圧回路４２が昇圧
動作を行う場合にのみ、導通状態とされ、昇圧回路４２
が昇圧動作を行わない場合には非導通状態とされる。
【００５２】この図９に示すクランプ回路４９の第３構
成例によれば、図６に示すクランプ回路４９の第１構成
例と同様の電圧電流特性を得ることができると共に、昇
圧回路４２が昇圧動作を行わない場合には、電圧変化検
出回路５４及びｐＭＯＳトランジスタ５２に電流が流れ
ないようにすることができるので、その分、消費電力の
低減化を図ることができる。
【００５３】また、図３において、７０は基板バイアス
電圧ＶＢＢを発生する基板バイアス電圧発生回路であ
り、この基板バイアス電圧発生回路７０は、図１０に示
すように構成されている。
【００５４】図中、ＶＳＳは低電圧側の電源電圧である
接地電圧、７２はｎＭＯＳトランジスタからなるキャパ
シタ、７３、７４はダイオード接続されたｎＭＯＳトラ
ンジスタである。
【００５５】この基板バイアス電圧発生回路７０は、キ
ャパシタ７２の一端７２Ａにクロック・パルスＣＬＫを
供給し、キャパシタ７２の他端７２Ｂの電圧をチャージ
ポンプ作用により叩き下げ、ｎＭＯＳトランジスタ７３
のソースに基板バイアス電圧ＶＢＢを得るというもので
ある。
【００５６】また、図３において、７６は基板バイアス
電圧発生回路７０から出力される基板バイアス電圧ＶＢ
Ｂを所定の電圧、例えば、−１.０Ｖにクランプするク
ランプ回路であり、このクランプ回路７６は、例えば、
図１１に示すように構成されている。
【００５７】図中、７８は基板バイアス電圧ＶＢＢを供
給するＶＢＢ電圧線、７９はｎＭＯＳトランジスタ、８
０は基板バイアス電圧ＶＢＢの電圧変化を検出して、基
板バイアス電圧ＶＢＢが−１.０Ｖにクランプされるよ
うに、ｎＭＯＳトランジスタ７９のゲート電位を制御す
る制御回路である。
【００５８】この制御回路８０において、８１は基板バ
イアス電圧発生回路７０から出力される基板バイアス電
圧ＶＢＢの電圧変化を検出する分圧回路からなる電圧変
化検出回路であり、８２、８３は抵抗である。
【００５９】これら抵抗８２、８３は、基板バイアス電
圧ＶＢＢが−１.０Ｖの場合に、電圧変化検出回路８１
の出力、即ち、ノード８４の電圧が、例えば、２.０Ｖ
となるように、その抵抗値が設定されている。
【００６０】また、８５は基準電圧ＶＲＥＦ３、例え
ば、２.０Ｖを発生する分圧回路からなる基準電圧発生
回路であり、８６、８７は抵抗である。即ち、この基準
電圧発生回路８５は、内部電源電圧ＶＩＩを分圧してノ
ード８８に基準電圧ＶＲＥＦ３を得るとするものであ
る。
【００６１】また、８９は電圧変化検出回路８１の出力
電圧と基準電圧ＶＲＥＦ３とを比較して、基板バイアス
電圧ＶＢＢが−１.０Ｖにクランプされるように、ｎＭ
ＯＳトランジスタ７９のゲート電位を制御する差動増幅
回路である。
【００６２】この差動増幅回路８９において、９０、９
１は負荷をなすカレントミラー回路を構成するｐＭＯＳ
トランジスタ、９２、９３は駆動トランジスタをなすｎ
ＭＯＳトランジスタ、９４は抵抗として機能するｎＭＯ
Ｓトランジスタである。
【００６３】このクランプ回路７６においては、基板バ
イアス電圧ＶＢＢが−１.０Ｖよりも高い場合には、ｎ
ＭＯＳトランジスタ７９に流れる電流ＩＣが相対的に小
さく、あるいは、ｎＭＯＳトランジスタ７９に電流が流
れないようにｎＭＯＳトランジスタ７９のゲート電位が
制御され、基板バイアス電圧ＶＢＢが−１.０Ｖに下降
するように制御される。
【００６４】また、基板バイアス電圧ＶＢＢが−１.０
Ｖよりも低くなった場合には、ｎＭＯＳトランジスタ７
９に流れる電流ＩＣが相対的に大きくなるようにｎＭＯ
Ｓトランジスタ７９のゲート電位が制御され、基板バイ
アス電圧ＶＢＢが−１.０Ｖに上昇するように制御され
る。
【００６５】ここに、図１２はクランプ回路７６の電圧
電流特性、即ち、基板バイアス電圧ＶＢＢとクランプ回
路７６のｎＭＯＳトランジスタ７９に流れる電流ＩＣと
の関係を示している。
【００６６】なお、このクランプ回路７６においては、
抵抗８６、８７の抵抗比を変え、基準電圧ＶＲＥＦ３の
値を変えることにより、クランプ電圧を任意の値に設定
することができる。
【００６７】また、クランプ回路７６は図１３に示すよ
うに構成することもできる。この図１３に示すクランプ
回路７６の第２構成例は、図１１に示すクランプ回路７
６の第１構成例が設けている制御回路８０と回路構成の
異なる制御回路９６を設け、その他については、図１１
に示すクランプ回路７６の第１構成例と同様に構成した
ものである。
【００６８】この図１３に示すクランプ回路７６の第２
構成例が設けている制御回路９６は、ＶＢＢ電圧線７８
と電圧変化検出回路８１との間に、制御信号ＣＬ２によ
り、導通、非導通が制御されるｎＭＯＳトランジスタ９
７を設け、その他については、図１１に示す制御回路８
０と同様に構成したものである。
【００６９】ここに、ｎＭＯＳトランジスタ９７は、基
板バイアス電圧発生回路７０が基板バイアス電圧発生動
作を行う場合にのみ、導通状態とされ、基板バイアス電
圧発生回路７０が基板バイアス電圧発生動作を行わない
場合には非導通状態とされる。
【００７０】この図１３に示すクランプ回路７６の第２
構成例によれば、図１１に示すクランプ回路７６の第１
構成例と同様の電圧電流特性を得ることができると共
に、基板バイアス電圧発生回路７０が昇圧動作を行わな
い場合には、電圧変化検出回路８１に電流が流れないよ
うにすることができるので、その分、消費電力の低減化
を図ることができる。
【００７１】また、クランプ回路７６は、図１４に示す
ように構成することもできる。この図１４に示すクラン
プ回路７６の第３構成例は、ＶＢＢ電圧線７８とｎＭＯ
Ｓトランジスタ７９との間に、制御信号ＣＬ２により、
導通、非導通が制御されるｎＭＯＳトランジスタ９９を
設け、その他については、図１３に示すクランプ回路７
６の第２構成例と同様に構成したものである。
【００７２】ここに、ｎＭＯＳトランジスタ９９は、ｎ
ＭＯＳトランジスタ９７と同様に、基板バイアス電圧発
生回路７０が基板バイアス電圧発生動作を行う場合にの
み、導通状態とされ、基板バイアス電圧発生回路７０が
基板バイアス電圧発生動作を行わない場合には非導通状
態とされる。
【００７３】この図１４に示すクランプ回路７６の第３
構成例によれば、図１１に示すクランプ回路７６の第１
構成例と同様の電圧電流特性を得ることができると共
に、基板バイアス電圧発生回路７０が昇圧動作を行わな
い場合には、電圧変化検出回路８１及びｎＭＯＳトラン
ジスタ７９に電流が流れないようにすることができるの
で、その分、消費電力の低減化を図ることができる。
【００７４】このように、本実施例においては、クラン
プ回路４９によって、昇圧回路４２から出力される昇圧
電圧ＶＰＰが４.３Ｖよりも高電圧に上昇することが抑
えられるが、クランプ回路４９は、図６、図８又は図９
に示すように構成するとしている。
【００７５】即ち、クランプ回路４９は、ソースをＶＰ
Ｐ電圧線５１に接続され、ドレインをＶＩＩ電源線４４
に接続されてなるｐＭＯＳトランジスタ５２と、昇圧電
圧ＶＰＰの電圧変化を検出して、ｐＭＯＳトランジスタ
５２のゲート電位を制御する制御回路５３（６５）とで
構成するとしている。
【００７６】この結果、クランプ回路４９の電圧電流特
性は、図７に示すように急峻なものとなるので、昇圧電
圧ＶＰＰを４.３Ｖに安定化し、この昇圧電圧ＶＰＰを
行デコーダ２３を介してワード線や、列選択回路２５を
構成する転送用のｎＭＯＳトランジスタのゲートや、デ
ータ出力バッファ２７を構成する出力用のｎＭＯＳトラ
ンジスタのうち、プルアップ用のｎＭＯＳトランジスタ
のゲートに供給することができる。
【００７７】また、本実施例においては、クランプ回路
７６によって、基板バイアス電圧発生回路７０から出力
される基板バイアス電圧ＶＢＢが−１.０Ｖよりも低電
圧に下降することが抑えられるが、クランプ回路７６
は、図１１、図１３又は図１４に示すように構成すると
している。
【００７８】即ち、クランプ回路７６は、ソースをＶＢ
Ｂ電圧線７８に接続され、ドレインをＶＩＩ電源線４４
に接続されてなるｎＭＯＳトランジスタ７９と、基板バ
イアス電圧ＶＢＢの電圧変化を検出して、ｎＭＯＳトラ
ンジスタ７９のゲート電位を制御する制御回路８０（９
６）とで構成するとしている。
【００７９】この結果、クランプ回路７６の電圧電流特
性は、図１２に示すように急峻なものとなるので、基板
バイアス電圧ＶＢＢを−１.０Ｖに安定化し、この基板
バイアス電圧ＶＢＢをメモリセルアレイ部２１のＰウエ
ルに供給することができる。
【００８０】したがって、本実施例によれば、行デコー
ダ２３におけるワード線選択動作の安定性、列選択回路
２５における列選択動作の安定性、データ出力バッファ
２７におけるデータ出力動作の安定性及びメモリセルの
記憶動作の安定性を確保することができる。
【００８１】
【発明の効果】本発明中、第１の発明によれば、電位の
上昇を抑えて所定の電位にクランプすべき電位点の電位
をクランプすべきクランプ回路として、電圧電流特性が
急峻なクランプ回路を使用するようにしているので、電
位の上昇を抑えて所定の電位にクランプすべき電位点の
電位の安定化を図り、回路動作の安定性を確保すること
ができる。
【００８２】また、本発明中、第２の発明によれば、電
位の下降を抑えて所定の電位にクランプすべき電位点の
電位をクランプすべきクランプ回路として、電圧電流特
性が急峻なクランプ回路を使用するようにしているの
で、電位の下降を抑えて所定の電位にクランプすべき電
位点の電位の安定化を図り、回路動作の安定性を確保す
ることができる。
【図面の簡単な説明】
【図１】本発明中、第１の発明の原理説明図である。
【図２】本発明中、第２の発明の原理説明図である。
【図３】本発明の一実施例の要部を示す回路図である。
【図４】本発明の一実施例が設けている降圧回路の回路
図である。
【図５】本発明の一実施例が設けている昇圧回路の回路
図である。
【図６】本発明の一実施例が設けている昇圧電圧用のク
ランプ回路の第１構成例を示す回路図である。
【図７】本発明の一実施例が設けている昇圧電圧用のク
ランプ回路の第１構成例の電圧電流特性を示す図であ
る。
【図８】本発明の一実施例が設けている昇圧電圧用のク
ランプ回路の第２構成例を示す回路図である。
【図９】本発明の一実施例が設けている昇圧電圧用のク
ランプ回路の第３構成例を示す回路図である。
【図１０】本発明の一実施例が設けている基板バイアス
電圧発生回路の回路図である。
【図１１】本発明の一実施例が設けている基板バイアス
電圧用のクランプ回路の第１構成例を示す回路図であ
る。
【図１２】本発明の一実施例が設けている基板バイアス
電圧用のクランプ回路の第１構成例の電圧電流特性を示
す図である。
【図１３】本発明の一実施例が設けている基板バイアス
電圧用のクランプ回路の第２構成例を示す回路図であ
る。
【図１４】本発明の一実施例が設けている基板バイアス
電圧用のクランプ回路の第３構成例を示す回路図であ
る。
【図１５】従来のＤＲＡＭの一例の一部分を示す回路図
である。
【図１６】図１５に示すＤＲＡＭが設けているクランプ
回路の電圧電流特性を示す図である。
【符号の説明】
（図１） １０、１１ 電位点 １２ クランプ回路 １３ 電界効果トランジスタ １４ 制御回路 （図２） １５、１６ 電位点 １７ クランプ回路 １８ 電界効果トランジスタ １９ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｇ 11/00 Ａ Ｈ０３Ｋ 5/08 Ｚ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】電位の上昇を抑えて所定の電位にクランプ
    すべき電位点を有してなる半導体集積回路において、一
    方のチャネル端を前記所定の電位にクランプすべき電位
    点に接続され、他方のチャネル端を前記所定の電位以下
    の電位に設定される電位点に接続された電界効果トラン
    ジスタと、前記所定の電位にクランプすべき電位点の電
    位変化を検出して、前記所定の電位にクランプすべき電
    位点の電位が前記所定の電位よりも高い電位に上昇する
    ことを抑えるように前記電界効果トランジスタのゲート
    電位を制御する制御回路からなるクランプ回路を設けて
    いることを特徴とする半導体集積回路。
  2. 【請求項２】前記所定の電位にクランプすべき電位点に
    は、キャパシタの一端に供給されるクロック・パルスに
    よって前記キャパシタの他端の電圧が叩き上げられるこ
    とにより発生する昇圧電圧が供給されるように構成され
    ていることを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】前記電界効果トランジスタは、クランプ動
    作が必要な場合には導通状態とされ、クランプ動作が不
    必要な場合には非導通状態とされるスイッチ素子を介し
    て、前記一方のチャネル端を前記所定の電位にクランプ
    すべき電位点に接続されていることを特徴とする請求項
    １又は２記載の半導体集積回路。
  4. 【請求項４】前記電界効果トランジスタは、クランプ動
    作が必要な場合には導通状態とされ、クランプ動作が不
    必要な場合には非導通状態とされるスイッチ素子を介し
    て、前記他方のチャネル端を前記所定の電位以下の電位
    に設定される電位点に接続されていることを特徴とする
    請求項１又は２記載の半導体集積回路。
  5. 【請求項５】前記制御回路は、前記所定の電位にクラン
    プすべき電位点の電位変化を検出する電位変化検出回路
    と、この電位変化検出回路の出力電圧と所定の基準電圧
    とを比較して、前記所定の電位にクランプすべき電位点
    の電位が前記所定の電位よりも高い電位に上昇すること
    を抑えるように前記電界効果トランジスタのゲート電位
    を制御する差動増幅回路とを設けて構成されていること
    を特徴とする請求項１、２、３又は４記載の半導体集積
    回路。
  6. 【請求項６】クランプ動作が不必要な場合には、前記電
    位変化検出回路に電流が流れないようにする電流遮断回
    路を設けて構成されていることを特徴とする請求項５記
    載の半導体集積回路。
  7. 【請求項７】電位の下降を抑えて所定の電位にクランプ
    すべき電位点を有してなる半導体集積回路において、一
    方のチャネル端を前記所定の電位にクランプすべき電位
    点に接続され、他方のチャネル端を前記所定の電位以上
    の電位に設定される電位点に接続された電界効果トラン
    ジスタと、前記所定の電位にクランプすべき電位点の電
    位変化を検出して、前記所定の電位にクランプすべき電
    位点の電位が前記所定の電位よりも低い電位に下降する
    ことを抑えるように前記電界効果トランジスタのゲート
    電位を制御する制御回路からなるクランプ回路を設けて
    いることを特徴とする半導体集積回路。
  8. 【請求項８】前記所定の電位にクランプすべき電位点に
    は、キャパシタの一端に供給されるクロック・パルスに
    よって前記キャパシタの他端の電圧が叩き下げられるこ
    とにより発生する降圧電圧が供給されるように構成され
    ていることを特徴とする請求項７記載の半導体集積回
    路。
  9. 【請求項９】前記電界効果トランジスタは、クランプ動
    作が必要な場合には導通状態とされ、クランプ動作が不
    必要な場合には非導通状態とされるスイッチ素子を介し
    て、前記一方のチャネル端を前記所定の電位にクランプ
    すべき電位点に接続されていることを特徴とする請求項
    ７又は８記載の半導体集積回路。
  10. 【請求項１０】前記電界効果トランジスタは、クランプ
    動作が必要な場合には導通状態とされ、クランプ動作が
    不必要な場合には非導通状態とされるスイッチ素子を介
    して、前記他方のチャネル端を前記所定の電位以上の電
    位に設定される電位点に接続されていることを特徴とす
    る請求項７又は８記載の半導体集積回路。
  11. 【請求項１１】前記制御回路は、前記所定の電位にクラ
    ンプすべき電位点の電位変化を検出する電位変化検出回
    路と、この電位変化検出回路の出力電圧と所定の基準電
    圧とを比較して、前記所定の電位にクランプすべき電位
    点の電位が前記所定の電位よりも低い電位に下降するこ
    とを抑えるように前記電界効果トランジスタのゲート電
    位を制御する差動増幅回路とを設けて構成されているこ
    とを特徴とする請求項７、８、９又は１０記載の半導体
    集積回路。
  12. 【請求項１２】クランプ動作が不必要な場合には、前記
    電位変化検出回路に電流が流れないようにする電流遮断
    回路を設けて構成されていることを特徴とする請求項１
    １記載の半導体集積回路。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100246781B1 (ko) * 1996-12-28 2000-03-15 김영환 플래쉬 메모리 셀의 읽기 방법 및 읽기 전압 발생 회로
US6614270B2 (en) 2000-10-19 2003-09-02 Mitsubishi Denki Kabushiki Kaisha Potential detecting circuit having wide operating margin and semiconductor device including the same
KR100439045B1 (ko) * 2001-06-29 2004-07-05 주식회사 하이닉스반도체 워드 라인 전압 클램핑 회로
KR100449864B1 (ko) * 2002-07-18 2004-09-22 주식회사 하이닉스반도체 부스팅 회로
KR100480555B1 (ko) * 1997-06-17 2005-06-13 삼성전자주식회사 반도체메모리장치의승압전압클램프회로및승압전압클램프방법
KR100582954B1 (ko) * 2005-03-22 2006-05-23 삼성전자주식회사 전류 구동회로 및 이를 이용한 전류 부스팅 방법
JP2006190435A (ja) * 2004-12-28 2006-07-20 Hynix Semiconductor Inc 半導体メモリ素子の内部電圧生成装置
KR100803364B1 (ko) * 2006-11-13 2008-02-13 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로
KR100818710B1 (ko) * 2006-11-21 2008-04-01 주식회사 하이닉스반도체 전압펌핑장치
US8193852B2 (en) * 2003-12-23 2012-06-05 Tien-Min Chen Precise control component for a substrate potential regulation circuit

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362700B1 (ko) * 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
US7342431B2 (en) * 2006-07-27 2008-03-11 Linear Technology Corporation Low power wide dynamic range RMS-to-DC converter
KR102476366B1 (ko) 2020-12-08 2022-12-09 현대모비스 주식회사 트래커 전압 모니터링 장치 및 방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100246781B1 (ko) * 1996-12-28 2000-03-15 김영환 플래쉬 메모리 셀의 읽기 방법 및 읽기 전압 발생 회로
KR100480555B1 (ko) * 1997-06-17 2005-06-13 삼성전자주식회사 반도체메모리장치의승압전압클램프회로및승압전압클램프방법
US6614270B2 (en) 2000-10-19 2003-09-02 Mitsubishi Denki Kabushiki Kaisha Potential detecting circuit having wide operating margin and semiconductor device including the same
KR100439045B1 (ko) * 2001-06-29 2004-07-05 주식회사 하이닉스반도체 워드 라인 전압 클램핑 회로
KR100449864B1 (ko) * 2002-07-18 2004-09-22 주식회사 하이닉스반도체 부스팅 회로
US8193852B2 (en) * 2003-12-23 2012-06-05 Tien-Min Chen Precise control component for a substrate potential regulation circuit
JP2006190435A (ja) * 2004-12-28 2006-07-20 Hynix Semiconductor Inc 半導体メモリ素子の内部電圧生成装置
JP4707467B2 (ja) * 2004-12-28 2011-06-22 株式会社ハイニックスセミコンダクター 半導体メモリ素子の内部電圧生成装置
KR100582954B1 (ko) * 2005-03-22 2006-05-23 삼성전자주식회사 전류 구동회로 및 이를 이용한 전류 부스팅 방법
KR100803364B1 (ko) * 2006-11-13 2008-02-13 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로
US7616049B2 (en) 2006-11-13 2009-11-10 Hynix Semiconductor Inc. Pumping voltage generating apparatus of semiconductor integrated circuit
KR100818710B1 (ko) * 2006-11-21 2008-04-01 주식회사 하이닉스반도체 전압펌핑장치
US7768340B2 (en) 2006-11-21 2010-08-03 Hynix Semiconductor Inc. Voltage pumping device

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