KR100480555B1 - 반도체메모리장치의승압전압클램프회로및승압전압클램프방법 - Google Patents

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Abstract

반도체 메모리 장치의 승압 전압 클램프 회로 및 승압 전압 클램프 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치의 승압 전압 클램프 회로는, 외부의 전원 전압으로부터 승압 전압을 발생시키는 승압 전압 발생기, 기준 승압 전압을 발생시키는 기준 승압 전압 발생기, 승압 전압 발생기로부터 출력된 승압 전압과 기준 승압 전압을 비교하고, 비교된 결과에 상응하는 신호를 출력하는 비교기, 비교기의 출력에 응답하여 업 신호 및 다운 신호를 출력하는 제어기, 소정의 클럭 신호에 동기되며, 업 신호에 응답하여 카운팅을 증가시키고, 다운 신호에 응답하여 카운팅된 값을 유지하는 카운터, 및 카운터의 출력 신호에 응답하여 승압 전압이 기준 승압 전압보다 높아지면, 승압 전압의 전하를 디스차아지시켜 일정한 승압 전압을 출력하는 승압 전압 클램퍼를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 승압 전압 클램프 회로 및 승압 전압 클램프 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 메모리 장치 내의 승압 전압 클램프 회로를 이용하여 보다 안정된 승압 전압을 공급할 수 있는 반도체 메모리 장치의 승압 전압 클램프 회로 및 승압 전압 클램프 방법에 관한 것이다.
반도체 메모리에 있어서, 외부에서 공급하는 전원 전압(External Power:EVC)보다 칩(chip) 내에서 부스팅(boosting)되어 NMOS 트랜지스터의 임계 전압(threshold voltage)에 의한 전압 강하를 방지하고, 동작 속도를 빠르게 하기 위해서 사용하는 승압 전압(VPP)을 갖는 것은 최근의 일반적인 기술이다. 따라서, 외부 전원 전압(EVC)을 효율적으로 부스팅(boosting)하여 승압 전압(VPP)을 발생시키는 방법에 대해 많은 기술들이 발전해왔으며, 현재에도 이루어지고 있다.
일반적으로 승압 전압(VPP)의 동작 원리는 칩(chip)이 동작하면서 소모하는 승압 전압(VPP)의 전하량만큼을 다시 공급해줌으로써 전체적으로 승압 전압(VPP) 레벨을 일정하게 유지하도록 하기 위해 승압 전압(VPP) 펌핑(Pumping) 커패시터 사이즈를 적절히 조절한다. 그러나, 대개 칩의 동작 전압 레벨은 승압 전압(VPP) 부스팅 효율이 가장 작은 로우 전원 전압(VCC) 즉, 낮은 전원 전압(VCC) 조건에서 승압 전압(VPP) 레벨을 만족하도록 승압 전압(VPP) 펌핑 커패시터 사이즈를 결정하게 된다. 따라서, 일반적으로 로우 전원 전압(VCC)에서의 VPP펌핑 효율보다 하이 전원 전압(VCC)에서의 펌핑 효율이 높게 된다. 로우 전원 전압(VCC)에서의 승압 전압(VPP)과 외부 전원 전압(EVC)과의 차(VPP-EVC)는 β이고, 하이 전원 전압(VCC)에서 승압 전압(VPP)과 외부 전원 전압(EVC)의 차(VPP-EVC)는 α라고 하면, β는 α보다 작게 된다. 또한, 이와 같은 현상은 반도체 메모리 장치에 매우 높은 전압을 가함으로써 신뢰성을 테스트하는 통상의 번 인(Burn-In)조건에서 공급되는 외부 전원 전압(EVC) 레벨이 일반적인 동작시의 하이 전원 전압 (VCC)조건보다 훨씬 높기 때문에 그 메모리 장치를 오버킬링(overkilling)하는 문제점을 갖게 된다. 이와 같이, 승압 전압(VPP) 레벨이 과도하게 올라가는 것을 해결하기 위해 일반적으로 VPP클램퍼를 사용한다.
도 1은 종래의 VPP클램퍼를 설명하기 위한 블럭도로서, VPP 라인(15)과 다수 개의 클램프 트랜지스터들(112~194)로 이루어진다.
도 2는 종래의 외부 전원 전압(EVC) 레벨에 따른 승압 전압(VPP) 레벨을 나타내는 도면으로서, 참조 번호 22는 일반적인 외부 전원 전압(EVC)에 대한 승압 전압(VPP)의 출력을 나타낸 것이고, 참조 번호 24는 낮은 외부 전원 전압(EVC) 에 대한 승압 전압(VPP)의 출력을 나타낸 것이고, 참조 번호 26은 높은 외부 전원 전압(EVC)에 대한 승압 전압(VPP)의 출력을 나타낸 것이다.
도 1과 도 2를 참조하면, 승압 전압 발생기(미도시)로부터 발생되는 승압 전압(VPP)레벨이 외부 전원 전압(EVC)보다 3Vtn(Threshold Voltage:임계 전압)이상 올라가면, 다이오드로 동작하는 NMOS 클램프 트랜지스터들(112~194)이 모두 턴온되어 승압 전압(VPP)의 전하가 외부 전원 전압(EVC)쪽으로 디스차아지되어 승압 전압(VPP) 레벨이 EVC+3Vtn 이상 증가되지 못하도록 하는 것이 일반적인 VPP 클램퍼의 동작이다.
즉, VPP발생기(미도시)에서 공급하는 전하량은 외부 전원 전압(EVC) 레벨에 따라 차이가 발생하며, 외부 전원 전압(EVC)이 높을수록 승압 전압(VPP)이 높아진다. 또한, 하이 레벨의 전원 전압(VCC)에서 승압 전압(VPP)이 EVC+3Vtn이 되어야 할 때, 종래의 VPP클램퍼는 승압 전압(VPP)이 EVC+3Vtn이 되도록 충분한 역할을 할 수 없게 된다. 즉, VPP 클램퍼의 디스차아지 능력은 한정되어 있고, VPP레벨은 외부 전원 전압(EVC)에 따라 변화하므로 특정 VPP레벨 이상에서 VPP클램퍼는 제기능을 하지 못하게 되며, 특히, 높은 전원 전압(VCC) 또는 번인 모드(Burn_In mode)에서 게이트 또는 정션(JUNCTION) 등을 파괴하는 등 장치의 수명에 치명적인 영향을 준다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, VPP클램퍼의 디스차아지 능력을 자동으로 조절하여 일정한 승압 전압(VPP)을 공급할 수 있는 반도체 메모리 장치의 승압 전압(VPP) 클램프 회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 장치의 승압 전압(VPP) 클램프 회로에서 수행되는 승압 전압(VPP) 클램프 방법을 제공하는데 있다.
상기 과제를 이루기 위해, 본 발명에 따른 반도체 메모리 장치의 승압 전압(VPP) 클램프 회로는, 외부의 전원 전압으로부터 승압 전압을 발생시키는 승압 전압 발생기, 기준 승압 전압을 발생시키는 기준 승압 전압 발생기, 승압 전압 발생기로부터 출력된 승압 전압과 기준 승압 전압을 비교하고, 비교된 결과에 상응하는 신호를 출력하는 비교기, 비교기의 출력에 응답하여 업 신호 및 다운 신호를 출력하는 제어기, 소정의 클럭 신호에 동기되며, 업 신호에 응답하여 카운팅을 증가시키고, 다운 신호에 응답하여 카운팅된 값을 유지하는 카운터, 및 카운터의 출력 신호에 응답하여 승압 전압이 기준 승압 전압보다 높아지면, 승압 전압의 전하를 디스차아지시켜 일정한 승압 전압을 출력하는 승압 전압 클램퍼를 제공한다.
상기 다른 과제를 이루기 위해, 본 발명에 따른 반도체 메모리 장치의 승압 전압(VPP) 클램프 방법은, 외부 전원 전압으로부터 승압 전압을 발생시키는 승압 전압 발생기, 승압 전압과 기준 승압 전압을 비교한 결과에 상응하여 카운팅하는 카운터 및 카운팅한 결과에 응답하여 일정한 승압 전압을 출력하는 승압 전압 클램퍼를 구비한 반도체 메모리 장치의 승압 전압 클램프 방법에 있어서, 외부의 전원 전압이 인가되었는지 판단하는 단계, 외부의 전원 전압이 인가되었으면, 카운팅 동작을 초기화시키는 단계, 승압 전압이 생성되는 단계, 승압 전압과 기준 승압 전압의 크기를 비교하는 단계, 승압 전압이 기준 승압 전압보다 크면, 카운팅이 증가되는 단계, 카운팅이 증가하면, 승압 전압은 외부 전원 전압으로 디스차아지되어 기준 승압 전압과 동일한 레벨의 승압 전압을 출력하는 단계, 승압 전압이 기준 승압 전압보다 작으면, 카운팅된 값을 유지하고 승압 전압을 출력하는 단계를 제공한다.
따라서, 외부에서 높은 전원 전압(EVC)이 인가되는 경우에도 메모리 칩 내에 일정한 승압 전압(VPP)을 제공할 수 있다.
이하, 본 발명에 따른 반도체 메모리 장치의 VPP클램프 회로에 대하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 VPP클램프 회로를 설명하기 위한 개략적인 블럭도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 VPP클램프 회로는, VPP발생기(32), VPP클램퍼(33), 기준 VPP 발생기(34), 비교기(35), 제어기(36), 카운터(37), 래치부(38)를 구비한다.
도 3에 도시된 VPP발생기(32)는 외부의 전원 전압(EVC)을 부스팅(boosting)하여 승압 전압(VPP)을 생성한다. VPP클램퍼(33)는 VPP발생기(32)로부터 출력된 승압 전압(VPP)의 출력 레벨이 소정 레벨 이상으로 높아지는 경우에, 외부 전원 전압(EVC)으로 디스차아지됨으로써 승압 전압(VPP)레벨을 일정하게 유지한다. 즉, 비교기(35)는 VPP 라인(30)으로부터 입력되는 승압 전압(VPP)과 기준 VPP 발생기(34)로부터 출력되는 기준 승압 전압(VPP_ref)을 제1입력, 제2입력으로 하여 각각 부입력 단자와 정입력 단자로 입력하고, 두 신호의 레벨을 비교한다. 비교기(35)로부터 출력된 전압은 제어기(36)로 입력되고, 제어기(36)는 비교기(35)의 출력에 응답하여 카운터(37)의 값을 변화시킨다. 여기에서 카운터(37)는 임의의 플립플롭으로 구성된 레지스터를 이용하여 소정의 방식으로 구현될 수 있으며, 반도체 메모리 칩 내의 발진기 또는 클럭 신호에 의해 동기된다. 또한, 비교기(35)에 입력되었던 승압 전압(VPP)과 기준 승압 전압(VPP_ref)의 비교 결과에 따라 카운터(37)에서 카운팅되고 n비트의 디지탈 값으로 변환되어 VPP클램퍼(33)로 출력된다. 외부의 전원 전압(EVC)이 인가되면, 카운터(37)는 리셋 신호(rs)에 의해 미리 프로그램되어 있는 리셋 값(r[n-1:0])으로 세팅되어 초기화된다. 카운터(37)의 출력은 래치부(38)와 VPP클램퍼(33)의 구동 트랜지스터들(412~492)로 입력되며, VPP클램퍼(33)는 승압 전압(VPP)의 레벨이 높은 경우에 외부의 전원 전압(EVC)으로 디스차아지되도록 한다.
도 4는 도 3에 도시된 VPP클램퍼(33)의 회로도로서, n개의 클램핑부 (41~49)로 이루어진다.
도 4를 참조하면, 제1클램핑부(41)는 카운터(37)의 제1출력(q0)과 연결된 게이트와, 외부 전원 전압(EVC)과 연결된 소스 및 트랜지스터(413)의 소스와 연결된 드레인을 갖는 구동 트랜지스터(412), 다이오드로 동작하며 직렬로 연결된 2개의 트랜지스터들(413, 414)을 구비하고, 트랜지스터(414)의 드레인은 VPP발생기 (32)의 출력인 VPP 라인(30)과 연결된다. 마찬가지로, 제2클램핑부(42)는 카운터 (33)의 제2출력(q1)과 연결된 게이트와, 외부 전원 전압(EVC)과 연결된 소스 및 트랜지스터(423)의 소스와 연결된 드레인을 갖는 구동용 트랜지스터(422)와, 다이오드로 동작하며, 직렬로 연결된 2개의 트랜지스터들(423, 424)을 구비한다. 제n-1클램핑부(48) 및 제n클램핑부(49)도 같은 구조를 가진다. 여기에서 VPP클램퍼 (33)는 여러 개의 클램핑부가 메모리 칩 내의 VPP 라인(30)에 분산되어 복수 개의 클램핑부를 갖는 구조를 이룰 수 있다.
도 5는 본 발명에 따른 VPP클램프 회로를 통하여 출력되는 외부 전원 전압(EVC)에 대한 승압 전압(VPP)의 출력을 나타내는 도면이다.
도 5를 참조하면, 일반적인 외부 전원 전압(EVC)에 대해서는 종래와 마찬가지로 승압 전압(VPP) 레벨은 EVC+3Vtn(52)가 되고, 낮은 외부 전원 전압(EVC)이 인가되는 경우에도 승압 전압(VPP) 레벨이 EVC+3Vtn(54)가 되고, 높은 외부 전원 전압(EVC)인 경우에는 종래의 VPP클램프 회로에서 발생했던 전압차(α)가 발생하지 않고, EVC+3Vtn(56)의 승압 전압(VPP) 레벨이 출력됨을 알 수 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 VPP클램프 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 본 발명에 따른 VPP클램프 방법은 외부 전원 전압(EVC)이 인가되면, 카운팅 동작을 초기화되고 승압 전압(VPP)이 생성되는 단계(600~604), 승압 전압(VPP)과 기준 승압 전압(VPP_ref)의 레벨을 비교하고, 승압 전압(VPP)이 기준 승압 전압(VPP_ref)보다 작으면 카운팅 값을 유지하고 승압 전압(VPP)을 출력하는 단계(606~625) 및 승압 전압(VPP)이 기준 승압 전압(VPP_ref)보다 크면, 카운팅을 증가시켜 승압 전압(VPP)을 외부 전원 전압(EVC)으로 디스차아지하고 기준 승압 전압(VPP_ref) 레벨과 같은 승압 전압(VPP)을 출력하는 단계(610~625)로 이루어진다.
도 3, 4, 5 및 도 6을 참조하여 본 발명에 따른 VPP클램프 회로의 동작을 상세히 설명하면, 외부 전원 전압(EVC)이 인가되면(600), 카운터(37)는 카운팅 동작을 초기화하고(602), 상기 VPP발생기(32)에서는 외부 전원 전압(EVC)을 펌핑 하여 승압 전압(VPP)을 생성한다(604). 즉, 외부 전원 전압(EVC)이 인가되면(600), 카운터(37)는 외부 전원 전압(EVC)의 증가에 따라 인가되는 리셋 신호(rs)에 의해 미리 프로그램된 n비트의 리셋 값(r[n-1:0])으로 세팅되어 초기화된다(602). 상기 리셋 값은 도 4에 도시된 VPP클램퍼(33)의 구동 트랜지스터들(412,422,~492)을 적절히 구동시킬 수 있는 기본 값을 갖도록 설정된다. VPP발생기(32)에서 생성된 승압 전압(VPP)은 VPP 라인(30)을 통하여 VPP클램퍼(33)로 입력된다. VPP 클램퍼 (33)는 카운터(37)의 출력에 상응하여 동작함으로써 높은 외부 전원 전압(EVC)에 대해서도 안정된 승압 전압(VPP)레벨을 생성할 수 있다. VPP클램퍼(33)로부터 출력된 승압 전압(VPP)은 기준 VPP 발생기(34)에서 발생되는 기준 승압 전압 (VPP_ref)과 함께 비교기(35)로 입력되어 서로 비교된다(606).
예를 들어, 기준 승압 전압(VPP_ref)이 외부 전원 전압(EVC)+3Vtn이라고 할 때, VPP라인(30)의 승압 전압(VPP)이 기준 승압 전압(VPP_ref)보다 더 크면, 비교기(35)의 출력은 로우 레벨이 되고, 상기 로우 레벨의 신호는 제어기(36)로 입력된다. 제어기(36)는 카운터(37)의 동작을 제어하는 제어 신호 즉, 업 신호(UP)를 생성함으로써 카운터(37)가 카운팅 동작을 계속하도록 제어한다 (610). 즉, 카운터(37)는 업 신호(UP)에 응답하여 계속적인 카운팅 동작을 수행함으로써 그 출력인 q[n-1:0]값을 증가시키고, 출력된 n비트의 q값은 래치부(38)와 VPP클램퍼(33)로 입력된다. 상기 VPP클램퍼(33)의 각 클램핑부(41~49)의 구동 트랜지스터들(412~492)로 입력되는 n비트의 출력(q[n-1:0])은 상기 구동 트랜지스터들(412~492) 중 해당되는 트랜지스터를 턴온시켜 승압 전압(VPP) 레벨의 전하를 외부 전원 전압(EVC)으로 디스차아지시킨다(612). 여기에서, VPP 라인(30) 을 통하여 입력되는 승압 전압(VPP)은 그 레벨이 높을수록 카운팅이 증가되어 q[n-1:0] 값이 증가되고, 따라서 VPP클램퍼(33)를 구성하는 많은 클램핑부의 구동 트랜지스터들이 턴온됨으로써 승압 전압(VPP)은 적절히 조절될 수 있다. 따라서, VPP클램퍼(33)는 클램핑된 일정한 승압 전압(VPP)을 출력하게 된다(625). 래치부(38)는 카운터(37)의 n비트의 출력들이 플로팅 (floating)상태로 존재하는 것을 방지하기 위해 그 다음의 입력이 들어오기 전까지 이전값을 래치한다.
또한, VPP 클램퍼(33)로부터 출력된 승압 전압(VPP)이 기준 승압 전압(VPP_ref)보다 더 작으면, 비교기(35)의 출력은 하이 레벨이 되고, 하이 레벨의 신호를 입력한 제어기(36)는 다운 신호(DOWN)를 출력하여 이전의 카운터(37)값을 유지하고, 더 이상 카운팅하지 않도록 제어한다(620).
결국, 반도체 메모리 장치의 내부에 기준 VPP 발생기(34)와 부가적인 장치들을 더함으로써 VPP클램퍼(33)는 디스차아지 능력이 자체적으로 조정될 수 있으며, 외부 전원 전압(EVC)의 상승에 관계없이 일정한 승압 전압(VPP)을 메모리 장치 내에 공급할 수 있게 된다.
본 발명에 따르면, 외부에서 높은 전원 전압이 인가되는 경우, 특히 번인 모드(Burn_In Mode)에서도 승압 전압(VPP)의 오버부스팅(overboosting)에 의한 반도체 메모리 내의 게이트 또는 정션(JUNCTION)이 파괴되는 것을 효율적으로 막을 수 있고, 메모리 칩 내에 일정한 승압 전압(VPP)을 제공할 수 있다는 효과가 있다.
도 1은 종래의 승압 전압 클램퍼를 설명하기 위한 회로도이다.
도 2는 종래의 승압 전압 클램퍼의 외부 전원 전압에 따른 승압 전압 레벨을 나타내는 도면이다.
도 3은 본 발명에 따른 승압 전압 클램프 회로를 설명하기 위한 개략적인 블럭도이다.
도 4는 도 3에 도시된 승압 전압 클램프 회로의 클램퍼를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 승압 전압 클램프 회로의 외부 전원 전압에 대한 승압 전압 레벨을 설명하기 위한 도면이다.
도 6은 도 3에 도시된 승압 전압 클램프 회로에서 수행되는 승압 전압 클램프 방법을 도시한 흐름도이다.

Claims (8)

  1. 외부의 전원 전압으로부터 승압 전압을 발생시키는 승압 전압 발생기;
    기준 승압 전압을 발생시키는 기준 승압 전압 발생기;
    상기 승압 전압 발생기로부터 출력된 승압 전압과 상기 기준 승압 전압을 비교하고, 비교된 결과에 상응하는 신호를 출력하는 비교기;
    상기 비교기의 출력에 응답하여 업 신호 및 다운 신호를 출력하는 제어기;
    소정의 클럭 신호에 동기되며, 상기 업 신호에 응답하여 카운팅을 증가시키고, 상기 다운 신호에 응답하여 카운팅된 값을 유지하는 카운터; 및
    상기 카운터의 출력 신호에 응답하여 상기 승압 전압이 상기 기준 승압 전압보다 높아지면, 상기 승압 전압의 전하를 디스차아지시켜 일정한 승압 전압을 출력하는 승압 전압 클램퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  2. 제1항에 있어서, 상기 카운터의 출력단에 연결되어서 상기 카운팅 수단의 출력을 래치하는 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  3. 제1항에 있어서, 상기 승압 전압 클램퍼는,
    다수 개의 클램핑부를 구비하고,
    상기 각 클램핑부는,
    상기 카운터의 출력에 연결된 게이트와, 외부의 전원 전압에 연결된 소스를 갖는 트랜지스터;
    상기 트랜지스터의 드레인과 상기 승압 전압 발생기의 출력단 사이에 직렬로 연결된 복수 개의 다른 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  4. 제3항에 있어서, 상기 다른 트랜지스터들은 다이오드로 동작하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  5. 제1항에 있어서, 상기 카운터는,
    상기 외부 전원 전압이 인가되면, 리셋되는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  6. 제1항에 있어서, 상기 카운터는,
    상기 반도체 메모리 장치 내부의 발진기 또는 내부의 클럭 신호에 응답하여 동기되는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
  7. 외부 전원 전압으로부터 승압 전압을 발생시키는 승압 전압 발생기, 승압 전압과 기준 승압 전압을 비교한 결과에 상응하여 카운팅하는 카운터 및 카운팅한 결과에 응답하여 일정한 승압 전압을 출력하는 승압 전압 클램퍼를 구비한 반도체 메모리 장치의 승압 전압 클램프 방법에 있어서,
    외부의 전원 전압이 인가되었는지 판단하는 단계;
    상기 외부의 전원 전압이 인가되었으면, 카운팅 동작을 초기화시키는 단계;
    상기 승압 전압이 생성되는 단계;
    상기 승압 전압과 상기 기준 승압 전압의 크기를 비교하는 단계;
    상기 승압 전압이 기준 승압 전압보다 크면, 카운팅이 증가되는 단계;
    상기 카운팅이 증가하면, 상기 승압 전압은 상기 외부 전원 전압으로 디스차아지되어 상기 기준 승압 전압과 동일한 레벨의 승압 전압을 출력하는 단계;
    상기 승압 전압이 상기 기준 승압 전압보다 작으면, 상기 카운팅된 값을 유지하고 상기 승압 전압을 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 방법.
  8. 상기 제1항에 있어서,
    상기 기준 승압 전압 발생기는 상기 외부 전원 전압에 기초하여 상기 기준 승압 전압을 발생시키고,
    상기 기준 승압 전압의 레벨은 상기 외부 전원 전압의 레벨이 변화될 때 상기 외부 전원 전압에 비례하여 변화되는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 클램프 회로.
KR1019970025211A 1997-06-17 1997-06-17 반도체메모리장치의승압전압클램프회로및승압전압클램프방법 KR100480555B1 (ko)

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