KR100562636B1 - 반도체 메모리 소자의 파워업 회로 - Google Patents
반도체 메모리 소자의 파워업 회로 Download PDFInfo
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- 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;상기 제1 바이어스 전압에 응답하여 NMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;상기 제2 바이어스 전압에 응답하여 PMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제2 임계 레벨로의 변화를 감지하기 위한 제2 전원전압 감지부; 및상기 제1 및 제2 전원전압 감지부로부터 출력된 제1 및 제2 감지신호를 논리조합하여 상기 전원전압이 제1 및 제2 임계 레벨을 모두 만족하는 시점에 활성화되는 확인신호를 출력하기 위한 논리조합부를 구비하며,상기 전원전압 레벨 팔로워부는,전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
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- 제3항에 있어서,상기 제1 전원전압 감지부는,전원전압단과 제1 노드 사이에 접속된 제4 로드 소자;접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 NMOS 트랜지스터; 및상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제5항에 있어서,상기 제4 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제5항에 있어서,상기 제2 전원전압 감지부는,상기 접지전압단과 제2 노드 사이에 접속된 제5 로드 소자;상기 전원전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 PMOS 트랜지스터;상기 제2 노드에 접속된 제2 인버터; 및상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제7항에 있어서,상기 제5 로드 소자는 상기 접지전압단과 상기 제2 노드 사이에 접속되며 상기 전원전압을 게이트 입력으로 하는 NMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제7항에 있어서,상기 논리조합부는,상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 낸드 게이트와,상기 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제3항에 있어서,상기 논리조합부는,상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제3항에 있어서,상기 확인신호를 버퍼링하여 파워업 신호를 출력하기 위한 버퍼부를 더 구비하며, 상기 버퍼부는 상기 확인신호를 입력으로 하는 인버터 체인을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
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Payment date: 20060313 End annual number: 3 Start annual number: 1 |
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Payment date: 20090223 Year of fee payment: 4 |
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PR1001 | Payment of annual fee |
Payment date: 20090223 Start annual number: 4 End annual number: 4 |
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