KR20080060374A - 반도체 소자의 파워업 회로 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 소자의 파워업 회로에 관한 것이다. 본 발명은 온도 변화에 따른 변동을 보상할 수 있는 반도체 소자의 파워업 회로를 제공하는데 그 목적이 있다. 본 발명에서는 전원전압 감지부의 감지 노드에 바이어스 전류를 공급하는 전류원이 온도 변화에 따라 공급 전류량을 달리할 수 있도록 제어한다. 바이어스 전류 공급 전류원을 PMOS 트랜지스터로 형성하는 경우라면, PMOS 트랜지스터의 게이트 바이어스 전압으로서 기존과 같이 접지전압을 적용하지 않고, 온도에 따라 변화하는 전압을 제공할 수 있도록 게이트 바이어스부를 추가하였다. 게이트 바이어스부는 수동 저항과 능동 저항을 혼합 구성된 전압 분배 회로로 구현할 수 있다.

파워업 회로, 감지 노드, 온도 변화, 게이트 바이어스부, 바이어스 전류

Description

반도체 소자의 파워업 회로{POWER-UP CIRCUIT IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 소자의 파워업 회로를 나타낸 도면.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 파워업 회로를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

20: 게이트 바이어스부

DET: 감지 노드

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 소자의 파워업 회로에 관한 것이다.

반도체 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭이 존재한다. 이 로직들은 소자에 전원이 공급되어 본격적으 로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 소자 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 소자 내부 로직의 초기화와 내부전원의 불안정에 의한 래치업을 방지하기 위하여 반도체 소자 내부에 파워업 회로를 구비하고 있다.

파워업 회로는 반도체 소자의 초기화 동작시 외부로부터 전원전압(VDD)이 인가되는 순간 소자 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 레벨이 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.

파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다.

통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 소자 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.

한편, 파워업 신호가 천이하는 전원전압(VDD)의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, MOS 트랜지스터의 문턱전압보다 조금 더 마진을 가지도록 설계한다. 이 마진의 정도는 파워업 트리거 레벨을 MOS 트랜지스터의 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화에 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, 승압전원(VPP) 발생기)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치업을 유발할 수 있다. 이러한 이유로 파워업 트리거 레벨을 이들 아날로그 회로들이 안정적인 값을 생성할 수 있도록 MOS 트랜지스터의 문턱전압보다 일정 정도 더 마진을 가지도록 하는 것이다.

도 1은 종래기술에 따른 파워업 회로를 나타낸 도면이다.

도 1을 참조하면, 종래기술에 따른 파워업 회로는, 전원전압(VDD)의 레벨 변화에 대응하는 바이어스 전압(A)을 제공하기 위한 전원전압 레벨 팔로워부와, 바이어스 전압(A)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부를 포함한다.

여기서, 전원전압 레벨 팔로워부는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기를 구성하는 저항 R1, R2로 구현된다.

또한, 전원전압 감지부는 전원전압단(VDD)과 감지 노드(DET) 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(P1)와, 접지전압단(VSS)과 감지 노드(DET) 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(N1)와, 감지 노드(DET)로 출력된 신호를 반전시키기 위한 인버터(INV1)로 구현된다.

한편, 도시되지는 않았지만 경우에 따라 인버터(INV1) 후단에 파워업 신호(PWRUP)를 버퍼링을 위한 인버터 체인을 더 배치할 수 있다.

전원전압 레벨 팔로워부의 출력신호인 바이어스 전압(A)은 하기의 수학식 1에 따라 변화하게 된다.

A = (R2/(R1+R2))×VDD

즉, 전원전압(VDD) 레벨이 증가함에 따라 바이어스 전압(A)이 NMOS 트랜지스터(N1)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(N1)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 흐르는 전류량의 변화에 따라 감지 노드(DET)의 레벨이 변화하게 된다.

감지 노드(DET)는 초기에 NMOS 트랜지스터(N1)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가한다. 한편, 바이어스 전압(A)이 증가할수록 NMOS 트랜지스터(N1)의 전류 구동력이 증가하면서 전원전압(VDD)의 특정 레벨에서 감지 노드(DET)가 로우로 천이하게 되는데, 이 과정에서 감지 노드(DET)의 전압 감지신호레벨이 인버터(INV1)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV1)의 출력신호인 파워업 신호(PWRUP)가 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.

한편, 바이어스 신호(A)는 온도의 변화에 대한 전압 변화가 거의 없다. 이는 저항 R1과 R2의 저항값이 온도 변화에 대해 거의 같은 비율로 변화하기 때문이다. 그런데, 전원전압(VDD)이 0V로부터 일정 기울기를 가지고 증가할 때, 감지 노드(DET)의 풀다운 특성은 온도 변화에 따라 크게 변화한다. 즉, NMOS 트랜지스 터(N1)의 특성에 의해 감지 노드(DET)의 천이 레벨이 온도에 따라 달라지게 된다.

다시 말해, 종래기술에 따른 파워업 회로의 경우, 고온에서는 낮은 전원전압(VDD) 레벨에서 파워업 신호(PWRUP)가 활성화되고, 저온에서는 상대적으로 높은 전원전압(VDD) 레벨에서 파워업 신호(PWRUP)가 활성화된다. 이처럼 온도 변화에 따른 전원전압(VDD) 감지 포인트의 변화가 크게 되면, 낮은 전원전압(VDD) 레벨에서 파워 오프 모드로 진입할 가능성이 있어 소자의 로우 VDD 특성의 불안정 및 수율 저하를 유발할 우려가 있다. 특히, 최근 모바일 제품의 경우, 온도 변화가 큰 환경에서 동작하기 때문에 온도 특성이 더욱 중요한 이슈로 대두되고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 온도 변화에 따른 변동을 보상할 수 있는 반도체 소자의 파워업 회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압의 레벨 변화에 대응하는 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부; 상기 바이어스 전압에 응답하여 상기 전원전압의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부; 및 상기 전원전압 감지부의 감지 노드에 바이어스 전류를 공급하는 바이어스 전류원 트랜지스터에 온도 변화에 관계없이 일정한 게이트 바이 어스 전압을 공급하기 위한 게이트 바이어스부를 구비하는 반도체 소자의 파워업 회로가 제공된다.

본 발명에서는 전원전압 감지부의 감지 노드에 바이어스 전류를 공급하는 전류원이 온도 변화에 따라 공급 전류량을 달리할 수 있도록 제어한다. 바이어스 전류 공급 전류원을 PMOS 트랜지스터로 형성하는 경우라면, PMOS 트랜지스터의 게이트 바이어스 전압으로서 기존과 같이 접지전압을 적용하지 않고, 온도에 따라 변화하는 전압을 제공할 수 있도록 게이트 바이어스부를 추가하였다. 게이트 바이어스부는 수동 저항과 능동 저항을 혼합 구성된 전압 분배 회로로 구현할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 파워업 회로를 나타낸 도면이다.

도 2를 참조하면, 본 실시예에 따른 반도체 소자의 파워업 회로는, 전원전압(VDD)의 레벨 변화에 대응하는 바이어스 전압(A)을 제공하기 위한 전원전압 레벨 팔로워부와, 바이어스 전압(A)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부와, 전원전압 감지부의 감지 노드(DET)에 바이어스 전류를 공급하는 바이어스 전류원 트랜지스터에 온도 변화에 관계없이 일정한 게이트 바이어스 전압을 공급하기 위한 게이트 바이어스부(20)를 구비한다.

여기서, 전원전압 레벨 팔로워부는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기를 구성하는 저항 R1, R2로 구현된다.

또한, 전원전압 감지부는 전원전압단(VDD)과 감지 노드(DET) 사이에 접속되며, 게이트 바이어스부(20)의 출력단(노드 B)에 게이트가 접속된 PMOS 트랜지스터(MP1)와, 접지전압단(VSS)과 감지 노드(DET) 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, 감지 노드(DET)로 출력된 신호를 반전시켜 파워업 신호(PWRUP)로서 출력하기 위한 인버터(INV1)를 구비한다.

한편, 게이트 바이어스부(20)는 소오스가 전원전압단(VDD)에 접속되고 출력단(노드 B)에 드레인이 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP2)와, 출력단(노드 B)에 일측이 접속된 저항(R3)과, 저항(R3)의 타측에 게이트 및 드레인이 접속된 NMOS 트랜지스터(다이오드 접속됨)(MN2)와, NMOS 트랜지스터(MN2)의 소오스에 드레인이 접속되고 접지전압단(VSS)에 소오스가 접속되며 전원전압(VDD)을 게이트 입력으로 하는 NMOS 트랜지스터(MN3)를 구비한다.

상기와 같이 구성된 본 실시예에 따른 파워업 회로의 동작은 종래기술과 거의 동일하다. 다만, 종래에는 바이어스 전류원인 PMOS 트랜지스터(MP1)가 접지전압(VSS)으로 게이트 바이어스되어 있었으나, 본 실시예에 따른 파워업 회로의 경우, 게이트 바이어스부(20)의 출력단(노드 B)에 의해 게이트 바이어스되고 있는 점이 다르다.

게이트 바이어스부(20)의 구성을 살펴보면, PMOS 트랜지스터(MP2)는 바이어스 전류를 공급하기 위한 것이며, 저항 R과 NMOS 트랜지스터(MN2, MN3)는 온도 변 화에 대해 상보적인 작용을 하여 게이트 바이어스부(20)의 출력단(노드 B)이 일정한 전압 레벨을 유지하도록 한다. 즉, 저항 R은 양의 온도 계수를 가지며, NMOS 트랜지스터(MN2, MN3)는 음의 온도 계수를 가지는 바, 예컨대 고온에서는 NMOS 트랜지스터(MN2)의 문턱전압(Vt) 값이 하락하여 채널 저항은 작아지나 저항 R3의 저항값이 증가하게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 저항과 MOS 트랜지스터로 게이트 바이어스부를 구현하는 경우를 일례로 들어 설명하였으나, MOS 트랜지스터의 경우 다른 능동 저항 소자로 대체할 수 있다.

또한, 전술한 실시예에서는 인버터 후단에 버퍼부를 배치하지 않는 경우를 일례로 들어 설명하였으나, 경우에 따라 버퍼부를 배치할 수도 있다.

전술한 본 발명은 온도 변화에 따른 감지 노드의 스큐를 최소화하여 반도체 소자의 오동작을 방지하고 신뢰도를 확보할 수 있다. 한편, 이러한 효과는 특히, 최근 이슈화되고 있는 낮은 전원전압(VDD)을 사용하는 반도체 소자에 적용시 가장 부각될 수 있을 것이다.

Claims (4)

1. 전원전압의 레벨 변화에 대응하는 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;

   상기 바이어스 전압에 응답하여 상기 전원전압의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부; 및

   상기 전원전압 감지부의 감지 노드에 바이어스 전류를 공급하는 바이어스 전류원 트랜지스터에 온도 변화에 관계없이 일정한 게이트 바이어스 전압을 공급하기 위한 게이트 바이어스부

   를 구비하는 반도체 소자의 파워업 회로.
2. 제1항에 있어서,

   상기 전원전압 레벨 팔로워부는 전원전압단과 접지전압단 사이에 직렬로 연결되어 전압 분배기를 구성하는 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 소자의 파워업 회로.
3. 제1항에 있어서,

   상기 전원전압 감지부는 전원전압단과 상기 감지 노드 사이에 접속되며, 상 기 게이트 바이어스부의 출력단에 게이트가 접속된 제1 PMOS 트랜지스터;

   접지전압단과 상기 감지 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및

   상기 감지 노드로 출력된 신호를 반전시켜 파워업 신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 파워업 회로.
4. 제3항에 있어서,

   상기 게이트 바이어스부는,

   소오스가 상기 전원전압단에 접속되고 상기 출력단에 드레인이 접속되며 접지전압을 게이트 입력으로 하는 제2 PMOS 트랜지스터;

   상기 출력단에 일측이 접속된 저항;

   상기 저항의 타측에 게이트 및 드레인이 접속된 제2 NMOS 트랜지스터; 및

   상기 제2 NMOS 트랜지스터의 소오스에 드레인이 접속되고 상기 접지전압단에 소오스가 접속되며 상기 전원전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 파워업 회로.

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