JP2008103927A - 半導体集積回路 - Google Patents

Abstract

【課題】リーク電流が少なく、待機モードでデータを確実に保持できる集積回路を提供する。
【解決手段】電源ラインＶＤＤＩＯには電源ラインＶＤＤよりも高い電位が供給され、グランドラインＧＮＤＩＯにはグランドラインＧＮＤよりも低い電位が供給される。仮想電源ラインＶＤＤＶ、仮想グランドラインＧＮＤＶは、スイッチ１３０，１４０により、動作モードでは電源ラインＶＤＤ、グランドラインＧＮＤに接続され、待機モードでは浮遊する。ＭＯＳトランジスタ１２１，１２２のサブストレートは、スイッチ１５０，１６０により、動作モードでは電源ラインＶＤＤ、グランドラインＧＮＤに接続され、待機モードでは電源ラインＶＤＤＩＯ、グランドラインＧＮＤＩＯに接続される。ゲート回路１７０は、動作モードではデータ非保持回路１１０の出力信号をデータ保持回路１２０に送り、待機モードではデータ保持回路１２０の入力信号を固定する。
【選択図】図１

Description

この発明は、動作モード／待機モードを切り換える機能を有する半導体集積回路に関する。より詳細には、この発明は、半導体集積回路が待機モードのときに、論理回路に保存したデータを消失することなしにリーク電流を低減する技術に関する。

近年、半導体装置に対する低消費電力化の要請が益々大きくなっている。半導体装置の消費電力を増大させる要因の一つとして、集積回路を構成するＭＯＳトランジスタやダイオードのリーク電流がある。リーク電流とは、ＭＯＳトランジスタ等がオフ状態や逆バイアス状態のときに流れる電流である。消費電力を抑えるためには、集積回路のリーク電流を小さくすることが望ましい。

リーク電流を低減させる技術の一つとして、ＭＴＣＭＯＳ(Multi Threshold-Complementary Metal Oxide Semiconductor) 技術が知られている（例えば下記特許文献１の段落０００３および図８参照）。特許文献１のＭＴＣＭＯＳ集積回路では、論理回路を、低閾値のＭＯＳトランジスタで構成している。また、かかる論理回路は、擬似電源ラインＶＤＤＶに接続されている。さらに、擬似電源ラインＶＤＤＶは、高閾値のＭＯＳトランジスタＱｓを介して、電源ラインＶＤＤに接続されている。そして、この論理回路が動作モードのときにはＭＯＳトランジスタＱｓをオンさせて電源ワインＶＤＤから論理回路に電源を供給し、且つ、この論理回路が待機モードのときにはＭＯＳトランジスタＱｓをオフさせて、論理回路に電源電位が供給されないようにしている。特許文献２のＭＴＣＭＯＳ集積回路（例えば下記特許文献２の段落０００３および図１８参照）も、ほぼ同様である。

ＭＯＳトランジスタは、動作閾値が高いほどリーク電流が少なくなるが、その一方で、動作速度が低下する。したがって、特許文献１の集積回路では、低閾値のＭＯＳトランジスタで論理回路を構成するとともに高閾値のＭＯＳトランジスタをパワースイッチとして利用し、これにより高速動作とリーク電流低減との両立を図っている。

また、リーク電流を低減させるための他の技術として、ＶＴＣＭＯＳ(Variable Threshold-Complementary Metal Oxide Semiconductor)技術が知られている(例えば特許文献２の段落００３０〜００３１参照）。ＶＴＣＭＯＳ技術では、集積回路が形成された基板の電位を、動作モードでは低くし、待機モードやＩＤＤＱテスト（Quiescent Current Testing：静止電流の値からプロセスの変動を検出するテスト）では高くする。これにより、ＭＯＳトランジスタの動作閾値は、動作モードでは低くなり、待機モード等では高くなる。したがって、ＭＯＳトランジスタは、動作モードでは高速動作し、待機モード等ではリーク電流が小さい。基板電位をソース電位よりも高くすると動作閾値が上昇する現象は、基板バイアス効果と称される。
特開平８−３２１７６３号公報 特開平１１−２１４９６２号公報

しかしながら、従来のＭＴＣＭＯＳ技術には、パワースイッチ（すなわち、擬似電源ラインと電源ラインＶＤＤとの接続／切断を行う高閾値ＭＯＳトランジスタ）がオフして待機モードになったときに、論理回路内に保持されたデータが消えてしまうという欠点があった。データ保存用の特別な回路を追加すれば、待機モードでの保持データの消滅を防止することも可能であるが、この場合には、回路規模が増大してしまうという新たな欠点が生じる。

また、従来のＶＴＣＭＯＳ技術には、同一基板に形成された全ＭＯＳトランジスタの動作閾値を同時に変更させることになるので、寄生容量が大きくなって動作モード／待機モードの切り換えに要する時間が長くなるという欠点があった。

この発明の課題は、回路構成が簡単で、待機モードでデータを確実に保持でき、且つ、リーク電流が少ない半導体集積回路を提供することにある。

この発明に係る半導体集積回路は、待機モード時にデータを保持しない論理回路であるデータ非保持回路と、待機モード時にデータを保持する必要がある論理回路であるデータ保持回路と、データ非保持回路内に設けられた各ｐ型電界効果トランジスタのソース電極に接続された仮想高電位電源ラインと、データ保持回路内に設けられた各ｐ型電界効果トランジスタのソース電極に接続された第１高電位電源ラインと、第１高電位電源ラインよりも高い電位が供給される第２高電位電源ラインと、動作モードでは第１高電位電源ラインと仮想高電位電源ラインとを接続し且つ待機モードでは仮想高電位電源ラインを浮遊させる第１高電位用スイッチと、動作モードではデータ保持回路内に設けられた各ｐ型電界効果トランジスタのサブストレート端子と第１高電位電源ラインとを接続し且つ待機モードではサブストレート端子と第２高電位電源ラインとを接続する第２高電位用スイッチと、動作モードではデータ非保持回路の出力信号をデータ保持回路に入力させ且つ待機モードではデータ保持回路の入力信号値を固定するゲート回路とを有する。

この発明によれば、論理回路を、データ非保持回路とデータ保持回路との間にゲート回路を設け、待機モードではデータ保持回路の入力信号値を固定することにしたので、簡単な回路構成で、リーク電流が少なく且つ待機モードでデータを保持できる半導体集積回路を得ることができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

第１の実施形態
以下、この発明の第１の実施形態に係る半導体集積回路について、図１を用いて説明する。

図１に示したように、この実施形態に係る半導体集積回路１００は、データ非保持回路１１０、データ保持回路１２０、仮想電源ラインＶＤＤＶ、仮想グランドラインＧＮＤＶ、第１電源ラインＶＤＤ、第１グランドラインＧＮＤ、第２電源ラインＶＤＤＩＯ、第２グランドラインＧＮＤＩＯ、スイッチ１３０，１４０，１５０，１６０およびゲート回路１７０を備えている。

データ非保持回路１１０は、待機モード時にデータを保持しない論理回路である。このデータ非保持回路１１０は、通常、多数の低閾値ＣＭＯＳトランジスタ（ｐＭＯＳトランジスタ１１１およびｎＭＯＳトランジスタ１１２）を用いて構成される。

データ保持回路１２０は、待機モード時にデータを保持する必要がある論理回路である。このデータ保持回路は、通常、多数の低閾値ＣＭＯＳトランジスタ（ｐＭＯＳトランジスタ１２１およびｎＭＯＳトランジスタ１２２）を用いて構成される。

仮想電源ラインＶＤＤＶは、データ非保持回路１１０内に設けられた各ｐＭＯＳトランジスタ１１１のソース電極およびサブストレート端子に接続される。

仮想グランドラインＧＮＤＶは、データ非保持回路１１０内に設けられた各ｎＭＯＳトランジスタ１１２のソース電極およびサブストレート端子に接続される。

第１電源ラインＶＤＤは、データ保持回路１２０内に設けられた各ｐＭＯＳトランジスタ１２１のソース電極に接続される。

第１グランドラインＧＮＤは、データ保持回路１２０内に設けられた各ｎＭＯＳトランジスタ１２２のソース電極に接続される。

第２電源ラインＶＤＤＩＯには、第１電源ラインＶＤＤよりも高い電位が供給される。後述するように、第２電源ラインＶＤＤＩＯは、待機モードのサブストレート電位を、各ｐＭＯＳトランジスタ１２１に供給する。

第２グランドラインＧＮＤＩＯには、第１グランドラインＧＮＤよりも低い電位が供給される。後述するように、第２グランドラインＶＤＤＩＯは、待機モードのサブストレート電位を、各ｎＭＯＳトランジスタ１２２に供給する。

スイッチ１３０は、ｐＭＯＳトランジスタ１３１を有する。ｐＭＯＳトランジスタ１３１としては、高閾値のｐＭＯＳトランジスタ（ｐＭＯＳトランジスタ１１１，１２１よりも閾値が高いトランジスタ）を用いることが望ましい。ｐＭＯＳトランジスタ１３１は、ソースが第１電源ラインＶＤＤに接続され、ドレインが仮想電源ラインＶＤＤＶに接続され、且つ、ゲートから反転イネーブル信号ＥＮＢを入力する。これにより、スイッチ１３０は、動作モード（イネーブル信号ＥＮがハイレベル且つ反転イネーブル信号ＥＮＢがローレベル、以下同じ）では第１電源ラインＶＤＤと仮想電源ラインＶＤＤＶとを接続し、且つ、待機モード（イネーブル信号ＥＮがローレベル且つ反転イネーブル信号ＥＮＢがハイレベル、以下同じ）では仮想電源ラインＶＤＤＶを浮遊させる。

スイッチ１４０は、ｎＭＯＳトランジスタ１４１を有する。ｎＭＯＳトランジスタ１４１としては、高閾値のｎＭＯＳトランジスタ（ｎＭＯＳトランジスタ１１２，１２２よりも動作閾値が高いｎＭＯＳトランジスタ）を用いることが望ましい。ｎＭＯＳトランジスタ１４１は、ソースが第１グランドラインＧＮＤに接続され、ドレインが仮想グランドラインＧＮＤＶに接続され、且つ、ゲートからイネーブル信号ＥＮを入力する。これにより、スイッチ１４０は、動作モードでは第１グランドラインＧＮＤと仮想グランドラインＧＮＤＶとを接続し、且つ、待機モードでは仮想グランドラインＧＮＤＶを浮遊させる。

スイッチ１５０は、ｐＭＯＳトランジスタ１５１，１５２を有する。ｐＭＯＳトランジスタ１５１，１５２としては、低閾値のものを使用することが望ましい。ｐＭＯＳトランジスタ１５１は、ソースおよびサブストレート端子が第２電源ラインＶＤＤＩＯに接続され、ドレインがｐＭＯＳトランジスタ１２１のサブストレート端子に接続され、且つ、ゲートからイネーブル信号ＥＮを入力する。また、ｐＭＯＳトランジスタ１５２は、ソースおよびサブストレート端子が第１電源ラインＶＤＤに接続され、ドレインがｐＭＯＳトランジスタ１２１のサブストレート端子に接続され、且つ、ゲートから反転イネーブル信号ＥＮＢを入力する。これにより、スイッチ１５０は、動作モードではデータ保持回路１２０内に設けられた各ｐＭＯＳトランジスタ１２１のサブストレート端子と第１電源ラインＶＤＤとを接続し、且つ、待機モードではこれらのサブストレート端子と第２電源ラインＶＤＤＩＯとを接続する。

スイッチ１６０は、ｎＭＯＳトランジスタ１６１，１６２を有する。ｎＭＯＳトランジスタ１６１，１６２としては、低閾値のものを使用することが望ましい。ｎＭＯＳトランジスタ１６１は、ソースおよびサブストレート端子が第２グランドラインＧＮＤＩＯに接続され、ドレインがｎＭＯＳトランジスタ１２２のサブストレート端子に接続され、且つ、ゲートから反転イネーブル信号ＥＮＢを入力する。また、ｎＭＯＳトランジスタ１６２は、ソースおよびサブストレート端子が第１グランドラインＧＮＤに接続され、ドレインがｎＭＯＳトランジスタ１２２のサブストレート端子に接続され、且つ、ゲートからイネーブル信号ＥＮを入力する。これにより、スイッチ１６０は、動作モードではデータ保持回路１２０内に設けられた各ｎＭＯＳトランジスタ１２２のサブストレート端子と第１グランドラインＧＮＤとを接続し、且つ、待機モードではこれらのサブストレート端子と第２グランドラインＧＮＤＩＯとを接続する。

ゲート回路１７０は、一方の入力端子がデータ非保持回路１１０の出力端子に接続され、且つ、他方の入力端子からイネーブル信号ＥＮを入力する、ＡＮＤ回路を有する。これにより、ゲート回路１７０は、動作モードではデータ非保持回路１１０の出力をデータ保持回路１２０に入力させ、且つ、待機モードではデータ保持回路１２０の入力をローレベルに固定する。ゲート回路１７０は、低閾値のトランジスタで構成することが望ましい。ゲート回路１７０を構成するｐＭＯＳトランジスタのソースおよびサブストレート端子は第１電源ラインＶＤＤに接続され、且つ、ｎＭＯＳトランジスタのソースおよびサブストレート端子は第１グランドラインＧＮＤに接続される（図示せず）。

次に、図１に示した半導体集積回路１００の動作を、動作モードと待機モードとに分けて説明する。

まず、動作モードでの動作について説明する。

動作モードを選択する場合、イネーブル信号ＥＮがハイレベルに設定され、且つ、反転イネーブル信号ＥＮＢがローレベルに設定される。これにより、トランジスタ１３１，１４１がオンするので、スイッチ１３０，１４０は閉じる。したがって、仮想電源ラインＶＤＤＶと第１電源ラインＶＤＤとが接続され、且つ、仮想グランドラインＧＮＤＶと第１グランドラインＧＮＤとが接続される。この結果、データ非保持回路１１０では、ｐＭＯＳトランジスタ１１１のソースには第１電源ラインＶＤＤの電位が供給され、且つ、ｎＭＯＳトランジスタ１１２のソースには第１グランドラインＧＮＤの電位が供給される。

また、イネーブル信号ＥＮがハイレベル且つ反転イネーブル信号ＥＮＢがローレベルになるので、スイッチ１５０では、ｐＭＯＳトランジスタ１５１がオフし且つｐＭＯＳトランジスタ１５２がオンする。したがって、データ保持回路１２０内に設けられたｐＭＯＳトランジスタ１２１のサブストレート端子は、第１電源ラインＶＤＤに接続される。

同様に、イネーブル信号ＥＮがハイレベル且つ反転イネーブル信号ＥＮＢがローレベルになることにより、スイッチ１６０では、ｎＭＯＳトランジスタ１６１がオフし且つｎＭＯＳトランジスタ１６２がオンする。したがって、データ保持回路１２０内に設けられたｎＭＯＳトランジスタ１２２のサブストレート端子は、第１グランドラインＧＮＤに接続される。

さらに、イネーブル信号ＥＮがハイレベルになるので、ゲート回路１７０からは、データ非保持回路１１０の出力が、そのまま、データ保持回路１２０に出力される。

上述のように、回路１１０，１２０，１７０としては、低閾値ＭＯＳトランジスタが用いられている。また、スイッチ１５０，１６０が第１電源ラインＶＤＤおよび第１グランドラインＧＮＤを選択するので、ＭＯＳトランジスタ１２１，１２２のサブストレート端子はソースと同電位になり、したがって、これらのＭＯＳトランジスタ１２１，１２２では基板バイアス効果が生じない。他の回路１１０，１７０のＭＯＳトランジスタも、サブストレート端子とソースとが同電位であるため、基板バイアス効果は生じない。したがって、これらの回路１１０，１２０，１７０を構成するＭＯＳトランジスタの駆動能力は十分に高くなり、回路１１０，１２０，１７０は高速で動作する。

次に、待機モードでの動作について説明する。

待機モードを選択する場合、イネーブル信号ＥＮがローレベルに設定され、且つ、反転イネーブル信号ＥＮＢがハイレベルに設定される。これにより、トランジスタ１３１，１４１がオフするので、スイッチ１３０，１４０は開く。したがって、仮想電源ラインＶＤＤＶおよび仮想グランドラインＧＮＤＶは、浮遊状態になる。

また、イネーブル信号ＥＮがローレベル且つ反転イネーブル信号ＥＮＢがハイレベルになるので、スイッチ１５０では、ｐＭＯＳトランジスタ１５１がオンし且つｐＭＯＳトランジスタ１５２がオフする。したがって、データ保持回路１２０内に設けられたｐＭＯＳトランジスタ１２１のサブストレート端子は、第２電源ラインＶＤＤＩＯに接続される。

同様に、イネーブル信号ＥＮがローレベル且つ反転イネーブル信号ＥＮＢがハイレベルになることにより、スイッチ１６０では、ｎＭＯＳトランジスタ１６１がオンし且つｎＭＯＳトランジスタ１６２がオフする。したがって、データ保持回路１２０内に設けられたｎＭＯＳトランジスタ１２２のサブストレート端子は、第２グランドラインＧＮＤＩＯに接続される。

さらに、イネーブル信号ＥＮがローレベルになるので、ゲート回路１７０の出力すなわちデータ保持回路１２０の入力は、ローレベルに固定される。

上述のように、スイッチ１３０，１４０内のＭＯＳトランジスタ１３１，１４１は、製造時に高閾値に形成されているので、リーク電流が非常に小さい。したがって、仮想電源ラインＶＤＤＶおよび仮想グランドラインＧＮＤＶを浮遊させたとき、これらのラインＶＤＤＶ，ＧＮＤＶには、電流は殆ど供給されない。したがって、データ非保持回路１１０内のＭＯＳトランジスタ１１１，１１２にはほとんど電流が供給されない。このため、ＭＯＳトランジスタ１１１，１１２は、低閾値であるにも拘わらず、オフリーク電流をほとんど発生させない。

また、データ保持回路１２０内のＭＯＳトランジスタ１２１，１２２は、製造プロセス上は低閾値に形成されている。しかしながら、ＭＯＳトランジスタ１２１，１２２のサブストレート端子は、待機モードでは、第２電源ラインＶＤＤＩＯおよび第２グランドラインＶＤＤＩＯに接続される。このため、ｐＭＯＳトランジスタ１２１ではソース電位よりも基板電位が高くなり、また、ｎＭＯＳトランジスタ１２２ではソース電位よりも基板電位が低くなる。したがって、これらのＭＯＳトランジスタ１２１，１２２の動作閾値は、基板バイアス効果により上昇する。この結果、ＭＯＳトランジスタ１２１，１２２のオフリーク電流も、低く抑えられる。

ＭＯＳトランジスタ１２１，１２２のソースには、動作モード時と同様、第１電源ラインＶＤＤおよび第１グランドラインＧＮＤから電位が供給されるので、データ保持回路１２０が動作モードで保持したデータは、そのまま維持される。

但し、上述のように仮想電源ラインＶＤＤＶおよび仮想グランドラインＧＮＤＶが浮遊するので、ＭＯＳトランジスタ１１１，１１２の電源電位が一定しなくなり、したがって、データ非保持回路１１０の出力信号値も不定になってしまう。その一方で、データ保持回路１２０内のデータ保持回路が順序回路（ラッチ回路等）の場合には、過去の入力信号値に依存して保持データが決定されるので、データ非保持回路１１０の不定値がそのまま入力されると、動作モードに戻った後で誤動作するおそれがある。これに対して、この実施形態では、ゲート回路１７０を設けてデータ保持回路１２０の入力信号値をローレベルに固定するので、データ保持回路１２０での誤動作が発生し難くなる。

以上説明したように、この実施形態に係る半導体集積回路１００では、論理回路を、データ非保持回路１１０とデータ保持回路１２０とに分けて、低閾値ＭＯＳトランジスタで構成した。そして、待機モードでは、データ保持回路１２０のサブストレート端子に動作モード時よりも高い電位を供給することとするとともに、ゲート回路１７０を用いて、データ非保持回路１１０の出力とデータ保持回路１２０の入力とを遮断した。したがって、この実施形態によれば、待機モード時のリーク電流が少なく、且つ、データが確実に保持できる半導体集積回路を、簡単な回路構成で、実現することができる。

また、論理回路１１０，１２０を低閾値ＭＯＳトランジスタで構成したので、動作モードにおける高速動作が可能になる。

加えて、データ保持回路１２０のみに基板バイアス効果を生じさせるので、従来のＶＴＣＭＯＳと比較して寄生容量の影響が小さくなり、したがって、動作モード／待機モードの切り換えに要する時間を短くすることができる。

第２の実施形態
次に、この発明の第２の実施形態に係る半導体集積回路について、図２を用いて説明する。

図２において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。

図２に示したように、この実施形態に係る半導体集積回路２００は、スイッチ１４０，１６０、仮想グランドラインＧＮＤＶおよび第２グランドラインＧＮＤＩＯを備えていない。そして、ｎＭＯＳトランジスタ１１２，１２２のソースおよびサブストレート端子は第１グランドラインＧＮＤに常時接続されている。

次に、図２に示した半導体集積回路２００の動作を、動作モードと待機モードとに分けて説明する。

まず、動作モードでの動作について説明する。

動作モードを選択する場合、イネーブル信号ＥＮがハイレベルに設定され、且つ、反転イネーブル信号ＥＮＢがローレベルに設定される。これにより、トランジスタ１３１がオンするので、スイッチ１３０は閉じる。したがって、仮想電源ラインＶＤＤＶと第１電源ラインＶＤＤとが接続される。この結果、データ非保持回路１１０では、ｐＭＯＳトランジスタ１１１のソースに第１電源ラインＶＤＤの電位が供給される。上述のように、この実施形態では、ｎＭＯＳトランジスタ１１２のソースには、常に第１グランドラインＧＮＤの電位が供給される。

また、イネーブル信号ＥＮがハイレベル且つ反転イネーブル信号ＥＮＢがローレベルになるので、スイッチ１５０では、ｐＭＯＳトランジスタ１５１がオフし且つｐＭＯＳトランジスタ１５２がオンする。したがって、データ保持回路１２０内に設けられたｐＭＯＳトランジスタ１２１のサブストレート端子は、第１電源ラインＶＤＤに接続される。

一方、上述のように、この実施形態では、ｎＭＯＳトランジスタ１２２のサブストレート端子は、常に、第１グランドラインＧＮＤに接続される。

さらに、イネーブル信号ＥＮがハイレベルになるので、ゲート回路１７０からは、データ非保持回路１１０の出力が、そのまま、データ保持回路１２０に出力される。

上述のように、回路１１０，１２０，１７０としては、低閾値ＭＯＳトランジスタが用いられている。また、ＭＯＳトランジスタ１２１，１２２のサブストレート端子はソースと同電位であり、したがって、これらのＭＯＳトランジスタ１２１，１２２では基板バイアス効果が生じない。他の回路１１０，１７０のＭＯＳトランジスタも、サブストレート端子とソースとが同電位であるため、基板バイアス効果は生じない。したがって、これらの回路１１０，１２０，１７０を構成するＭＯＳトランジスタの駆動能力は十分に高くなり、回路１１０，１２０，１７０は高速で動作する。

次に、待機モードでの動作について説明する。

待機モードを選択する場合、イネーブル信号ＥＮがローレベルに設定され、且つ、反転イネーブル信号ＥＮＢがハイレベルに設定される。これにより、トランジスタ１３１がオフするので、スイッチ１３０は開く。したがって、仮想電源ラインＶＤＤＶは、浮遊状態になる。

また、イネーブル信号ＥＮがローレベル且つ反転イネーブル信号ＥＮＢがハイレベルになるので、スイッチ１５０では、ｐＭＯＳトランジスタ１５１がオンし且つｐＭＯＳトランジスタ１５２がオフする。したがって、データ保持回路１２０内に設けられたｐＭＯＳトランジスタ１２１のサブストレート端子は、第２電源ラインＶＤＤＩＯに接続される。

さらに、イネーブル信号ＥＮがローレベルになるので、ゲート回路１７０の出力すなわちデータ保持回路１２０の入力は、ローレベルに固定される。

このような状態において、スイッチ１３０内のＭＯＳトランジスタ１３１は、製造時に高閾値に形成されているので、リーク電流が非常に小さい。したがって、仮想電源ラインＶＤＤＶを浮遊させたとき、この仮想グランドラインＧＮＤＶには、電流は殆ど供給されない。したがって、データ非保持回路１１０内のＭＯＳトランジスタ１１１には、電流はほとんど供給されない。このため、ＭＯＳトランジスタ１１１は、低閾値であるにも拘わらず、オフリーク電流をほとんど発生させない。ここで、上述のように、この実施形態では、ｎＭＯＳトランジスタ１１２のソースは、第１グランドラインＧＮＤに接続されているので、待機モードでも浮遊しない。しかし、ｐＭＯＳトランジスタ１１１のソースに電流がほとんど供給されないことより、ｎＭＯＳトランジスタ１１２のドレインにもほとんど電流が供給されない。したがって、ｎＭＯＳトランジスタ１１２でも、オフリーク電流はほとんど発生しない。

データ保持回路１２０では、上述のように、ＭＯＳトランジスタ１２１のサブストレート端子が、第２電源ラインＶＤＤＩＯに接続される。このため、ｐＭＯＳトランジスタ１２１では、ソース電位よりも基板電位が高くなる。したがって、ｐＭＯＳトランジスタ１２１の動作閾値は、基板バイアス効果により上昇する。この結果、ｐＭＯＳトランジスタ１２１は、製造プロセス上は低閾値に形成されているにも拘わらず、オフリーク電流が非常に小さい。また、ｐＭＯＳトランジスタ１２１のオフリーク電流がほとんど流れないので、ｎＭＯＳトランジスタ１２２のドレインにも電流がほとんど供給されない。したがって、ｎＭＯＳトランジスタ１２２は、動作閾値が低く且つ基板バイアス効果を発生させていないにも拘わらず、オフリーク電流はほとんど流れない。

ＭＯＳトランジスタ１２１，１２２のソースには、動作モード時と同様、第１電源ラインＶＤＤおよび第１グランドラインＧＮＤから電位が供給されるので、データ保持回路１２０が動作モードで保持したデータは、そのまま維持される。また、ゲート回路１７０がデータ保持回路１２０の入力信号値を固定するので、データ保持回路１２０の誤動作は発生し難い。

以上説明したように、この実施形態に係る半導体集積回路２００によれば、上述の第１の実施形態よりもさらに簡単な回路構成で、第１の実施形態と同様の効果を得ることができる。したがって、第１の実施形態と比較して、チップ面積を削減することができる。

加えて、この実施形態によれば、グランド電位が一種類でよいので、半導体チップ化する際にトリプルウェル構造を採用する必要がなく、したがって、製造コストの削減が容易になる。

第３の実施形態
次に、この発明の第３の実施形態に係る半導体集積回路について、図３を用いて説明する。

図３において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２と同じものを示している。

図３に示したように、この実施形態に係る半導体集積回路３００は、第１電源ラインＶＤＤが外部端子に接続されていない点と、電圧レギュレータ３１０を備えている点とで、上述の第２の実施形態と異なる。

電圧レギュレータ３１０は、差動増幅器３１１と、ｐＭＯＳトランジスタ３１２とを備えている。

差動増幅器３１１は、＋入力端子が第１電源ラインＶＤＤに接続され、且つ、−入力端子から参照電位ＶＲＥＦを入力する。したがって、差動増幅器３１１は、ＶＤＤ−ＶＲＥＦに応じた電位を出力する。

ｐＭＯＳトランジスタ３１２は、ソースが第２電源ラインＶＤＤＩＯに接続され、ドレインが第１電源ラインＶＤＤに接続され、且つ、ゲートが差動増幅器３１１の出力端子に接続されている。

このような構成において、半導体集積回路３００の電源投入時には、まず、第２電源ラインＶＤＤＩＯに電位が供給され、且つ、差動増幅器３１１の−入力端子に参照電位が入力される。

これにより、差動増幅器３１１は、参照電位と第１電源ラインＶＤＤとの電位差に応じた電位を、ｐＭＯＳトランジスタ３１２のゲートに出力する。

ｐＭＯＳトランジスタ３１２は、差動増幅器３１１の出力電位をゲートから入力すると、オンする。これにより、第２電源ラインＶＤＤＩＯから第１電源ラインＶＤＤに電流が流れるので、第１電源ラインＶＤＤの電位が上昇する。

第１電源ラインＶＤＤの電位が上昇するにしたがって、差動増幅器３１１の入力電位差ＶＤＤ−ＶＲＥＦは徐々に減少し、したがって、この差動増幅器３１１の出力電位も序々に低下する。このため、ｐＭＯＳトランジスタ３１２のゲート電位も、徐々に低下する。

そして、差動増幅器３１１の出力電位がｐＭＯＳトランジスタ３１２の動作閾値よりも低くなると、このｐＭＯＳトランジスタ３１２はオフし、第２電源ラインＶＤＤＩＯから第１電源ラインＶＤＤへの電流供給が停止する。

このようにして、第１電源ラインＶＤＤの電位は、参照電位ＶＲＥＦに応じた値に安定する。

その後、半導体集積回路３００は、上述の第２の実施形態と同様の動作モード或いは待機モードに移行する。このとき、第１電源ラインＶＤＤからデータ非保持回路１１０およびデータ保持回路１２０に電流が供給されるが、第１電源ラインＶＤＤの電位が所定電位（参照電位ＶＲＥＦで定められる電位）よりも低下するとｐＭＯＳトランジスタ３１２がオンする。したがって、動作モードおよび待機モードにおいても、第１電源ラインＶＤＤの電位は、かかる所定電位に安定している。

この実施形態に係る半導体集積回路３００によれば、上述の第２の実施形態に係る半導体集積回路２００と同様の効果に加えて、電源系統が１個で良いので単一電源システムへの搭載が可能になるという効果を有する。

第４の実施形態
次に、この発明の第４の実施形態に係る半導体集積回路について、図４を用いて説明する。

図４において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２と同じものを示している。

図４に示したように、この実施形態に係る半導体集積回路４００は、データ非保持回路１１０内に設けられたＭＯＳトランジスタ１１１，１１２のサブストレート電位Ｖｓｕｂ１，Ｖｓｕｂ２が、外部から供給される点で、上述の第２の実施形態と異なる。

上述のＭＴＣＭＯＳ技術（特許文献１、２参照）は、動作閾値が非常に低いＭＯＳトランジスタを含んでいるので、以下の理由により、ＩＤＤＱテストを行うことができないという欠点があった。

ＩＤＤＱテストとは、ＣＭＯＳ回路が静止状態にあるときの電源電流値を測定することによって、半導体チップの品質を判定するテストである。半導体集積回路の電源からグランドまでの電流経路にシリコンの欠陥がある場合には、ＩＤＤＱテストによる測定電流値が非常に高くなる。

正確なＩＤＤＱテストを行うためには、ＣＭＯＳ回路のオフリーク電流値が十分に小さくなければならない。オフリーク電流値が大きいと、正確な電源電流値を測定することができないからである。したがって、上述のような従来のＭＴＣＭＯＳ回路は、低閾値ＭＯＳトランジスタを使用しているために、ＩＤＤＱテストができなかった。

これに対して、この実施形態に係る半導体集積回路４００では、ＭＯＳトランジスタ１１１，１１２のサブストレート電位Ｖｓｕｂ１，Ｖｓｕｂ２を適当な電位に設定することで、データ非保持回路１１０に設けられたＭＯＳトランジスタ１１１，１１２の動作閾値を十分に高くすることができる。また、イネーブル信号ＥＮをローレベルにし且つ反転イネーブル信号ＥＮＢをハイレベルにすることで、データ保持回路１２０に設けられたＭＯＳトランジスタ１２１，１２２の動作閾値を十分に高くすることができる。したがって、この実施形態に係る半導体集積回路４００によれば、ＭＴＣＭＯＳ回路を有しているにも拘わらず、オフリーク電流を十分に抑えて正確なＩＤＤＱテストを行うことが可能である。

以上説明したように、この実施形態に係る半導体集積回路４００によれば、上述の第２の実施形態に係る半導体集積回路２００と同様の効果に加えて、ＩＤＤＱテストを行うことができるという効果を有する。

第１の実施形態に係る半導体集積回路の構成を示す回路図である。 第２の実施形態に係る半導体集積回路の構成を示す回路図である。 第３の実施形態に係る半導体集積回路の構成を示す回路図である。 第４の実施形態に係る半導体集積回路の構成を示す回路図である。

符号の説明

１００，２００，３００，４００ 半導体集積回路
１１０ データ非保持回路
１１１，１２１，１３１，１５１，１５２，３１２ ｐＭＯＳトランジスタ
１１２，１２２，１４１，１６１，１６２ ｎＭＯＳトランジスタ
１２０ データ保持回路
１３０，１４０，１５０，１６０ スイッチ
１７０ ゲート回路
３１０ 電圧レギュレータ
３１１ 差動増幅器

Claims (5)

1. 待機モード時にデータを保持しない論理回路であるデータ非保持回路と、
   待機モード時にデータを保持する必要がある論理回路であるデータ保持回路と、
   前記データ非保持回路内に設けられた各ｐ型電界効果トランジスタのソース電極に接続された仮想高電位電源ラインと、
   前記データ保持回路内に設けられた各ｐ型電界効果トランジスタのソース電極に接続された第１高電位電源ラインと、
   該第１高電位電源ラインよりも高い電位が供給される第２高電位電源ラインと、
   動作モードでは前記第１高電位電源ラインと前記仮想高電位電源ラインとを接続し且つ待機モードでは該仮想高電位電源ラインを浮遊させる第１高電位用スイッチと、
   動作モードでは前記データ保持回路内に設けられた各ｐ型電界効果トランジスタのサブストレート端子と前記第１高電位電源ラインとを接続し且つ待機モードでは該サブストレート端子と前記第２高電位電源ラインとを接続する第２高電位用スイッチと、
   動作モードでは前記データ非保持回路の出力信号を前記データ保持回路に入力させ、且つ、待機モードでは前記データ保持回路の入力信号値を固定するゲート回路と、
   を有することを特徴とする半導体集積回路。
2. 前記データ非保持回路内に設けられた各ｎ型電界効果トランジスタのソース電極に接続された仮想低電位電源ラインと、
   前記データ保持回路内に設けられた各ｎ型電界効果トランジスタのソース電極に接続された第１低電位電源ラインと、
   該第１低電位電源ラインよりも低い電位が供給される第２低電位電源ラインと、
   動作モードでは前記第１低電位電源ラインと前記仮想低電位電源ラインとを接続し且つ待機モードでは該仮想低電位電源ラインを浮遊させる第１低電位用スイッチと、
   動作モードでは前記データ保持回路内に設けられた各ｎ型電界効果トランジスタのサブストレート端子と前記第１低電位電源ラインとを接続し且つ待機モードでは該サブストレート端子と前記第２低電位電源ラインとを接続する第２低電位用スイッチと、
   をさらに有することを特徴とする請求項１に記載の半導体集積回路。
3. 前記データ非保持回路およびデータ保持回路内に設けられた各ｎ型電界効果トランジスタのソース電極およびサブストレート端子に接続された低電位電源ラインをさらに有することを特徴とする請求項１に記載の半導体集積回路。
4. 前記第１高電位電源ラインの電位と参照電位との差に応じた電位を出力する差動増幅器と、
   一端が第１高電位電源ラインに接続され、他端が第２高電位電源ラインに接続され、且つ、制御端子が前記差動増幅器の出力電位を入力する電圧供給用電界効果トランジスタと、
   を有する電圧レギュレータを備えることを特徴とする請求項１〜３のいずれかに記載の半導体集積回路。
5. 前記データ非保持回路内に設けられた各電界効果トランジスタのサブストレート端子が、外部から基板制御電位を入力する外部端子に接続されたことを特徴とする請求項３に記載の半導体集積回路。

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