JPH11214962A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11214962A
JPH11214962A JP10169028A JP16902898A JPH11214962A JP H11214962 A JPH11214962 A JP H11214962A JP 10169028 A JP10169028 A JP 10169028A JP 16902898 A JP16902898 A JP 16902898A JP H11214962 A JPH11214962 A JP H11214962A
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channel mosfet
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potential
channel
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Hiroyuki Makino
博之 牧野
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 内部回路としてラッチ回路２０を構成した場
合に、そのラッチ回路２０を構成するＭＯＳＦＥＴのリ
ーク電流のために、ノードに保持されていたデータが失
われてしまう。 【解決手段】 電源２７とＶＡ１．８との間にダイオー
ド３１を接続すると共に、ＶＢ１．１２とＧＮＤ１１と
の間にダイオード３２を接続する。また、２入力ＮＡＮ
Ｄゲート１およびラッチ回路２０を構成するｐチャネル
ＭＯＳＦＥＴ２，３，２１，２２の基板電位を電源２７
に接続すると共に、ｎチャネルＭＯＳＦＥＴ４，５，２
３，２４の基板電位をＧＮＤ１１に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、低消費電力化を
目的とした半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、携帯機器の発展により、半導体集
積回路装置には電池を長持ちさせるために低消費電力化
が求められている。低消費電力化を実現するための有効
な手法として、動作電圧を下げることが挙げられる。消
費電力は電圧と電流の積で与えられるので、動作電圧を
低下させることによって電圧と電流の両方を低減するこ
とができ、一般に低消費電力化に対して２乗の効果があ
るといわれている。但し、半導体集積回路装置を構成す
るＭＯＳＦＥＴは、電源電圧を下げると動作特性が劣化
して応答速度が低下するという性性を持つ。この特性劣
化を改善するためには閾値電圧も電源電圧の低下に合わ
せて低下させる必要があるが、実際には閾値電圧を電源
電圧に比例させて低下させることはできない。これは閾
値電圧を低下させると、ＭＯＳＦＥＴのオフ時のリーク
電流が増大し消費電力を増加させるからである。この問
題点を解決するために、従来は次のような手法が用いら
れていた。
【０００３】図１７は例えば特開平７−２１２２１８号
公報に示された従来の低電圧動作による半導体集積回路
装置を示す回路図であり、このような回路は、ＭＴ−Ｃ
ＭＯＳ（Ｍｕｌｔｉ−ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）
により構成されている。図において、１は２入力ＮＡＮ
Ｄゲート、２，３はｐチャネルＭＯＳＦＥＴ、４，５は
ｎチャネルＭＯＳＦＥＴである。６は電源７と給電線８
（以下、ＶＡ１と記す）との間を接続し、制御信号９に
より動作するｐチャネルＭＯＳＦＥＴ、１０は接地電位
ノード１１（以下、ＧＮＤ１１と記す）と給電線１２
（以下、ＶＢ１と記す）との間を接続し、制御信号１３
により動作するｎチャネルＭＯＳＦＥＴであり、これら
ｐチャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥ
Ｔ１０は２入力ＮＡＮＤゲート１を構成するｐチャネル
ＭＯＳＦＥＴ２，３およびｎチャネルＭＯＳＦＥＴ４，
５よりも閾値電圧の絶対値が大きく設定されている。
尚、ｐチャネルＭＯＳＦＥＴ２，３の基板電位はＶＡ
１．８に接続され、ｎチャネルＭＯＳＦＥＴ４，５の基
板電位はＶＢ１．１２に接続され、ｐチャネルＭＯＳＦ
ＥＴ６の基板電位は電源７に接続され、ｎチャネルＭＯ
ＳＦＥＴ１０の基板電位はＧＮＤ１１に接続されてい
る。
【０００４】また、図１８は従来の順序回路を構成した
半導体集積回路装置を示す回路図であり、このような回
路は、２つのインバータの入力と出力とを交差接続した
いわゆるラッチ回路を構成したものである。図におい
て、２０はラッチ回路、２１，２２はｐチャネルＭＯＳ
ＦＥＴ、２３，２４はｎチャネルＭＯＳＦＥＴである。
その他の構成は図１７に示した構成と同一であり、ｐチ
ャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１
０はラッチ回路２０を構成するｐチャネルＭＯＳＦＥＴ
２１，２２およびｎチャネルＭＯＳＦＥＴ２３，２４よ
りも閾値電圧の絶対値が大きく設定されている。
【０００５】次に動作について説明する。図１７におい
て、２入力ＮＡＮＤゲート１を動作させる際には、制御
信号９を“Ｌ”レベルとし、その反転信号である制御信
号１３を“Ｈ”レベルとする。したがって、ｐチャネル
ＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１０はい
ずれもオンしてＶＡ１．８は電源７のレベルまで引き上
げられ、ＶＢ１．１２はＧＮＤ１１のレベルまで引き下
げられる。この結果、２入力ＮＡＮＤゲート１は通常の
ＮＡＮＤ回路の動作をする。この際、ＭＯＳＦＥＴ２〜
５は閾値電圧の絶対値が小さく設定されているので、電
源７が低電圧であっても高速に動作する。
【０００６】２入力ＮＡＮＤゲート１を使用しないとき
は、制御信号９を“Ｈ”レベル、その反転信号である制
御信号１３を“Ｌ”レベルとする。この時、ｐチャネル
ＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１０はい
ずれもオフとなってＶＡ１．８およびＶＢ１．１２は電
源７およびＧＮＤ１１からそれぞれ切り離される。ｐチ
ャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１
０はいずれも閾値電圧の絶対値がｐチャネルＭＯＳＦＥ
Ｔ２，３およびｎチャネルＭＯＳＦＥＴ４，５よりも大
きく設定されているため、リーク電流を小さく抑えるこ
とができる。
【０００７】一般に、ＭＯＳＦＥＴのゲート・ソース間
電圧が閾値電圧以下の領域では、ソース・ドレイン間の
リーク電流は、ゲート電圧に対して指数関数的に増加す
るため、ＭＯＳＦＥＴ２〜５とＭＯＳＦＥＴ６，１０の
閾値電圧に差を持たせることによって、不使用時のリー
ク電流を大幅に削減することができる。尚、ここでは一
例として内部回路を２入力ＮＡＮＤゲート１としたが、
その内部回路は、他の論理回路および記憶回路等の半導
体集積回路装置を構成するどのような種類および規模の
回路でも同様の議論が成立する。
【０００８】従来の低電圧動作回路は以上のような構成
を有していたため、以下のような問題点があった。即
ち、内部回路の出力が入力の組み合わせによって決定さ
れる、例えば、２入力ＮＡＮＤゲート１のような組み合
わせ回路の場合は正常に動作するが、過去の入力条件に
依存機能を持つラッチ回路のような順序回路の場合は誤
動作を起こすことがある。図１８は内部回路として順序
回路を設けたものであり、図において、ラッチ回路２０
は絶対値の小さい閾値電圧を持つｐチャネルＭＯＳＦＥ
Ｔ２１，２２およびｎチャネルＭＯＳＦＥＴ２３，２４
から構成され、ノード２５とノード２６とが一対の保持
ノードとなっており、一方が“Ｈ”レベルの時は他方が
“Ｌ”レベルとなってその値が保持される。
【０００９】制御信号９が“Ｌ”レベルで、制御信号１
３が“Ｈ”レベルでラッチ回路２０を動作させる時は、
ノード２５およびノード２６に正常に値が保持され、し
かもｐチャネルＭＯＳＦＥＴ２１，２２およびｎチャネ
ルＭＯＳＦＥＴ２３，２４の閾値電圧の絶対値が小さい
ためにノード２５とノード２６への書き込み、読み出し
が高速に行われるが、制御信号９が“Ｈ”レベルで、制
御信号１３が“Ｌ”レベルとなるラッチ回路２０の非動
作時にリーク電流を低減すると、ｐチャネルＭＯＳＦＥ
Ｔ２１，２２およびｎチャネルＭＯＳＦＥＴ２３，２４
におけるオフ時のリーク電流の方が、ｐチャネルＭＯＳ
ＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１０のオフ時の
リーク電流よりも多くなるため、ノード２５およびノー
ド２６にデータが保持できなくなる。
【００１０】なぜならば、例えばノード２５が“Ｈ”レ
ベル、ノード２６が“Ｌ”レベルとすると、ｐチャネル
ＭＯＳＦＥＴ２２およびｎチャネルＭＯＳＦＥＴ２３が
オフとなり、ｐチャネルＭＯＳＦＥＴ２１およびｎチャ
ネルＭＯＳＦＥＴ２４がオンとなるが、ｐチャネルＭＯ
ＳＦＥＴ２２およびｎチャネルＭＯＳＦＥＴ２３を流れ
るリーク電流のために“Ｈ”レベルのノード２５の電位
が低下し、“Ｌ”レベルのノード２６の電位が上昇す
る。この現象は、ノード２５とノード２６の電位が等し
くなるまで続き、その結果、ノード２５およびノード２
６に保持していたデータは失われることになる。
【００１１】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、内部回路とし
てラッチ回路２０を構成した場合に、そのラッチ回路２
０を構成するＭＯＳＦＥＴのリーク電流のために、ノー
ドに保持されていたデータが失われてしまうなどの課題
があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、内部回路として順序回路を構成し
た場合においても、その順序回路を構成するＭＯＳＦＥ
Ｔのリーク電流を阻止し、データを保持し続けることが
できる半導体集積回路装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、第１の電源と第１の給電ラインとの間を
接続する第１のスイッチ素子および第１の電圧降下回路
と、第２の電源と第２の給電ラインとの間を接続する第
２のスイッチ素子および第２の電圧降下回路と、ｐチャ
ネルＭＯＳＦＥＴの基板端子が第１の電源に接続される
と共に、ｎチャネルＭＯＳＦＥＴの基板端子が第２の電
源に接続された順序回路とを備えたものである。
【００１４】この発明に係る半導体集積回路装置は、第
１のスイッチ素子を、順序回路を構成するｐチャネルＭ
ＯＳＦＥＴの閾値電圧よりも絶対値の大きい閾値電圧を
有するｐチャネルＭＯＳＦＥＴにより構成し、第２のス
イッチ素子を、順序回路を構成するｎチャネルＭＯＳＦ
ＥＴの閾値電圧よりも絶対値の大きい閾値電圧を有する
ｎチャネルＭＯＳＦＥＴにより構成したものである。
【００１５】この発明に係る半導体集積回路装置は、第
１の電源として、第１の電位と第１の電位よりも高い第
２の電位の２種類の電位を有し、通常は第１の電位に設
定され、第１のスイッチ素子および第２のスイッチ素子
が共にオフ状態の時に第２の電位に設定されるようにし
たものである。
【００１６】この発明に係る半導体集積回路装置は、第
１の電源の２種類の電位を、１つの電源から電圧変換器
により生成したものである。
【００１７】この発明に係る半導体集積回路装置は、第
２の電源よりも高い電位を有する第１の電源と、第１の
電源よりも高い電位を有する第３の電源と、第１の電源
と第１の給電ラインとの間を接続する第１のｐチャネル
ＭＯＳＦＥＴと、第１の電源と第１のノードとの間を接
続する第２のｐチャネルＭＯＳＦＥＴと、第１のノード
と第３の電源との間を接続する第３のｐチャネルＭＯＳ
ＦＥＴと、第２の電源と第２の給電ラインとの間を接続
する第１のｎチャネルＭＯＳＦＥＴおよび第２の電圧降
下回路と、第１のノードと第１の給電ラインとの間を接
続する第１の電圧降下回路と、ｐチャネルＭＯＳＦＥＴ
の基板端子が第１のノードに接続されると共に、ｎチャ
ネルＭＯＳＦＥＴの基板端子が第２の電源に接続された
順序回路とを備えたものである。
【００１８】この発明に係る半導体集積回路装置は、第
１のｐチャネルＭＯＳＦＥＴを、第２および第３のｐチ
ャネルＭＯＳＦＥＴの閾値電圧よりも絶対値の小さい閾
値電圧とし、且つその第１のｐチャネルＭＯＳＦＥＴを
制御する“Ｈ”レベルのゲート信号の電位が第１の電源
の電位よりも高く設定されるようにしたものである。
【００１９】この発明に係る半導体集積回路装置は、第
１および第２の電圧降下回路を、任意の個数のダイオー
ド素子を直列接続した回路により構成したものである。
【００２０】この発明に係る半導体集積回路装置は、第
１および第２の電圧降下回路を、ＭＯＳＦＥＴのゲート
とドレインを共通にし、任意の個数のＭＯＳＦＥＴを直
列接続した回路により構成したものである。
【００２１】この発明に係る半導体集積回路装置は、第
１および第２のｐチャネルＭＯＳＦＥＴを制御するゲー
ト信号と、第３のｐチャネルＭＯＳＦＥＴおよび第１の
ｎチャネルＭＯＳＦＥＴを制御するゲート信号とのうち
の少なくとも一方が同一のゲート信号としたものであ
る。
【００２２】この発明に係る半導体集積回路装置は、第
１および第２の電圧降下回路のうちの少なくとも一方
を、閾値電圧の絶対値の異なるＭＯＳＦＥＴにより構成
したものである。
【００２３】この発明に係る半導体集積回路装置は、第
１の電源を、第３の電源から電圧変換器により生成した
ものである。
【００２４】この発明に係る半導体集積回路装置は、第
３の電源を、第１の電源から電圧変換器により生成した
ものである。
【００２５】この発明に係る半導体集積回路装置は、順
序回路の出力信号の“Ｈ”または“Ｌ”レベルを検出す
るレベル検出回路と、その検出されたレベルが“Ｈ”レ
ベルである期間を所定の第３の電位に変換すると共に、
“Ｌ”レベルである期間を所定の第４の電位に変換する
レベル変換回路とを備えたものである。
【００２６】この発明に係る半導体集積回路装置は、所
定の第４の電位を有する第２の電源と、第２の電源より
も高い所定の第３の電位を有する第４の電源と、第１の
給電ラインと第２の給電ラインとの間に接続され、ｐチ
ャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの直
列接続により構成され、ｐチャネルＭＯＳＦＥＴの基板
端子が第１の電源に接続されると共に、ｎチャネルＭＯ
ＳＦＥＴの基板端子が第２の電源に接続され、順序回路
の出力信号の“Ｈ”または“Ｌ”レベルを検出するレベ
ル検出回路と、第４の電源と第２の給電ラインとの間に
接続され、レベル検出回路を構成するｐチャネルＭＯＳ
ＦＥＴの閾値電圧よりも絶対値の大きい閾値電圧を有す
るｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥ
Ｔの直列接続により構成され、ｐチャネルＭＯＳＦＥＴ
の基板端子が第４の電源に接続されると共に、ｎチャネ
ルＭＯＳＦＥＴの基板端子が第２の電源に接続され、レ
ベル検出回路によって検出されたレベルが“Ｈ”レベル
である期間を所定の上記第３の電位に変換し、“Ｌ”レ
ベルである期間を第２の給電ラインの電位にする第１の
レベル変換回路と、第４の電源と第２の電源との間に接
続され、レベル検出回路を構成するｐチャネルＭＯＳＦ
ＥＴの閾値電圧よりも絶対値の大きい閾値電圧を有する
ｐチャネルＭＯＳＦＥＴおよびレベル検出回路を構成す
るｎチャネルＭＯＳＦＥＴの閾値電圧よりも絶対値の大
きい閾値電圧を有するｎチャネルＭＯＳＦＥＴの直列接
続により構成され、ｐチャネルＭＯＳＦＥＴの基板端子
が第４の電源に接続されると共に、ｎチャネルＭＯＳＦ
ＥＴの基板端子が第２の電源に接続され、レベル検出回
路によって検出されたレベルが“Ｈ”レベルである期間
を第３の電位にして出力し、“Ｌ”レベルである期間を
第２の電源の電位に変換して出力する第２のレベル変換
回路とを備えたものである。
【００２７】この発明に係る半導体集積回路装置は、所
定の第４の電位を有する第２の電源と、第２の電源より
も高い所定の第３の電位を有する第４の電源と、第１の
給電ラインと第２の給電ラインとの間に接続され、ｐチ
ャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの直
列接続により構成され、ｐチャネルＭＯＳＦＥＴの基板
端子が第１の電源に接続されると共に、ｎチャネルＭＯ
ＳＦＥＴの基板端子が第２の電源に接続され、順序回路
の出力信号の“Ｈ”または“Ｌ”レベルを検出するレベ
ル検出回路と、第１の給電ラインと第２の電源との間に
接続され、ｐチャネルＭＯＳＦＥＴおよびレベル検出回
路を構成するｎチャネルＭＯＳＦＥＴの閾値電圧よりも
絶対値の大きい閾値電圧を有するｎチャネルＭＯＳＦＥ
Ｔの直列接続により構成され、ｐチャネルＭＯＳＦＥＴ
の基板端子が第１の電源に接続されると共に、ｎチャネ
ルＭＯＳＦＥＴの基板端子が第２の電源に接続され、レ
ベル検出回路によって検出されたレベルが“Ｈ”レベル
である期間を第２の給電ラインの電位にし、“Ｌ”レベ
ルである期間を所定の第４の電位にする第３のレベル変
換回路と、第４の電源と第２の電源との間に接続され、
レベル検出回路を構成するｐチャネルＭＯＳＦＥＴの閾
値電圧よりも絶対値の大きい閾値電圧を有するｐチャネ
ルＭＯＳＦＥＴおよびレベル検出回路を構成するｎチャ
ネルＭＯＳＦＥＴの閾値電圧よりも絶対値の大きい閾値
電圧を有するｎチャネルＭＯＳＦＥＴの直列接続により
構成され、ｐチャネルＭＯＳＦＥＴの基板端子が第４の
電源に接続されると共に、ｎチャネルＭＯＳＦＥＴの基
板端子が第２の電源に接続され、レベル検出回路によっ
て検出されたレベルが“Ｈ”レベルである期間を所定の
第３の電位に変換して出力し、“Ｌ”レベルである期間
を第２の電源の電位にして出力する第４のレベル変換回
路とを備えたものである。
【００２８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置を示す回路図であり、図において、１
は２入力ＮＡＮＤゲートであり、２，３はｐチャネルＭ
ＯＳＦＥＴ、４，５はｎチャネルＭＯＳＦＥＴである。
また、２０はラッチ回路（順序回路）であり、２１，２
２はｐチャネルＭＯＳＦＥＴ、２３，２４はｎチャネル
ＭＯＳＦＥＴである。６は電源（第１の電源）２７と給
電線（以下、ＶＡ１（第１の給電ライン）と記す）８と
の間に接続され、制御信号９により動作するｐチャネル
ＭＯＳＦＥＴ（第１のスイッチ素子）、１０は接地電位
ノード（以下、ＧＮＤ（第２の電源）と記す）１１と給
電線（以下、ＶＢ１（第２の給電ライン）と記す）１２
との間に接続され、制御信号１３により動作するｎチャ
ネルＭＯＳＦＥＴ（第２のスイッチ素子）であり、これ
らｐチャネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦ
ＥＴ１０は２入力ＮＡＮＤゲート１およびラッチ回路２
０を構成するｐチャネルＭＯＳＦＥＴ２，３，２１，２
２およびｎチャネルＭＯＳＦＥＴ４，５，２３，２４よ
りも閾値電圧の絶対値が大きく設定されている。
【００２９】３１はアノードが電源２７に接続され、カ
ソードがＶＡ１．８に接続されたダイオード（第１の電
圧降下回路）、３２はアノードがＶＢ１．１２に接続さ
れ、カソードがＧＮＤ１１に接続されたダイオード（第
２の電圧降下回路）である。尚、ｐチャネルＭＯＳＦＥ
Ｔ２，３，６，２１，２２の基板電位は電源２７に接続
され、ｎチャネルＭＯＳＦＥＴ４，５，１０，２３，２
４の基板電位はＧＮＤ１１に接続されている。
【００３０】次に動作について説明する。２入力ＮＡＮ
Ｄゲート１およびラッチ回路２０の動作時には、電源２
７の電圧は低電圧（第１の電位）とし、制御信号９を
“Ｌ”レベルとし、その反転信号である制御信号１３を
“Ｈ”レベルとする。したがって、ｐチャネルＭＯＳＦ
ＥＴ６およびｎチャネルＭＯＳＦＥＴ１０はいずれもオ
ンしてＶＡ１．８は電源２７のレベルまで引き上げら
れ、ＶＢ１．１２はＧＮＤ１１のレベルまで引き下げら
れる。この結果、２入力ＮＡＮＤゲート１およびラッチ
回路２０は通常の動作をし、しかも閾値電圧の絶対値が
小さく設定されているために高速に動作する。また、こ
の際、ダイオード３１，３２は、共にアノードとカソー
ド間電圧が０Ｖとなるためオフ状態となり２入力ＮＡＮ
Ｄゲート１およびラッチ回路２０の動作にはまったく影
響を与えない。
【００３１】次に２入力ＮＡＮＤゲート１およびラッチ
回路２０が不使用の際には、制御信号９を“Ｈ”レベル
とし、その反転信号である制御信号１３を“Ｌ”レベル
とし、さらに同時に、電源２７を高電位（第２の電位）
に変化させる。したがって、ｐチャネルＭＯＳＦＥＴ６
およびｎチャネルＭＯＳＦＥＴ１０はいずれもオフし
て、小閾値電圧の２入力ＮＡＮＤゲート１およびラッチ
回路２０におけるリーク電流のために、ＶＡ１．８およ
びＶＢ１．１２の電位は共に引き上げられ、ダイオード
３１，３２がオンする電位まで上昇する。
【００３２】図２は図１における要部の電位を示すタイ
ムチャートであり、図において、８ａはＶＡ１．８の電
位、１２ａはＶＢ１．１２の電位、２７ａは電源２７の
電位の変化の様子を示し、また、横軸は時間を表し、期
間ＩおよびIII が動作時（アクティブ時）、期間IIが不
使用時（スリープ時）を表している。また、電源２７の
電源電圧は例として低電圧時が１．０Ｖ、高電圧時が
３．３Ｖとしており、ダイオード３１，３２のオン電圧
を０．６Ｖと仮定している。期間ＩおよびIII において
は電源２７およびＶＡ１．８は共に１．０Ｖとなり、Ｖ
Ｂ１．１２は０Ｖとなっているが、不使用時には電源２
７が３．３Ｖに上昇するために、ＶＡ１．８およびＶＢ
１．１２は共に上昇し、ＶＡ１．８は電源２７よりもダ
イオード３１のオン電圧Ｖ１だけ低い電位となり、ＶＢ
１．１２はＧＮＤ１１よりもダイオード３２のオン電圧
Ｖ２だけ高い電位となる。
【００３３】一般にダイオードは、アノードとカソード
間の電位がオン電圧を超えると電流が流れアノードとカ
ソード間の電圧をほぼオン電圧でクランプする性質を有
するため、ＶＡ１．８およびＶＢ１．１２の上昇はほぼ
上記の電位で抑えられる。この結果、不使用時における
ＶＡ１．８およびＶＢ１．１２の電位は、それぞれ２．
７Ｖおよび０．６Ｖとなる。ここで、２入力ＮＡＮＤゲ
ート１およびラッチ回路２０を構成するＭＯＳＦＥＴに
注目すると、ｐチャネルＭＯＳＦＥＴ２，３，２１，２
２はいずれもソースノードがＶＡ１．８に接続され、基
板電位が電源２７に接続されるため、ソース電位よりも
基板電位が０．６Ｖ高い状態（逆バイアス状態）とな
る。また、ｎチャネルＭＯＳＦＥＴ５，２３，２４はい
ずれもソースノードがＶＢ１．１２に接続され、基板電
位がＧＮＤ１１に接続されるため、ソース電位よりも基
板電位が０．６Ｖ低い状態（逆バイアス状態）となる。
ｎチャネルＭＯＳＦＥＴ４のみは、ソースがｎチャネル
ＭＯＳＦＥＴ５のドレインに接続されるが、ｎチャネル
ＭＯＳＦＥＴ５のドレインノードは、常にＶＢ１．１２
の電位と等しいかそれよりも高くなるため、ｎチャネル
ＭＯＳＦＥＴ４のソース電位と基板電位との電位差は
０．６Ｖ以上となり、ｎチャネルＭＯＳＦＥＴ５，２
３，２４よりも強い逆バイアス状態となる。
【００３４】一般に、ＭＯＳＦＥＴにおいては、ソース
と基板間に逆バイアスの電圧を印加すると、ソースと基
板間を同電位とする場合に比べて閾値電圧の絶対値が上
昇し、逆バイアス値が増加すると閾値電圧の絶対値の上
昇量も増加するという性質を持つ。このため、図１に示
した構成では、不使用時において２入力ＮＡＮＤゲート
１およびラッチ回路２０を構成するＭＯＳＦＥＴは全て
動作時よりも閾値電圧が高くなり、この結果リーク電流
が低減される。また、ＶＡ１．８およびＶＢ１．１２
は、２入力ＮＡＮＤゲート１およびラッチ回路２０のリ
ーク電流とダイオード３１，３２によって一定電位に保
たれるため、２入力ＮＡＮＤゲート１の入出力ノードや
ラッチ回路２０の記憶ノードの電位は全て直前の状態が
保持され、記憶ノードのデータが消失することはない。
【００３５】以上のように、この実施の形態１によれ
ば、動作時に２入力ＮＡＮＤゲート１およびラッチ回路
２０を構成する小閾値電圧のＭＯＳＦＥＴによって高速
に動作させることができる。また、不使用時において２
入力ＮＡＮＤゲート１およびラッチ回路２０を構成する
ＭＯＳＦＥＴは全て動作時よりも閾値電圧が高くなり、
この結果リーク電流が低減される。また、ＶＡ１．８お
よびＶＢ１．１２は、２入力ＮＡＮＤゲート１およびラ
ッチ回路２０のリーク電流とダイオード３１，３２によ
って一定電位に保たれるため、２入力ＮＡＮＤゲート１
の入出力ノードやラッチ回路２０の記憶ノードの電位は
全て直前の状態が保持され、記憶ノードのデータが消失
することを防止できる。尚、上記実施の形態１では、不
使用時に、電源２７に３．３Ｖの高電圧を加える構成と
したが、不使用時においても動作時の電位と同一にして
も良く、この場合においても、リーク電流が低減される
と共に、２入力ＮＡＮＤゲート１の入出力ノードやラッ
チ回路２０の記憶ノードの電位を全て直前の状態で保持
し、記憶ノードのデータが消失することを防止できる。
また、上記実施の形態１では、制御信号９と制御信号１
３とが互いに逆相である場合について説明したが、上記
動作を満たせば互いに独立した制御信号でも良い。
【００３６】実施の形態２．図３はこの発明の実施の形
態２による半導体集積回路装置を示す回路図であり、図
において、３３はダイオード３１に直列接続されたダイ
オード（第１の電圧降下回路）、３４はダイオード３２
に直列接続されたダイオード（第２の電圧降下回路）で
ある。その他の構成は、実施の形態１と同一なのでその
重複する説明は省略する。
【００３７】次に動作について説明する。図３に示した
ように、ダイオード３１，３３の２個の直列接続、ダイ
オード３２，３４の２個の直列接続とすることにより、
不使用時におけるＶＡ１．８およびＶＢ１．１２の電位
は、実施の形態１に比べて変化する。図４は図３におけ
る要部の電位を示すタイムチャートであり、図におい
て、ダイオード３１，３３のオン電圧Ｖ１、およびダイ
オード３２，３４のオン電圧Ｖ２は、いずれもダイオー
ド２個分のオン電圧となるため１．２Ｖとなり、その結
果、不使用時におけるＶＡ１．８およびＶＢ１．１２の
電位は、２．１Ｖおよび１．２Ｖとなる。
【００３８】したがって、２入力ＮＡＮＤゲート１およ
びラッチ回路２０を構成するＭＯＳＦＥＴは、実施の形
態１の場合よりも不使用時における閾値電圧が高くな
り、この結果、リーク電流がさらに低減される。また、
この際、ＶＡ１．８およびＶＢ１．１２の間は、０．９
Ｖの電位差が保たれるために内部ノードも保持され、ラ
ッチ回路２０のデータが消失することもない。
【００３９】以上のように、この実施の形態２によれ
ば、実施の形態１の場合よりもさらに不使用時のリーク
電流を低減することができ低消費電力化を実現すること
ができる。尚、この実施の形態２によれば、２個のダイ
オードを直列接続したが、任意個数で直列接続して、オ
ン電圧を調整するようにしても良く、同様な効果を奏す
る。
【００４０】実施の形態３．図５はこの発明の実施の形
態３による半導体集積回路装置を示す回路図であり、図
において、３５，３６はゲートとドレインを共通にした
ｐチャネルＭＯＳＦＥＴ（ＭＯＳＦＥＴ，第１の電圧降
下回路）であり、それらｐチャネルＭＯＳＦＥＴ３５，
３６を直列接続したものである。また、３７，３８はゲ
ートとドレインを共通にしたｎチャネルＭＯＳＦＥＴ
（ＭＯＳＦＥＴ，第２の電圧降下回路）であり、それら
ｎチャネルＭＯＳＦＥＴ３７，３８を直列接続したもの
である。その他の構成は、実施の形態１と同一なのでそ
の重複する説明は省略する。
【００４１】次に動作について説明する。図５は、実施
の形態２における、ダイオード３１，３３をｐチャネル
ＭＯＳＦＥＴ３５，３６に置き換え、ダイオード３２，
３４をｎチャネルＭＯＳＦＥＴ３７，３８に置き換えた
ものである。一般に、正の閾値電圧を持つｎチャネルＭ
ＯＳＦＥＴあるいは負の閾値電圧を持つｐチャネルＭＯ
ＳＦＥＴは、ドレインとゲートを共通にすることによ
り、閾値電圧をオン電圧とするダイオードとみなすこと
ができるため、この実施の形態３による構成によって実
施の形態２と同様の動作を実現することができる。しか
も、特別なダイオード素子を設ける必要がなく、ＭＯＳ
ＦＥＴのみで全回路を構成することができ、製造時に閾
値電圧を調整することによって任意のオン電圧を作るこ
とができる。
【００４２】以上のように、この実施の形態３によれ
ば、ｐチャネルＭＯＳＦＥＴ３５，３６およびｎチャネ
ルＭＯＳＦＥＴ３７，３８によって、実施の形態２と同
様な効果を奏する。また、特別なダイオード素子を設け
る必要がなく、ＭＯＳＦＥＴのみで全回路を構成するこ
とができ、製造を容易にすることができる。尚、この実
施の形態３では、電源２７側をｐチャネルＭＯＳＦＥＴ
３５，３６、ＧＮＤ１１側をｎチャネルＭＯＳＦＥＴ３
７，３８によって実現した場合を示したが、ｐチャネル
ＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの組み合わ
せは任意で良く、いずれか一方のみで構成しても同様の
効果を得ることができる。また、ｐチャネルＭＯＳＦＥ
ＴおよびｎチャネルＭＯＳＦＥＴの直列接続の個数も任
意で良く、所定のオン電圧に応じて直列接続する個数を
選択すれば良い。さらに、この実施の形態３では、ｐチ
ャネルＭＯＳＦＥＴ３５，３６、およびｎチャネルＭＯ
ＳＦＥＴ３７，３８として、大閾値電圧のＭＯＳＦＥＴ
を用いたが、小閾値電圧のＭＯＳＦＥＴを用いても良
い。
【００４３】実施の形態４．図６はこの発明の実施の形
態４による半導体集積回路装置を示す回路図であり、図
において、４１は制御信号４３の値に基づいて、電源４
２の電位を所定の電位に変換して電源２７に出力するＤ
Ｃ−ＤＣコンバータ（電圧変換器）である。その他の構
成は、実施の形態１と同一なのでその重複する説明は省
略する。
【００４４】次に動作について説明する。図６は実施の
形態１において、動作時と不使用時との電源２７の電位
をＤＣ−ＤＣコンバータ４１を用いて実現したものであ
る。例えば、制御信号４３を動作時に“Ｈ”レベル、不
使用時に“Ｌ”レベルとすると、制御信号４３が“Ｈ”
レベルの時は電源２７を低電位として、さらに、ｐチャ
ネルＭＯＳＦＥＴ６およびｎチャネルＭＯＳＦＥＴ１０
をオン状態とすることによって低電圧の高速動作を実現
すると共に、制御信号４３が“Ｌ”レベルの時は、電源
２７を高電位として、さらに、ｐチャネルＭＯＳＦＥＴ
６およびｎチャネルＭＯＳＦＥＴ１０をオフ状態とする
ことによって、実施の形態１で述べたリーク電流の低減
を実現する。
【００４５】以上のように、この実施の形態４によれ
ば、電源２７に所定の電位を与えることができ、実施の
形態１の動作を実現することができる。尚、電源２７の
電位は、上記低電位あるいは高電位のいずれかと同電位
であっても良く、また、制御信号４３は制御信号９ある
いは制御信号１３と同一の信号であってもかまわない。
また、この実施の形態４に実施の形態２および実施の形
態３を適用しても良く、同様の効果を得ることができ
る。
【００４６】実施の形態５．図７はこの発明の実施の形
態５による半導体集積回路装置を示す回路図であり、図
において、５１は電源（第１の電源）、５２はその電源
５１よりも高い電位を有する電源（第３の電源）であ
る。６は電源５１とＶＡ１．８との間に接続されたｐチ
ャネルＭＯＳＦＥＴ（第１のｐチャネルＭＯＳＦＥ
Ｔ）、５３は電源５１と電源（第１のノード）２７との
間に接続されたｐチャネルＭＯＳＦＥＴ（第２のｐチャ
ネルＭＯＳＦＥＴ）であり、ｐチャネルＭＯＳＦＥＴ
６，５３の基板電位は電源２７に接続されている。５４
は電源２７と電源５２との間に接続されたｐチャネルＭ
ＯＳＦＥＴ（第３のｐチャネルＭＯＳＦＥＴ）であり、
ｐチャネルＭＯＳＦＥＴ５４の基板電位は電源５２に接
続されている。１０はＧＮＤ１１とＶＢ１．１２との間
に接続されたｎチャネルＭＯＳＦＥＴ（第１のｎチャネ
ルＭＯＳＦＥＴ）であり、ｎチャネルＭＯＳＦＥＴ１０
の基板電位はＧＮＤ１１に接続されている。また、５
５，５６は制御信号であり、制御信号５５は制御信号１
３と同一であり、制御信号５６は制御信号９と同一であ
る。その他の構成は、実施の形態１と同一なのでその重
複する説明は省略する。
【００４７】次に動作について説明する。２入力ＮＡＮ
Ｄゲート１およびラッチ回路２０が動作時には、制御信
号１３，５５は“Ｈ”レベル、制御信号９，５６は
“Ｌ”レベルにする。この時、ｐチャネルＭＯＳＦＥＴ
６，５３およびｎチャネルＭＯＳＦＥＴ１０はオン状態
となり、ｐチャネルＭＯＳＦＥＴ５４はオフ状態とな
る。したがって、電源２７およびＶＡ１．８は共に、電
源５１の低電位が与えられ、同時にＶＢ１．１２にはＧ
ＮＤ１１の電位が与えられる。このため、２入力ＮＡＮ
Ｄゲート１およびラッチ回路２０は、実施の形態１にお
ける動作時と同様の低電圧の高速動作を行う。
【００４８】次に不使用時には、制御信号１３，５５は
“Ｌ”レベル、制御信号９，５６は“Ｈ”レベルにす
る。この時、ｐチャネルＭＯＳＦＥＴ６，５３およびｎ
チャネルＭＯＳＦＥＴ１０はオフ状態となり、ｐチャネ
ルＭＯＳＦＥＴ５４はオン状態となる。したがって、電
源２７には電源５２の高電位が与えられ、実施の形態１
における不使用時と同様に２入力ＮＡＮＤゲート１およ
びラッチ回路２０のリーク電流が低減される。
【００４９】以上のように、この実施の形態５によれ
ば、ｐチャネルＭＯＳＦＥＴ５３，５４という単純な回
路を付加するだけで、実施の形態４のような出力電圧を
可変とするＤＣ−ＤＣコンバータ４１を用いることな
く、実施の形態１の動作を実現することができ、同様の
効果を得ることができる。尚、この実施の形態５によれ
ば、制御信号１３，５５と制御信号９，５６とがそれぞ
れ互いに逆相である場合について説明したが、上記動作
を満たせば互いに独立の信号でもよく、同様の効果を得
ることができる。
【００５０】実施の形態６．図８はこの発明の実施の形
態６による半導体集積回路装置を示す回路図であり、こ
の実施の形態６は、図７において、ｐチャネルＭＯＳＦ
ＥＴ６を、ｐチャネルＭＯＳＦＥＴ５３，５４よりも閾
値電圧の絶対値の小さいｐチャネルＭＯＳＦＥＴ２，３
等と同様のｐチャネルＭＯＳＦＥＴ（第１のｐチャネル
ＭＯＳＦＥＴ）１０１としたものである。また、２入力
ＮＡＮＤゲート１およびラッチ回路２０が不使用時（ス
リープ時）に、ｐチャネルＭＯＳＦＥＴ１０１を制御す
る“Ｈ”レベルのゲート信号の電位を電源５１の電位よ
りも高く設定するようにしたものである。
【００５１】以上のように、この実施の形態６によれ
ば、ｐチャネルＭＯＳＦＥＴ１０１のオフの際のリーク
電流を実施の形態５と同様に低減することができると共
に、閾値電圧の絶対値の小さいｐチャネルＭＯＳＦＥＴ
１０１により、オンの際の電流量が実施の形態５の場合
よりも大きくなり、ｐチャネルＭＯＳＦＥＴ１０１のサ
イズを小さくすることができ、これにより半導体集積回
路装置のチップサイズを小さくすることができる。
【００５２】実施の形態７．図９はこの発明の実施の形
態７による半導体集積回路装置を示す回路図であり、図
において、ｐチャネルＭＯＳＦＥＴ６，５３を共通の制
御信号９により制御し、ｐチャネルＭＯＳＦＥＴ５４お
よびｎチャネルＭＯＳＦＥＴ１０を制御信号９とは逆相
の共通の制御信号１３により制御するようにしたもので
ある。その他の構成は、実施の形態５と同一なのでその
重複する説明は省略する。
【００５３】以上のように、この実施の形態７によれ
ば、実施の形態５の効果を損なうことなく、制御信号の
本数を低減できるため、半導体集積回路装置のチップの
低面積化が可能となる。
【００５４】実施の形態８．図１０はこの発明の実施の
形態８による半導体集積回路装置を示す回路図であり、
この実施の形態８は、図９において、図３に示したよう
に、ダイオード３１，３３を直列接続し、ダイオード３
２，３４を直列接続したものである。
【００５５】以上のように、この実施の形態８によれ
ば、ダイオードを直列に２個つなぐことによって、実施
の形態２に示したように不使用時においてリーク電流を
実施の形態６の場合よりもさらに低減することができ
る。
【００５６】実施の形態９．図１１はこの発明の実施の
形態９による半導体集積回路装置を示す回路図であり、
この実施の形態９は、図１１において、図５に示したよ
うに、ｐチャネルＭＯＳＦＥＴ３５，３６を直列接続
し、また、ｎチャネルＭＯＳＦＥＴ３７，３８を直列接
続したものである。
【００５７】以上のように、この実施の形態９によれ
ば、特別なダイオード素子を設ける必要がなく、ＭＯＳ
ＦＥＴのみで全回路を構成することができ、製造を容易
にすることができる。
【００５８】実施の形態１０．図１２はこの発明の実施
の形態１０による半導体集積回路装置を示す回路図であ
り、この実施の形態１０は、図５において、ｐチャネル
ＭＯＳＦＥＴ３５，３６を、閾値電圧の絶対値の大きい
ｐチャネルＭＯＳＦＥＴ（ＭＯＳＦＥＴ）１１１、およ
び閾値電圧の絶対値の小さいｐチャネルＭＯＳＦＥＴ
（ＭＯＳＦＥＴ）１１２，１１３とし、また、ｎチャネ
ルＭＯＳＦＥＴ３７，３８を、閾値電圧の絶対値の小さ
いｎチャネルＭＯＳＦＥＴ（ＭＯＳＦＥＴ）１１４，１
１５、および閾値電圧の絶対値の大きいｎチャネルＭＯ
ＳＦＥＴ（ＭＯＳＦＥＴ）１１６としたものである。
【００５９】以上のように、この実施の形態１０によれ
ば、閾値電圧の絶対値の大きいＭＯＳＦＥＴと閾値電圧
の絶対値の小さいＭＯＳＦＥＴとを併用することによっ
て、電圧降下値をさらに細かく設定することができ、従
って、より精密に低消費電力化を達成することができ
る。
【００６０】実施の形態１１．図１３はこの発明の実施
の形態１１による半導体集積回路装置を示す回路図であ
り、この実施の形態１１は、図１３において、電源５１
の電位を電源５２からＤＣ−ＤＣコンバータ（電圧変換
器）５７によって発生させるものである。
【００６１】以上のように、この実施の形態１１によれ
ば、電源５２よりも電源５１の方が低電圧となるため、
ＤＣ−ＤＣコンバータ５７は高電圧を入力とし低電圧を
出力とする低電圧発生回路とすることができ、外部から
の電源入力を電源５２のみとする単一電源で、実施の形
態５と同様の効果を得ることができる。
【００６２】実施の形態１２．図１４はこの発明の実施
の形態１２による半導体集積回路装置を示す回路図であ
り、この実施の形態１２は、電源５２の電位を電源５１
からＤＣ−ＤＣコンバータ（電圧変換器）５８によって
発生させるものである。
【００６３】以上のように、この実施の形態１２によれ
ば、電源５２よりも電源５１の方が低電圧となるため、
ＤＣ−ＤＣコンバータ５８は低電圧を入力とし高電圧を
出力とする高電圧発生回路とすることができ、外部から
の電源入力を電源５１のみとする単一電源で、実施の形
態５と同様の効果を得ることができる。
【００６４】実施の形態１３．図１５はこの発明の実施
の形態１３によるインタフェース回路を構成した半導体
集積回路装置を示す回路図であり、図において、２７は
動作時に１．０Ｖ、不使用時に３．３Ｖの電位を有する
電源（第１の電源）、１１はＧＮＤ（第２の電源）、８
は動作時に１．０Ｖ、不使用時に２．７Ｖの電位を有す
るＶＡ１．８、ＶＢ１．１２は動作時に０Ｖ、不使用時
に０．６Ｖの電位を有するＶＢ１であり、これらは図１
に示したものと同一のものである。
【００６５】また、６１は図１５で示したインタフェー
ス回路の次段の回路と同一の電位を有する電源（第４の
電源）であり、ここでは、３．３Ｖとする。６２は入力
信号の入力ノードであり、例えば、図１に示した２入力
ＮＡＮＤゲート１またはラッチ回路２０の出力信号を入
力するものである。６３〜６８はｐチャネルＭＯＳＦＥ
Ｔ、６９〜７４はｎチャネルＭＯＳＦＥＴであり、ｐチ
ャネルＭＯＳＦＥＴ６３，６４はｐチャネルＭＯＳＦＥ
Ｔ６５〜６８よりも閾値電圧の絶対値が小さく設定され
ている。また、ｎチャネルＭＯＳＦＥＴ６９〜７２はｎ
チャネルＭＯＳＦＥＴ７３，７４よりも閾値電圧の絶対
値が小さく設定されている。
【００６６】また、ｐチャネルＭＯＳＦＥＴ６３および
ｎチャネルＭＯＳＦＥＴ６９と、ｐチャネルＭＯＳＦＥ
Ｔ６４およびｎチャネルＭＯＳＦＥＴ７０とは共に、Ｖ
Ａ１．８とＶＢ１．１２との間に直列接続され、それら
ｐチャネルＭＯＳＦＥＴ６３，６４の基板端子が電源２
７に接続されると共に、それらｎチャネルＭＯＳＦＥＴ
６９，７０の基板端子がＧＮＤ１１に接続され、それら
の回路により、２入力ＮＡＮＤゲート１またはラッチ回
路２０の出力信号を入力ノード６２から入力し、“Ｈ”
または“Ｌ”レベルを検出するレベル検出回路を構成す
る。
【００６７】また、ｐチャネルＭＯＳＦＥＴ６５および
ｎチャネルＭＯＳＦＥＴ７１と、ｐチャネルＭＯＳＦＥ
Ｔ６６およびｎチャネルＭＯＳＦＥＴ７２とは共に、電
源６１とＶＢ１．１２との間に直列接続され、それらｐ
チャネルＭＯＳＦＥＴ６５，６６の基板端子が電源６１
に接続されると共に、それらｎチャネルＭＯＳＦＥＴ７
１，７２の基板端子がＧＮＤ１１に接続され、それらの
回路により、ノード７７，７８の信号に応じて、レベル
検出回路によって検出されたレベルが“Ｈ”レベルであ
る期間を電源６１の電位に変換し、“Ｌ”レベルである
期間をＶＢ１．１２の電位にする第１のレベル変換回路
（レベル変換回路）を構成する。
【００６８】さらに、ｐチャネルＭＯＳＦＥＴ６７およ
びｎチャネルＭＯＳＦＥＴ７３と、ｐチャネルＭＯＳＦ
ＥＴ６８およびｎチャネルＭＯＳＦＥＴ７４とは共に、
電源６１とＧＮＤ１１との間に直列接続され、それらｐ
チャネルＭＯＳＦＥＴ６７，６８の基板端子が電源６１
に接続されると共に、それらｎチャネルＭＯＳＦＥＴ７
３，７４の基板端子がＧＮＤ１１に接続され、それらの
回路により、ノード７９，８０の信号に応じて、レベル
検出回路によって検出されたレベルが“Ｈ”レベルであ
る期間を電源６１の電位にし、“Ｌ”レベルである期間
をＧＮＤ１１の電位に変換して、ノード７９，８０から
次段の回路に出力する第２のレベル変換回路（レベル変
換回路）を構成する。
【００６９】次に動作について説明する。従来の回路で
は、通常例えば３．３Ｖ等の単一電源で動作し、信号の
入出力レベルも全て０〜３．３Ｖであり、この発明の実
施の形態のような動作時と不使用時とで信号のレベルが
変化するということは起こらない。実施の形態１の図２
で示したように、実施の形態１では、例えば動作時には
信号のレベルは０〜１．０Ｖ、不使用時には０．６〜
２．７Ｖと変化するため、これをそのまま従来の次段の
回路に入力すると、入力部の回路が正常に動作せず、誤
動作を起こしたり、あるいは不必要なＤＣ電流が流れて
消費電力を増大させてしまう。この実施の形態１３のイ
ンタフェース回路は、このような誤動作や消費電力の増
大を防ぎ、実施の形態１から実施の形態１２の回路で生
成される信号を、安定に従来の回路の信号レベルに変換
するためのものである。
【００７０】まず、動作時には、入力ノード６２は
“Ｈ”レベル１．０Ｖ、“Ｌ”レベル０Ｖの信号となる
ので、ｐチャネルＭＯＳＦＥＴ６３およびｎチャネルＭ
ＯＳＦＥＴ６９から構成されるインバータ回路によって
同じ信号レベルを持つ反転信号がノード７５に出力され
る。この反転信号はｐチャネルＭＯＳＦＥＴ６４および
ｎチャネルＭＯＳＦＥＴ７０から構成されるインバータ
回路によってさらに反転され、ノード６２，７５と同じ
信号レベルでノード７６に出力される。したがって、ノ
ード７５とノード７６は相補信号となり、これらはｎチ
ャネルＭＯＳＦＥＴ７１，７２にそれぞれ入力される。
【００７１】ｐチャネルＭＯＳＦＥＴ６５，６６は、そ
れぞれ電源６１とｎチャネルＭＯＳＦＥＴ７１，７２と
の間に接続され、互いにゲートとドレインを交差接続さ
れた構成を有するため、ノード７７，７８の信号レベル
は“Ｌ”レベルが０Ｖ、“Ｈ”レベルが３．３Ｖとな
る。なぜならば、仮にノード７５が“Ｈ”レベル、ノー
ド７６が“Ｌ”レベルとすると、ｎチャネルＭＯＳＦＥ
Ｔ７１はオン状態、ｎチャネルＭＯＳＦＥＴ７２はオフ
状態となるため、ノード７７が“Ｌ”レベルに引き下げ
られ、その結果、ｐチャネルＭＯＳＦＥＴ６６がオン状
態となりノード７８は電源６１の３．３Ｖまで引き上げ
られる。このため、ｐチャネルＭＯＳＦＥＴ６５はオフ
状態となり、ノード７７はＶＢ１．１２のレベルである
０Ｖまで引き下げられる。ノード７５が“Ｌ”レベル、
ノード７６が“Ｈ”レベルになると同様の動作により、
ノード７７は電源６１の３．３Ｖまで引き上げられ、ノ
ード７８はＶＢ１．１２のレベルである０Ｖまで引き下
げられる。すなわち、ｐチャネルＭＯＳＦＥＴ６５，６
６およびｎチャネルＭＯＳＦＥＴ７１，７２からなる回
路は“Ｌ”レベルをＶＢ１．１２のレベル、“Ｈ”レベ
ルを電源６１のレベルとする信号を出力するレベル変換
回路とみなすことができる。
【００７２】次に、ｐチャネルＭＯＳＦＥＴ６７，６８
については、ノード７７が“Ｌ”レベル、ノード７８が
“Ｈ”レベルとすると、ｐチャネルＭＯＳＦＥＴ６７は
オン状態、ｐチャネルＭＯＳＦＥＴ６８はオフ状態とな
るため、ノード７９が“Ｈ”レベルに引き上げられ、そ
の結果、ｎチャネルＭＯＳＦＥＴ７４がオン状態となり
ノード８０はＧＮＤ１１のレベルの０Ｖまで引き下げら
れる。このため、ｎチャネルＭＯＳＦＥＴ７３はオフ状
態となり、ノード７９は電源６１のレベルである３．３
Ｖまで引き上げられる。ノード７７が“Ｈ”レベル、ノ
ード７８が“Ｌ”レベルになると同様の動作により、ノ
ード７９はＧＮＤ１１のレベルの０Ｖまで引き下げら
れ、ノード８０は電源６１のレベルである３．３Ｖまで
引き上げられる。すなわち、ｐチャネルＭＯＳＦＥＴ６
７，６８およびｎチャネルＭＯＳＦＥＴ７３，７４から
なる回路は、“Ｌ”レベルをＶＢ１．１２のレベル、
“Ｈ”レベルを電源６１のレベルとする信号を入力し
て、“Ｌ”レベルをＧＮＤ１１のレベル、“Ｈ”レベル
を電源６１のレベルとする信号を出力するレベル変換回
路とみなすことができる。
【００７３】以上のように、動作時において図１５に示
したインタフェース回路は、“Ｌ”レベルをＶＢ１．１
２のレベル、“Ｈ”レベルをＶＡ１．８のレベルとする
信号を、“Ｌ”レベルをＧＮＤ１１のレベル、“Ｈ”レ
ベルを電源６１のレベルとする信号に変換するレベル変
換回路として動作する。しかも、オフ状態のＭＯＳＦＥ
Ｔは全てソースの電位とゲートの電位が等しくなるよう
に動作するため、不必要なＤＣ電流が流れることはな
く、低消費電力の動作を実現する。
【００７４】次に、不使用時においては、図２に示した
ように、ＶＡ１．８が２．７Ｖ、ＶＢ１．１２が０．６
Ｖとなるが、このインタフェース回路の動作は上述した
ものと変わらず、内部ノードのレベルのみが変化する。
即ち、ノード６２，７５，７６の電位は“Ｌ”レベルが
ＶＢ１．１２の０．６Ｖ、“Ｈ”レベルがＶＡ１．８の
２．７Ｖとなり、この結果、ノード７７，７８の電位
は、“Ｌ”レベルがＶＢ１．１２の０．６Ｖ、“Ｈ”レ
ベルが電源６１の３．３Ｖとなる。さらに、ノード７
９，８０の電位は、“Ｌ”レベルがＧＮＤ１１の０Ｖ、
“Ｈ”レベルが電源６１の３．３Ｖとなる。また、この
時、閾値電圧の絶対値の小さいＭＯＳＦＥＴ６３，６４
および６９〜７２には、全て基板に逆バイアスがかかる
ため、閾値電圧の絶対値が増加し、リーク電流が低減さ
れる。また、その他のＭＯＳＦＥＴは閾値電圧の絶対値
が大きく設定されているので、リーク電流は小さい。し
たがって、不使用時においてこのインタフェース回路
は、動作時と同様に“Ｌ”レベルをＶＢ１．１２のレベ
ル、“Ｈ”レベルがＶＡ１．８のレベルとする信号を、
“Ｌ”レベルをＧＮＤ１１のレベル、“Ｈ”レベルを電
源６１のレベルとする信号に変換するレベル変換回路と
して動作する。しかも、不使用時のリーク電流は小さく
抑えられている。
【００７５】以上のように、この実施の形態１３によれ
ば、インタフェース回路は、動作時と不使用時の両方に
おいて入力信号のレベルを、“Ｌ”レベルをＧＮＤ１１
のレベル、“Ｈ”レベルを電源６１の３．３Ｖとする信
号に変換し、したがって、この出力信号によって従来の
次段の回路を安定に動作させることができる。しかも、
オフ状態のＭＯＳＦＥＴは、全てソースの電位とゲート
の電位が等しくなるように動作するため、不必要なＤＣ
電流が流れることはなく、また不使用時のリーク電流も
低減することができ、低消費電力の動作を実現する。
【００７６】実施の形態１４．図１６はこの発明の実施
の形態１４によるインタフェース回路を構成した半導体
集積回路装置を示す回路図であり、図において、８１〜
８４はｐチャネルＭＯＳＦＥＴ、８５〜８８はｎチャネ
ルＭＯＳＦＥＴであり、ｐチャネルＭＯＳＦＥＴ８１，
８２はｐチャネルＭＯＳＦＥＴ８３，８４よりも閾値電
圧の絶対値が小さく設定されている。また、ｎチャネル
ＭＯＳＦＥＴ８５〜８８はｎチャネルＭＯＳＦＥＴ６
９，７０よりも閾値電圧の絶対値が大きく設定されてい
る。
【００７７】また、ｐチャネルＭＯＳＦＥＴ８１および
ｎチャネルＭＯＳＦＥＴ８５と、ｐチャネルＭＯＳＦＥ
Ｔ８２およびｎチャネルＭＯＳＦＥＴ８６とは共に、Ｖ
Ａ１．８とＧＮＤ１１との間に直列接続され、それらｐ
チャネルＭＯＳＦＥＴ８１，８２の基板端子が電源２７
に接続されると共に、それらｎチャネルＭＯＳＦＥＴ８
５，８６の基板端子がＧＮＤ１１に接続され、それらの
回路により、ノード８９，９１の信号に応じて、レベル
検出回路によって検出されたレベルが“Ｈ”レベルであ
る期間をＶＡ１．８の電位にし、“Ｌ”レベルである期
間をＧＮＤ１１の電位に変換する第３のレベル変換回路
（レベル変換回路）を構成する。
【００７８】さらに、ｐチャネルＭＯＳＦＥＴ８３およ
びｎチャネルＭＯＳＦＥＴ８７と、ｐチャネルＭＯＳＦ
ＥＴ８４およびｎチャネルＭＯＳＦＥＴ８８とは共に、
電源６１とＧＮＤ１１との間に直列接続され、それらｐ
チャネルＭＯＳＦＥＴ８３，８４の基板端子が電源６１
に接続されると共に、それらｎチャネルＭＯＳＦＥＴ８
７，８８の基板端子がＧＮＤ１１に接続され、それらの
回路により、ノード９１，９２の信号に応じて、レベル
検出回路によって検出されたレベルが“Ｈ”レベルであ
る期間を電源６１の電位に変換し、“Ｌ”レベルである
期間をＧＮＤ１１の電位にして、ノード９３，９４から
次段の回路に出力する第４のレベル変換回路（レベル変
換回路）を構成する。その他の構成は、実施の形態１３
と同一なのでその重複する説明は省略する。
【００７９】次に動作について説明する。図１６に示し
たインタフェース回路は、図１５に示したインタフェー
ス回路において、後段に設けられた第２のレベル変換回
路を前段に設け、第３のレベル変換回路とし、また、前
段に設けられた第１のレベル変換回路を後段に設け、第
４のレベル変換回路としたものである。したがって、前
段に設けられた第３のレベル変換回路では、レベル検出
回路によって検出されたレベルが“Ｈ”レベルである期
間をＶＡ１．８の電位にし、“Ｌ”レベルである期間を
ＧＮＤ１１の電位に変換する。また、後段に設けられた
第４のレベル変換回路では、レベル検出回路によって検
出されたレベルが“Ｈ”レベルである期間を電源６１の
電位にし、“Ｌ”レベルである期間をＧＮＤ１１の電位
にする。
【００８０】以上のように、この実施の形態１４によれ
ば、インタフェース回路は、出力信号として実施の形態
１１と同様な信号を得ることができ、この出力信号によ
って従来の次段の回路を安定に動作させることができ
る。さらに、オフ状態のＭＯＳＦＥＴは、全てソースの
電位とゲートの電位が等しくなるように動作するため、
実施の形態１１と同様に不必要なＤＣ電流が流れること
はなく、また不使用時のリーク電流も低減することがで
き、低消費電力の動作を実現する。
【００８１】
【発明の効果】以上のように、この発明によれば、順序
回路のリーク電流を低減することができると共に、その
順序回路の記憶ノードの電位を全て直前の状態で保持
し、記憶ノードのデータが消失してしまうことを防ぐこ
とができる効果がある。
【００８２】この発明によれば、順序回路を構成する小
閾値電圧のＭＯＳＦＥＴによって高速に動作させること
ができる効果がある。
【００８３】この発明によれば、順序回路を構成するＭ
ＯＳＦＥＴに強い逆バイアスをかけることができ、その
順序回路のリーク電流を極めて低減することができると
共に、その順序回路の記憶ノードのデータが消失してし
まうことを防ぐことができる効果がある。
【００８４】この発明によれば、電圧変換器により容易
に第１の電源の２種類の電位を生成することができる効
果がある。
【００８５】この発明によれば、第２および第３のｐチ
ャネルＭＯＳＦＥＴという単純な回路を付加するだけ
で、電圧変換器を用いることなく、容易に第１の電源お
よび第３の電源の電位を供給することができる効果があ
る。
【００８６】この発明によれば、第１のｐチャネルＭＯ
ＳＦＥＴのサイズを小さくすることができ、これにより
半導体集積回路装置のチップサイズを小さくすることが
できる効果がある。
【００８７】この発明によれば、オン電圧を容易に調整
することができ、順序回路の不使用時のリーク電流をさ
らに低減することができ、低消費電力化を実現すること
ができる効果がある。
【００８８】この発明によれば、オン電圧を容易に調整
することができ、順序回路の不使用時のリーク電流をさ
らに低減することができ、低消費電力化を実現すること
ができる。また、特別なダイオード素子を設ける必要が
なく、ＭＯＳＦＥＴのみで全回路を構成することがで
き、製造を容易にすることができる効果がある。
【００８９】この発明によれば、ゲート信号の本数を低
減できるための半導体集積回路のチップの低面積化がで
きる効果がある。
【００９０】この発明によれば、閾値電圧の絶対値の大
きいＭＯＳＦＥＴと閾値電圧の絶対値の小さいＭＯＳＦ
ＥＴとを併用することによって、電圧降下値をさらに細
かく設定することができ、従って、より精密に低消費電
力化を達成することができる効果がある。
【００９１】この発明によれば、外部からの電源入力を
第３の電源のみとすることができ、製造を容易にするこ
とができる効果がある。
【００９２】この発明によれば、外部からの電源入力を
第１の電源のみとすることができ、製造を容易にするこ
とができる効果がある。
【００９３】この発明によれば、レベル変換回路の出力
信号によって従来の次段の回路の電位と整合性を持たせ
ることができ、従来の次段の回路を安定に動作させるこ
とができる効果がある。
【００９４】この発明によれば、第２のレベル変換回路
の出力信号によって従来の次段の回路の電位と整合性を
持たせることができ、従来の次段の回路を安定に動作さ
せることができる。また、オフ状態のＭＯＳＦＥＴは、
不必要なＤＣ電流が流れることはなく、不使用時のリー
ク電流も低減することができ、低消費電力の動作を実現
する効果がある。
【００９５】この発明によれば、第４のレベル変換回路
の出力信号によって従来の次段の回路の電位と整合性を
持たせることができ、従来の次段の回路を安定に動作さ
せることができる。また、オフ状態のＭＯＳＦＥＴは、
不必要なＤＣ電流が流れることはなく、不使用時のリー
ク電流も低減することができ、低消費電力の動作を実現
する効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置を示す回路図である。
【図２】 図１における要部の電位を示すタイムチャー
トである。
【図３】 この発明の実施の形態２による半導体集積回
路装置を示す回路図である。
【図４】 図３における要部の電位を示すタイムチャー
トである。
【図５】 この発明の実施の形態３による半導体集積回
路装置を示す回路図である。
【図６】 この発明の実施の形態４による半導体集積回
路装置を示す回路図である。
【図７】 この発明の実施の形態５による半導体集積回
路装置を示す回路図である。
【図８】 この発明の実施の形態６による半導体集積回
路装置を示す回路図である。
【図９】 この発明の実施の形態７による半導体集積回
路装置を示す回路図である。
【図１０】 この発明の実施の形態８による半導体集積
回路装置を示す回路図である。
【図１１】 この発明の実施の形態９による半導体集積
回路装置を示す回路図である。
【図１２】 この発明の実施の形態１０による半導体集
積回路装置を示す回路図である。
【図１３】 この発明の実施の形態１１による半導体集
積回路装置を示す回路図である。
【図１４】 この発明の実施の形態１２による半導体集
積回路装置を示す回路図である。
【図１５】 この発明の実施の形態１３によるインタフ
ェース回路を構成した半導体集積回路装置を示す回路図
である。
【図１６】 この発明の実施の形態１４によるインタフ
ェース回路を構成した半導体集積回路装置を示す回路図
である。
【図１７】 従来の低電圧動作による半導体集積回路装
置を示す回路図である。
【図１８】 従来の順序回路を構成した半導体集積回路
装置を示す回路図である。
【符号の説明】
６ ｐチャネルＭＯＳＦＥＴ（第１のスイッチ素子，第
１のｐチャネルＭＯＳＦＥＴ）、８ 給電線（第１の給
電ライン）、１０ ｎチャネルＭＯＳＦＥＴ（第２のス
イッチ素子，第１のｎチャネルＭＯＳＦＥＴ）、１１
接地電位ノード（第２の電源）、１２ 給電線（第２の
給電ライン）、２０ ラッチ回路（順序回路）、２１，
２２ ｐチャネルＭＯＳＦＥＴ、２３，２４ ｎチャネ
ルＭＯＳＦＥＴ、２７ 電源（第１の電源，第１のノー
ド）、３１，３３ ダイオード（第１の電圧降下回
路）、３２，３４ ダイオード（第２の電圧降下回
路）、３５，３６ ｐチャネルＭＯＳＦＥＴ（ＭＯＳＦ
ＥＴ，第１の電圧降下回路）、３７，３８ ｎチャネル
ＭＯＳＦＥＴ（ＭＯＳＦＥＴ，第２の電圧降下回路）、
４１，５７，５８ ＤＣ−ＤＣコンバータ（電圧変換
器）、５１ 電源（第１の電源）、５２ 電源（第３の
電源）、５３ ｐチャネルＭＯＳＦＥＴ（第２のｐチャ
ネルＭＯＳＦＥＴ）、５４ ｐチャネルＭＯＳＦＥＴ
（第３のｐチャネルＭＯＳＦＥＴ）、６１ 電源（第４
の電源）、６３，６４ ｐチャネルＭＯＳＦＥＴ（レベ
ル検出回路）、６５，６６ ｐチャネルＭＯＳＦＥＴ
（レベル変換回路，第１のレベル変換回路）、６７，６
８ ｐチャネルＭＯＳＦＥＴ（レベル変換回路，第２の
レベル変換回路）、６９，７０ ｎチャネルＭＯＳＦＥ
Ｔ（レベル検出回路）、７１，７２ ｎチャネルＭＯＳ
ＦＥＴ（レベル変換回路，第１のレベル変換回路）、７
３，７４ ｎチャネルＭＯＳＦＥＴ（レベル変換回路，
第２のレベル変換回路）、８１，８２ ｐチャネルＭＯ
ＳＦＥＴ（レベル変換回路，第３のレベル変換回路）、
８３，８４ ｐチャネルＭＯＳＦＥＴ（レベル変換回
路，第４のレベル変換回路）、８５，８６ ｎチャネル
ＭＯＳＦＥＴ（レベル変換回路，第３のレベル変換回
路）、８７，８８ ｎチャネルＭＯＳＦＥＴ（レベル変
換回路，第４のレベル変換回路）、１０１ ｐチャネル
ＭＯＳＦＥＴ（第１のｐチャネルＭＯＳＦＥＴ）、１１
１〜１１３ ｐチャネルＭＯＳＦＥＴ（ＭＯＳＦＥ
Ｔ）、１１４〜１１６ ｎチャネルＭＯＳＦＥＴ（ＭＯ
ＳＦＥＴ）。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第２の電源よりも高い電位を有する第１
    の電源と、その第１の電源と第１の給電ラインとの間を
    接続する第１のスイッチ素子と、上記第２の電源と第２
    の給電ラインとの間を接続する第２のスイッチ素子と、
    上記第１の電源と上記第１の給電ラインとの間に接続さ
    れた第１の電圧降下回路と、上記第２の電源と上記第２
    の給電ラインとの間に接続された第２の電圧降下回路
    と、上記第１の給電ラインと上記第２の給電ラインとの
    間に接続され、ｐチャネルＭＯＳＦＥＴおよびｎチャネ
    ルＭＯＳＦＥＴにより構成され、そのｐチャネルＭＯＳ
    ＦＥＴの基板端子が上記第１の電源に接続されると共
    に、そのｎチャネルＭＯＳＦＥＴの基板端子が上記第２
    の電源に接続された順序回路とを備えた半導体集積回路
    装置。
  2. 【請求項２】 第１のスイッチ素子は、順序回路を構成
    するｐチャネルＭＯＳＦＥＴの閾値電圧よりも絶対値の
    大きい閾値電圧を有するｐチャネルＭＯＳＦＥＴにより
    構成され、第２のスイッチ素子は、上記順序回路を構成
    するｎチャネルＭＯＳＦＥＴの閾値電圧よりも絶対値の
    大きい閾値電圧を有するｎチャネルＭＯＳＦＥＴにより
    構成されたことを特徴とする請求項１記載の半導体集積
    回路装置。
  3. 【請求項３】 第１の電源は、第１の電位とその第１の
    電位よりも高い第２の電位の２種類の電位を有し、通常
    はその第１の電位に設定され、第１のスイッチ素子およ
    び第２のスイッチ素子が共にオフ状態の時に第２の電位
    に設定されることを特徴とする請求項１または請求項２
    記載の半導体集積回路装置。
  4. 【請求項４】 第１の電源の２種類の電位は、１つの電
    源から電圧変換器により生成されることを特徴とする請
    求項３記載の半導体集積回路装置。
  5. 【請求項５】 第２の電源よりも高い電位を有する第１
    の電源と、その第１の電源よりも高い電位を有する第３
    の電源と、上記第１の電源と第１の給電ラインとの間を
    接続する第１のｐチャネルＭＯＳＦＥＴと、上記第１の
    電源と第１のノードとの間を接続する第２のｐチャネル
    ＭＯＳＦＥＴと、上記第１のノードと上記第３の電源と
    の間を接続する第３のｐチャネルＭＯＳＦＥＴと、上記
    第２の電源と第２の給電ラインとの間を接続する第１の
    ｎチャネルＭＯＳＦＥＴと、上記第１のノードと上記第
    １の給電ラインとの間に接続された第１の電圧降下回路
    と、上記第２の電源と上記第２の給電ラインの間に接続
    された第２の電圧降下回路と、上記第１の給電ラインと
    上記第２の給電ラインとの間に接続され、上記第１から
    第３のｐチャネルＭＯＳＦＥＴの閾値電圧よりも絶対値
    の小さい閾値電圧を有するｐチャネルＭＯＳＦＥＴ、お
    よび上記第１のｎチャネルＭＯＳＦＥＴの閾値電圧より
    も絶対値の小さい閾値電圧を有するｎチャネルＭＯＳＦ
    ＥＴにより構成され、そのｐチャネルＭＯＳＦＥＴの基
    板端子が上記第１のノードに接続されると共に、そのｎ
    チャネルＭＯＳＦＥＴの基板端子が上記第２の電源に接
    続された順序回路とを備えた半導体集積回路装置。
  6. 【請求項６】 第１のｐチャネルＭＯＳＦＥＴは、第２
    および第３のｐチャネルＭＯＳＦＥＴの閾値電圧よりも
    絶対値の小さい閾値電圧を有し、且つその第１のｐチャ
    ネルＭＯＳＦＥＴを制御する“Ｈ”レベルのゲート信号
    の電位が第１の電源の電位よりも高く設定されることを
    特徴とする請求項５項記載の半導体集積回路装置。
  7. 【請求項７】 第１および第２の電圧降下回路は、任意
    の個数のダイオード素子を直列接続した回路により構成
    されることを特徴とする請求項１から請求項６のうちの
    いずれか１項記載の半導体集積回路装置。
  8. 【請求項８】 第１および第２の電圧降下回路は、ＭＯ
    ＳＦＥＴのゲートとドレインを共通にし、任意の個数の
    そのＭＯＳＦＥＴを直列接続した回路により構成される
    ことを特徴とする請求項１から請求項６のうちのいずれ
    か１項記載の半導体集積回路装置。
  9. 【請求項９】 第１および第２のｐチャネルＭＯＳＦＥ
    Ｔを制御するゲート信号と、第３のｐチャネルＭＯＳＦ
    ＥＴおよび第１のｎチャネルＭＯＳＦＥＴを制御するゲ
    ート信号とのうちの少なくとも一方が同一のゲート信号
    であることを特徴とする請求項５記載の半導体集積回路
    装置。
  10. 【請求項１０】 第１および第２の電圧降下回路のうち
    の少なくとも一方は、閾値電圧の絶対値の異なるＭＯＳ
    ＦＥＴにより構成されることを特徴とする請求項８項記
    載の半導体集積回路装置。
  11. 【請求項１１】 第１の電源は、第３の電源から電圧変
    換器により生成されることを特徴とする請求項５記載の
    半導体集積回路装置。
  12. 【請求項１２】 第３の電源は、第１の電源から電圧変
    換器により生成されることを特徴とする請求項５記載の
    半導体集積回路装置。
  13. 【請求項１３】 順序回路の出力信号の“Ｈ”または
    “Ｌ”レベルを検出するレベル検出回路と、そのレベル
    検出回路によって検出されたレベルが“Ｈ”レベルであ
    る期間を所定の第３の電位に変換すると共に、“Ｌ”レ
    ベルである期間を所定の第４の電位に変換するレベル変
    換回路とを備えたことをことを特徴とする請求項１から
    請求項１２のうちのいずれか１項記載の半導体集積回路
    装置。
  14. 【請求項１４】 所定の第４の電位を有する第２の電源
    と、その第２の電源よりも高い所定の第３の電位を有す
    る第４の電源と、第１の給電ラインと第２の給電ライン
    との間に接続され、ｐチャネルＭＯＳＦＥＴおよびｎチ
    ャネルＭＯＳＦＥＴの直列接続により構成され、そのｐ
    チャネルＭＯＳＦＥＴの基板端子が第１の電源に接続さ
    れると共に、そのｎチャネルＭＯＳＦＥＴの基板端子が
    上記第２の電源に接続され、順序回路の出力信号の
    “Ｈ”または“Ｌ”レベルを検出するレベル検出回路
    と、上記第４の電源と上記第２の給電ラインとの間に接
    続され、上記レベル検出回路を構成するｐチャネルＭＯ
    ＳＦＥＴの閾値電圧よりも絶対値の大きい閾値電圧を有
    するｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦ
    ＥＴの直列接続により構成され、そのｐチャネルＭＯＳ
    ＦＥＴの基板端子が上記第４の電源に接続されると共
    に、そのｎチャネルＭＯＳＦＥＴの基板端子が上記第２
    の電源に接続され、上記レベル検出回路によって検出さ
    れたレベルが“Ｈ”レベルである期間を所定の上記第３
    の電位に変換し、“Ｌ”レベルである期間を上記第２の
    給電ラインの電位にする第１のレベル変換回路と、上記
    第４の電源と上記第２の電源との間に接続され、上記レ
    ベル検出回路を構成するｐチャネルＭＯＳＦＥＴの閾値
    電圧よりも絶対値の大きい閾値電圧を有するｐチャネル
    ＭＯＳＦＥＴおよび上記レベル検出回路を構成するｎチ
    ャネルＭＯＳＦＥＴの閾値電圧よりも絶対値の大きい閾
    値電圧を有するｎチャネルＭＯＳＦＥＴの直列接続によ
    り構成され、そのｐチャネルＭＯＳＦＥＴの基板端子が
    上記第４の電源に接続されると共に、そのｎチャネルＭ
    ＯＳＦＥＴの基板端子が上記第２の電源に接続され、上
    記レベル検出回路によって検出されたレベルが“Ｈ”レ
    ベルである期間を所定の上記第３の電位にして出力し、
    “Ｌ”レベルである期間を上記第２の電源の電位に変換
    して出力する第２のレベル変換回路とを備えたことを特
    徴とする請求項１から請求項１２のうちのいずれか１項
    記載の半導体集積回路装置。
  15. 【請求項１５】 所定の第４の電位を有する第２の電源
    と、その第２の電源よりも高い所定の第３の電位を有す
    る第４の電源と、第１の給電ラインと第２の給電ライン
    との間に接続され、ｐチャネルＭＯＳＦＥＴおよびｎチ
    ャネルＭＯＳＦＥＴの直列接続により構成され、そのｐ
    チャネルＭＯＳＦＥＴの基板端子が第１の電源に接続さ
    れると共に、そのｎチャネルＭＯＳＦＥＴの基板端子が
    上記第２の電源に接続され、順序回路の出力信号の
    “Ｈ”または“Ｌ”レベルを検出するレベル検出回路
    と、上記第１の給電ラインと上記第２の電源との間に接
    続され、ｐチャネルＭＯＳＦＥＴおよび上記レベル検出
    回路を構成するｎチャネルＭＯＳＦＥＴの閾値電圧より
    も絶対値の大きい閾値電圧を有するｎチャネルＭＯＳＦ
    ＥＴの直列接続により構成され、そのｐチャネルＭＯＳ
    ＦＥＴの基板端子が上記第１の電源に接続されると共
    に、そのｎチャネルＭＯＳＦＥＴの基板端子が上記第２
    の電源に接続され、上記レベル検出回路によって検出さ
    れたレベルが“Ｈ”レベルである期間を上記第２の給電
    ラインの電位にし、“Ｌ”レベルである期間を所定の上
    記第４の電位にする第３のレベル変換回路と、上記第４
    の電源と上記第２の電源との間に接続され、上記レベル
    検出回路を構成するｐチャネルＭＯＳＦＥＴの閾値電圧
    よりも絶対値の大きい閾値電圧を有するｐチャネルＭＯ
    ＳＦＥＴおよび上記レベル検出回路を構成するｎチャネ
    ルＭＯＳＦＥＴの閾値電圧よりも絶対値の大きい閾値電
    圧を有するｎチャネルＭＯＳＦＥＴの直列接続により構
    成され、そのｐチャネルＭＯＳＦＥＴの基板端子が上記
    第４の電源に接続されると共に、そのｎチャネルＭＯＳ
    ＦＥＴの基板端子が上記第２の電源に接続され、上記レ
    ベル検出回路によって検出されたレベルが“Ｈ”レベル
    である期間を所定の上記第３の電位に変換して出力し、
    “Ｌ”レベルである期間を上記第２の電源の電位にして
    出力する第４のレベル変換回路とを備えたことを特徴と
    する請求項１から請求項１２のうちのいずれか１項記載
    の半導体集積回路装置。
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