JP2012039644A - 低漏出のデータ保持回路を有する集積回路およびその方法 - Google Patents

Abstract

【課題】本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供する。
【解決手段】集積回路は、第１の回路と、スリープトランジスタ回路とを有する。第１の回路は、入力信号を受信して、その入力信号を処理する。第１の回路は、また、漏れの少ないスリープ状態でデータを保持する。スリープトランジスタ回路は、第１の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第１の回路でデータを保持している間、スリープ信号に基づいて、漏れが少なくなるようスリープ状態で第１の回路の電力消費を低減する。
【選択図】図２

Description

本発明は、概して、集積回路、より具体的には、低漏出のデータ保持回路に関する。

ほとんどの集積回路は、電力消費全体を低減するという設計目標を有する。集積回路によって消費される全電力は、動的電力消費と、待機漏れ電流消費とを含む。集積回路を設計する際の課題は、集積回路の性能及び費用目標を維持しながら、動的電力及び漏れ電力を低減することである。

相補型金属酸化膜半導体（ＣＭＯＳ）では、例えば、ｐｎ接合逆バイアス電流、閾値下漏出、酸化トンネル電流、ホットキャリア注入によるゲート電流、ゲート誘導ドレイン漏出、及びチャネルパンチスルー電流のような様々な種類の漏れが発生する。ＣＭＯＳトランジスタの閾値電圧がより高い性能のために低減される場合に、漏れ電力はＣＭＯＳ回路の全電力消費にとって重要である。

ＣＭＯＳ回路の漏れ電力を低減するには２つのアプローチが存在する。第１のアプローチは、トランジスタのドーピングプロファイルを制御するプロセスレベル技術である。他のアプローチは、例えば、ドレイン、ソース、ゲート及びボディのような、異なったデバイス端子での電圧が制御されるところの回路レベル技術である。幾つかの回路レベル技術について以下で説明する。

米国特許第６，２０８，１０１号Ｂ１明細書 米国特許第６，３０７，２３３号Ｂ１明細書 米国特許第６，３８４，６３９号Ｂ１明細書 米国特許第６，５５２，６０１号Ｂ１明細書 米国特許第６，６２４，６８７号Ｂ１明細書 米国特許出願公開第２０００／００３９９５４号Ａ１明細書 米国特許第６，５９８，１４８号明細書 米国特許第５，０２３，４８０号明細書 米国特許第５，５２８，１７３号明細書 米国特許第５，９５２，８６５号明細書 米国特許第５，９６３，０５４号明細書 米国特許第６，０４３，６９８号明細書 米国特許第６，２８８，５９１号明細書 米国特許第６，４１４，５３４号明細書 米国特許第６，４３７，６２７号明細書 米国特許第６，８６４，７１８号明細書 米国特許出願公開第２００４／０２６８２７８号Ａ１明細書 米国特許出願公開第２００６／０００６９２９号Ａ１明細書 米国特許第６，５２２，１７１号明細書 米国特許第６，９９８，８９５号明細書 米国特許第６，６２１，３０６号明細書 米国特許第６，４３７，６２３号明細書 米国特許第６，２４６，２６５号明細書 米国特許第５，２７４，６０１号明細書 米国特許第５，４８６，７７４号明細書 米国特許第６，８３８，９０１号Ｂ２明細書 米国特許第５，９７３，５５２号明細書 米国特許第６，０４６，６２７号明細書 米国特許第６，３２９，８７４号Ｂ１明細書 米国特許第６，６３１，５０２号Ｂ２明細書 米国特許第７，２２７，３８３号Ｂ２明細書 米国特許第７，３４８，８０４号Ｂ２明細書 米国特許第６，４５６，１１０号Ｂ１明細書 中国特許第１７０８９０３号Ａ明細書 国際特許出願公開第２００４／０４０７６３号Ａ１明細書 国際特許出願公開第２００１／０２４３６４号Ａ１明細書 ドイツ共和国特許第１９８１１３５３号Ｃ１明細書 欧州特許第１３３１７３６号Ａ１明細書 米国特許出願公開第２００３／００６７３２２号Ａ１明細書

１つの回路レベル技術は、自己反転バイアスとも呼ばれる積層トランジスタである。直列接続されたトランジスタの積層内の１より多くのトランジスタがオフとされる場合に、閾値下漏れ電流は低減される。トランジスタ積層に伴う１つの問題は、漏れ電流の１／３の低減（ｔｈｒｅｅ ｔｉｍｅｓ ｒｅｄｕｃｔｉｏｎ）しか達成されない点である。

他の回路レベル技術は、多重閾値電圧設計である。高低両方の閾値トランジスタは、漏れ問題を扱うために同じチップ状にある。高閾値トランジスタは、閾値下漏れ電流を抑制する。低閾値トランジスタは、より高い性能を実現するために使用される。複数の閾値設計に伴う１つの問題は、プロセスの複雑性及び費用が増大する点である。

他の回路レベル技術は、ボディ電圧が閾値電圧を変更するよう変えられるところの多重ボディバイアスである。別々のボディバイアスが異なるＮＭＯＳトランジスタへ印加される場合に、トランジスタは、同じウェル（ｗｅｌｌ）を共有することができない。これは、トリプルウェル技術を必要とする。１つの問題は、ウェルバイアスが、多数のチップ領域を費やし、夫々のセルに対して余分な電力供給を必要とする点である。この技術は、また、プロセスの複雑性を増大させ、漏れの低減は最適ではない。

漏れを低減するための他の技術は、スリープトランジスタである。図１は、スリープトランジスタを含む先行技術による回路を表す。ＮＭＯＳスリープトランジスタに関して、１又はそれ以上のＮＭＯＳトランジスタは、セルトランジスタに直列にＶＳＳへ論理ゲートを加えられる。ＮＭＯＳスリープトランジスタは、論理ゲートをオン及びオフとするスイッチとして動作する。図１において、スリープトランジスタ１３０は、通常のセル動作の間はオンとされている（ゲートがＶＤＤへ結合される）。セルが遊休状態である場合には、スリープトランジスタ１３０は、セルの漏れ電流を低減するようオフとされる（ゲートがＶＳＳへ結合される）。スリープトランジスタは、また、ＰＭＯＳトランジスタであっても良い。スリープトランジスタに伴う１つの問題は、全ての論理がスリープトランジスタを有する場合に、論理はそれらの状態情報を失いうる点である。

本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供することによって上記問題を扱う。集積回路は、第１の回路と、スリープトランジスタ回路とを有する。第１の回路は、入力信号を受信し、この入力信号を処理する。第１の回路は、また、低漏出であるスリープ状態でデータを保持する。スリープトランジスタ回路は、第１の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第１の回路でデータを保持している間に、スリープ信号に基づいて低漏出となるようスリープ状態にある第１の回路の電力消費を低減する。

幾つかの実施例では、スリープ信号は、電源投入状態を示し、スリープトランジスタは、スリープ信号に基づいて第１の回路の電源を投入する。幾つかの実施例では、第１の回路は、保留信号を受信し、その保留信号に基づいてデータを保持する。幾つかの実施例では、第１の回路は、マスターラッチ回路と、電源停止状態でデータを保持するスレーブラッチ回路とを有する。

先行技術でスリープトランジスタを有する回路の実例である。 本発明の実施例で電源を有する集積回路の実例である。 本発明の実施例で絶縁ゲート及びＤフリップフロップを有するパワーアイランド管理部の実例である。 本発明の実施例でのパワーアイランド管理部の実例である。 本発明の実施例でのフリップフロップ回路のＤ／Ｑ部の実例である。 本発明の実施例でのフリップフロップ回路のＣＫ部の実例である。 本発明の実施例でのＯＦＦノードのスリープトランジスタの実例である。 本発明の実施例でのＳＢノードのスリープトランジスタの実例である。 本発明の実施例でのＳＢノードの中（ｍｏｄｅｒａｔｅ）インピーダンストランジスタの実例である。 本発明の実施例でマスターラッチにおけるトライステートインバータ回路の実例である。 本発明の実施例でスレーブラッチにおけるトライステートインバータ回路の実例である。 本発明の実施例でのＨＯＬＤＢ及びＳＬＥＥＰＢ信号の実例である。 本発明の実施例での低漏出且つデータ保持のための回路の実例である。 本発明の実施例でのスレーブラッチ回路の実例である。 本発明の実施例でのＩ／Ｏパッド用レベルシフター回路の実例である。

例となる図面に示されるように、本発明に従うシステム及び方法の実施例について、以下で詳細に説明する。なお、同じ参照番号は、図面の間で同じ又は対応する要素を表す。しかし、本発明が様々な形で具現化されうることは明らかである。従って、ここで開示される特定の詳細は、限定としてではなく、むしろ、特許請求の範囲の根拠として、及び、実質的に如何なる適度に詳細なシステム、構造、方法、プロセス又は作法においても本発明を用いるよう当業者に教示するための代表的基礎として解釈されるべきである。

［パワーアイランド管理部（図２〜４）］
幾つかの実施例において、集積回路は、パワーアイランドに区切られる。その場合、電力消費は、パワーアイランド内で制御可能である。パワーアイランド管理部は、パワーアイランドの電力消費を制御するよう制御信号をパワーアイランドへ供給する。幾つかの実施例では、低漏出のデータ保持回路がパワーアイランド内に配置されている。

図２は、本発明の実施例において、電源２８０を有する集積回路２００の実例を表す。集積回路２００は、中央演算処理装置（ＣＰＵ）２１０と、クロック管理部２１２と、パワーアイランド管理部２２０、２２２、及び２２４と、電源管理部２４０と、レベルシフター／絶縁ゲート（ＬＳ／ＩＳＯ）２５０、２５２、及び２５４と、論理（パワーアイランド２）２６０と、メモリ（パワーアイランド０）２６２と、サードパーティーＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）（パワーアイランド１）２６４と、適応漏出制御部（ＡＬＣ）２７０と、バス２８０とを有する。

パワーアイランドは、電力消費がセクション（ｓｅｃｔｉｏｎ）、記述（ｄｅｌｉｎｅａｔｉｏｎ）、パーティション（ｐａｒｔｉｔｉｏｎ）、又はディビジョン（ｄｉｖｉｓｉｏｎ）内で制御される場合に、集積回路のいずれかのセクション、パーティション又はディビジョンである。幾つかの実施例では、パワーアイランドは、集積回路の地理的要因に基づいて区切られる。幾つかの実施例では、パワーアイランドは、集積回路２００の機能ＩＰに基づいて区切られる。図２に表される本実施例では、パワーアイランドは、メモリ２６２と、論理２６０と、サードパーティーＩＰ２６４とによって区切られている。パワーアイランドについては、本願に援用される２００４年５月７日出願の「パワーアイランドによる集積回路での電力管理（Ｍａｎａｇｉｎｇ Ｐｏｗｅｒ ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｐｏｗｅｒ Ｉｓｌａｎｄｓ）」と題された係属中の米国特許出願整理番号１０／８４０，８９３に更に詳細に記述されている。

パワーアイランド管理部２２０、２２２、及び２２４は、パワーアイランド内で電力を制御するよう制御信号をパワーアイランドへ供給するように構成された如何なる回路、装置、又はシステムでもある。パワーアイランド管理部２２０、２２２、及び２２４は、集積回路２００の必要性及び動作に基づいてパワーアイランドの電力消費を動的に変化させることができる。パワーアイランド管理部２２０、２２２、及び２２４は、パワーアイランドの電力消費を制御するよう、パワーアイランド内で、クロックを選択し、クロック周波数を変更し、又は電圧を変更しても良い。

ＡＬＣ２７０は、スリープトランジスタへ印加されるべき最適な電圧を供給して、パワーアイランドにおいてプロセス及び温度の変動を補償するよう制御信号を供給する。ＡＬＣ２７０は、２００４年１１月１７日出願の「集積回路の静的漏出を最低限とするシステム及び方法（Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｍｉｎｉｍｉｚｉｎｇ Ｓｔａｔｉｃ Ｌｅａｋａｇｅ ｏｆ ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」と題された米国特許出願整理番号１０／９９６，７３９に更に詳細に記述されている。

図３は、本発明の実施例において、絶縁ゲート３５０及びＤフリップフロップ３６０を有するパワーアイランド管理部２２０の実例を表す。パワーアイランド管理部２２０は、相互に結合されたデータ保持状態機械３３０及びスリープ発生器３４０を有する。

パワーアイランド管理部２２０は、ＩＳＯ信号によって絶縁ゲート３５０へ結合されている。ＩＳＯ信号は、また、他の絶縁ゲートへ結合されている。データ保持状態機械３３０は、ＤＲＢ信号を介してＤフリップフロップ３６０のＤＲＢ入力へ結合されている。データ保持状態機械３３０は、また、ＥＮＣ信号を介してＡＮＤゲート３６２へ結合されている。クロックアイランド（ＣＫＩ）信号は、データ保持状態機械３３０及びＡＮＤゲート３６２へ結合されている。スリープ発生器３４０は、ＳＬＰＢ信号を介してＤフリップフロップ３６０及びＡＮＤゲート３６２へ結合されている。ＡＮＤゲート３６２の出力は、ＣＫＡ信号を介してＤフリップフロップ３６０のＣ入力へ結合されている。システムリセット信号は、パワーアイランド管理部２２０のＲＥＳＥＴＢ入力及びＤフリップフロップ３６０のＲＢ入力へ結合されている。ＳＬＰＢ信号、ＤＲＢ信号、及びシステムリセット信号は、他のデータ保持フリップフロップへ結合されている。

図４は、本発明の実施例でのパワーアイランド管理部２２０の実例を表す。パワーアイランド管理部２２０は、ＡＮＤゲート４０２と、マルチプレクサ（ＭＵＸ）４０４と、Ｄフリップフロップ４１０と、インバータ４１２と、ＡＮＤゲート４１４と、Ｄフリップフロップ４２０と、Ｄフリップフロップ４３０と、データ保持状態機械３３０と、ＭＵＸ４３２と、ＭＵＸ４４２と、スリープ発生器３４０と、バッファ４５２とを有する。

ＤＩ０ピンは、Ｄフリップフロップ４１０のＤ入力へ結合されている。ＳＩ０ピンは、Ｄフリップフロップ４１０のＳＩ入力へ結合されている。ＣＳＢ及びＷＥＢピンは、ＡＮＤゲート４０２の入力へ結合されている。ＡＮＤゲート４０２の出力及びＳＣＫ１ピンは、ＭＵＸ４０４の入力へ結合されている。ＭＵＸ４０４の出力は、Ｄフリップフロップ４１０、Ｄフリップフロップ４２０、及びＤフリップフロップ４３０のＣ入力へ結合されている。Ｄフリップフロップ４１０のＱ出力は、ＤＯ０ピンへ結合されている。ＤＯ０ピンは、インバータ４１２の出力及びＤフリップフロップ４２０のＳＩ入力へ結合されている。ＤＩ１ピンは、Ｄフリップフロップ４２０のＤ入力へ結合されている。Ｄフリップフロップ４２０のＱ出力は、ＤＯ１ピンへ結合されている。ＤＯ１ピンは、ＡＮＤゲート４１４の入力及びＤフリップフロップ４３０のＳＩ入力へ結合されている。ＡＮＤゲート４１４の出力は、ＲＳＴＢピンへ結合されている。ＤＩ２ピンは、Ｄフリップフロップ４３０のＤ入力へ結合されている。Ｄフリップフロップ４３０のＱ出力は、ＤＯ２ピンへ結合されている。ＤＯ２ピンは、ＤＬＹ１／ＩＳＯピンへ結合されている。ＤＬＹ１／ＩＳＯピンは、ＳＯ１、ＭＵＸ４３２の入力、及びデータ保持状態機械３３０へ結合されている。

ＲＥＳＥＴＢピンは、Ｄフリップフロップ４３０、Ｄフリップフロップ４２０、及びＤフリップフロップ４１０のＲ入力へ結合されている。ＳＥピン、ＲＥＳＥＴＢピン、ＣＫＩピン、及びＳＩ２ピンは、データ保持状態機械３３０へ結合されている。データ保持状態機械３３０は、ＭＵＸ４３２の入力、ＳＯ２ピン、ＤＲＢピン、ＥＮＣピン、及びＭＵＸ４４２の入力へ結合されている。ＭＵＸ４４２の出力、ＶＤＤＩピン、及びＶＬ［０：２］は、スリープ発生器３４０へ結合されている。スリープ発生器３４０は、ＳＬＰＢピンへ結合されている。スリープ発生器３４０は、ＡＷピンを介するデータ保持状態機械３３０、及びバッファ４５２の入力へ結合されている。バッファ４５２の出力は、ＤＯ３ピンへ結合されている。ＤＲＭＯＤＥピンは、ＭＵＸ４４２へ結合されている。

動作において、パワーアイランド管理部２２０は、幾つかの実施例に係るパワーアイランドを制御するために３ビットレジスタを有する。Ｄ［０］は、入力ＤＩ０及び出力ＤＯ０により、パワーアイランドを再初期化するためのアイランドリセットである。このビットは、ＲＳＴＢを形成して、ＲＥＳＥＴＢ又はＤ［０］が作動すると即座にパワーアイランドを再初期化するようＲＥＳＥＴＢと結合される。Ｄ［１］は、入力ＤＩ１及び出力ＤＯ１により、スリープビットである。Ｄ［１］ビットが１に設定される場合、パワーアイランドは、低漏出状態へと至る。Ｄ［２］は、入力ＤＩ２及び出力ＤＯ２により、ＤＬＹ１／絶縁ビットである。ＤＲＭＯＤＥが低（ｌｏｗ）へ結合される場合、Ｄ［２］ビットは、１に設定されると、作動状態となるＤＲＢと作動状態となるＳＬＰＢとの間に１つのクロック周期遅延を加えうる。ＤＲＭＯＤＥが高（ｈｉｇｈ）へ結合される場合、Ｄ［２］ビットは、１に設定されると、パワーアイランドの絶縁を作動させる。例えばＤＯ３のようなＤ［３］は起動ビットである。このＤ［３］ビットは、ＳＬＰＢが高である場合に高状態となる。これは、パワーアイランドがスリープ状態でなくなる時を決定するようソフトウェアによって使用される。

パワーアイランド管理部２２０は、２つの動作モードを有する。１つは、データ保持フリップフロップによりパワーアイランドを支持し、他は支持しない。ＤＥＭＯＤＥピンが高へ結合される場合、パワーアイランドは、１をＤ［１］へ書き込むことによってスリープ状態とされる。データ保持状態機械３３０は、計時を実行する。絶縁（ＩＳＯ）信号は、スリープビットが１へと書き込まれる場合に作動状態となり、イネーブルクロック（ＥＮＣ）及びデータ保持（ＤＲＢ）は、パワーアイランドクロック（ＣＫＩ）に対する同期化後に低状態となりうる。１又は２のクロック周期の後に、スリープ（ＳＬＢＰ）が低状態となる。スリープモードでなくなるよう、０がＤ［１］へ書き込まれる。幾つかの実施例では、パワーアイランド内の全てのクロックバッファは、更に漏出を最低限とするようスリープ状態とされうる。ソフトウェアは、ＤＯ３が高である時を読み込むことによってパワーアイランドがスリープ状態でなくなる時を決定することができる。

一般に、システムリセットは、最初のシステム起動の直後に印加される。幾つかの実施例では、システムリセットは、全てのデータ保持フリップフロップへ送られる。システムリセット信号及びＤＩ０バーは、非データ保持フリップフロップへ初期化を提供するよう論理積で結合される（ＲＳＴＢ出力）。パワーアイランドリセットを生成するよう、Ｄ［０］は、ソフトウェアによって、１に設定され、次に０へとクリアされる。

ＤＲＭＯＤＥが低へ結合される場合、パワーアイランド管理部２２０は、また、データ保持フリップフロップを用いずにパワーアイランドに制御信号を供給することができる。パワーアイランド管理部２２０は、データ保持フリップフロップを用いずにパワーアイランドへインターフェース接続するためにハードウェア駆動メソッド及びソフトウェア駆動メソッドを有しても良い。ソフトウェアシーケンスは、以下のシーケンスを有する：
０４書き込み ／ＩＳＯをオンとする、
０６書き込み ／スリープをオンとする、ＩＳＯは作動中、
／スリープ状態解除、
０５書き込み ／スリープをオフとする、アイランドをリセット、ＩＳＯは作動中、
／スリープが高状態となるまで待機
読み込み ／ＤＯ３＝１の検査、スリープは高となる、
書き込み００ ／ＩＳＯをオフとする、通常動作。

ハードウェア駆動メソッドは、状態機械を順序づけるようクロックを使用する。ソフトウェアが取る行動のみが、スリープ状態になるよう１をスリープビット（ＤＩ１）に書き込み、スリープ状態でなくなるようスリープビットへ０を書き込むべきである。ソフトウェアは、ＤＯ３が高である時を読み込むことによってアイランドがスリープでなくなる時を決定することができる。

幾つかの実施例では、パワーアイランド管理部２２０は、フリップフロップの幾つかが正でクロックパルスを入力され（ｃｌｏｃｋｅｄ）、幾つかが負でクロックパルスを入力されるので、２つの走査回路を有する。走査回路イネーブルピンは、走査回路１（ＳＩ１が入力であり、ＳＯ１が出力である。）でのクロック、即ち、レジスタをＣＫＳ１へ切り替える。走査回路２（ＳＩ２が入力であり、ＳＯ２が出力である。）は、ＣＫＩの立ち下がりでクロックパルスを入力されるデータ保持状態機械３３０フリップフロップへ接続されている。別個の走査出力が、夫々のクロック領域に設けられる。

幾つかの実施例では、ＳＬＰＢ回路は、Ｐ型アンテナダイオードを使用する。ＳＬＰＢ回路は負の電圧へと至ることがあるので、Ｎ型アンテナダイオードは、過剰な漏出を接地させることができる。漏出は、ＳＬＰＢを負に至らせないことがあり、適切に動作しなくても良い。ＣＳＢピンは、チップセレクトピンである。ＷＥＢピンは、書き込みイネーブルピンである。ＶＬ［２：０］は、ＡＬＣ２７０（図２）によって設定される漏出制御電圧値である。ＶＤＤＩは、パワーアイランドからのＶＤＤである。

［低漏出のデータ保持回路（図５，６，７Ａ〜Ｃ，８Ａ〜８Ｂ及び９〜１２）］
図５、６、７Ａ〜Ｃ、及び８Ａ〜８Ｂは、低漏出のデータ保持回路の一実施例を開示する。本実施例において、スリープモードで、データ保持を要しないフリップフロップの回路部分は、スリープトランジスタを介して接地へ結合される。スリープトランジスタのゲートは、例えば−０．３Ｖといった負の電圧へと駆動され得るスリープ信号へ結合される。従って、フリップフロップのこのような回路部分における漏出は、排除（低減）される。スリープ状態でない場合、スリープトランジスタは、ＶＤＤ電源よりも大きい又は等しいゲート値を有する。これは効果的に回路を接地する。

データ保持を要する回路部分は、２つのトランジスタを介して接地へ結合される。１つのトランジスタは、上述したスリープトランジスタのように、前出のスリープモードでない場合に、回路を接地するよう効果的に作動する。他のトランジスタは、そのゲートが接地へ結合されているＰＭＯＳデバイスである。これは、接地に対して中間インピーダンスを設ける。このトランジスタでの電圧降下は、ＮＭＯＳトランジスタのソースバイアスを増大させることによって漏出を低減するよう作動し、同時に、回路の両端の電圧を低減する。本実施例において、データは、スリープ状態で保持され、漏出を２２倍だけ低減させる。

図５は、本発明の実施例において、フリップフロップ回路のＤ／Ｑ部５００の実例を表す。フリップフロップ回路のＤ／Ｑ部５００は、インバータ５０２と、Ｍ３ＰＭＯＳトランジスタ５０４と、Ｍ４ＮＭＯＳトランジスタ５０６と、マスターラッチ回路５１０と、Ｍ１１ＰＭＯＳトランジスタ５２２と、Ｍ１２ＮＭＯＳトランジスタ５２４と、Ｍ１３ＮＭＯＳトランジスタ５２６と、スレーブラッチ回路５３０と、インバータ５４０とを有する。

Ｄ信号入力は、インバータ５０２の入力である。インバータ５０２は、トランジスタＭ１及びＭ２を有する。インバータ５０２のソースは、ノードＯＦＦへ結合されている。これについては、以下、図７Ａで説明する。インバータ５０２の出力は、Ｍ３ＰＭＯＳトランジスタ５０４及びＭ４ＮＭＯＳトランジスタ５０６へ結合されている。Ｍ３ＰＭＯＳトランジスタ５０４のゲートは、ＣＬＫ信号入力へ結合されている。Ｍ４ＮＭＯＳトランジスタ５０６のゲートは、ＣＬＫＢ信号入力へ結合されている。

マスターラッチ回路５１０は、インバータ５１２及びインバータ５１４を有する。インバータ５１４は、インバータ５１２の出力がインバータ５１４の入力へ結合され、インバータ５１４の出力がインバータ５１２の入力へ結合されるように、インバータ５１２と共にフィードバックループを形成する。インバータ５１２は、トランジスタＭ５及びＭ６に対応する。インバータ５１４は、トランジスタＭ７〜Ｍ１０に対応する。インバータ５１２の入力は、ノードＡへ結合されている。これについては、以下、図８Ａで説明する。インバータ５１２のソースは、ノードＯＦＦへ結合されている。これについては、以下、図７Ａで説明する。インバータ５１２の出力は、ノードＢへ結合されている。これについては、以下、図８Ａで説明する。インバータ５１４のソースは、ノードＯＦＦへ結合されている。これについては、以下、図７Ａで説明する。インバータ５１４のＰＭＯＳゲートは、ＣＬＫＢ信号入力へ結合されている。インバータ５１４のＮＭＯＳゲートは、ＣＬＫ信号入力へ結合されている。

Ｍ１１ＰＭＯＳトランジスタ５２２は、直列接続されたＭ１２ＮＭＯＳトランジスタ５２４及びＭ１３ＮＭＯＳトランジスタ５２６に対して並列である。Ｍ１１ＰＭＯＳトランジスタ５２２のゲートは、ＣＬＫＢ信号入力へ結合されている。Ｍ１２ＮＭＯＳトランジスタ５２４のゲートは、ＨＯＬＤＢ信号入力へ結合されている。Ｍ１３ＮＭＯＳトランジスタ５２６のゲートは、ＣＬＫ信号入力へ結合されている。

スレーブラッチ回路５３０は、インバータ５３２及びインバータ５３４を有する。インバータ５３４は、インバータ５３２の出力がインバータ５３４の入力へ結合され、インバータ５３４の出力がインバータ５３２の入力へ結合されるように、インバータ５３２と共にフィードバックループを形成する。インバータ５３２は、トランジスタＭ１４及びＭ１５に対応する。インバータ５３４は、トランジスタＭ１８〜Ｍ２１及びＭ３１に対応する。インバータ５３２の入力は、ノードＣへ結合されている。これについては、以下、図８Ｂで説明する。インバータ５３２のソースは、ノードＳＢへ結合されている。これについては、以下、図７Ｂ〜Ｃで説明する。インバータ５３２の出力は、ノードＤへ結合されている。これについては、以下、図８Ｂで説明する。インバータ５３４のソースは、ノードＳＢへ結合されている。これについては、以下、図７Ｂ〜Ｃで説明する。インバータ５３４のＰＭＯＳゲートは、ＨＯＬＤＢ及びＣＬＫ信号入力へ結合されている。インバータ５３４のＮＭＯＳゲートは、ＣＬＫＢ信号入力へ結合されている。

インバータ５３２の出力は、インバータ５４０の入力へ結合されている。インバータ５４０は、トランジスタＭ１６及びＭ１７に対応する。インバータ５４０のソースは、また、ノードＯＦＦへ結合されている。これについては、以下、図７Ａを参照して説明する。インバータ５４０の出力は、Ｑ信号出力である。

図６は、本発明実施例において、フリップフロップ回路のＣＫ部分６００を表す。フリップフロップ回路のＣＫ部分６００は、インバータ６０２と、Ｍ２４ＰＭＯＳトランジスタ６０４と、Ｍ２５ＰＭＯＳトランジスタ６０６と、Ｍ２６ＮＭＯＳトランジスタ６０８と、Ｍ３２ＮＭＯＳトランジスタ６１０と、Ｍ２７ＰＭＯＳトランジスタ６１２とを有する。

ＣＫ信号入力は、インバータ６０２の入力である。インバータ６０２は、トランジスタＭ２２及びＭ２３を有する。インバータ６０２のソースは、ノードＯＦＦへ結合されている。これについては、以下、図７Ａで説明する。インバータ６０２の出力は、Ｍ２４ＰＭＯＳトランジスタ６０４のドレイン及びノードＣＬＫＢへ結合されている。Ｍ２４ＰＭＯＳトランジスタ６０４のゲートは、ＨＯＬＤＢ信号入力へ結合されている。インバータ６０２の出力は、また、Ｍ２５ＰＭＯＳトランジスタ６０６及びＭ２６ＮＭＯＳトランジスタ６０８のゲートへ結合されている。Ｍ２５ＰＭＯＳトランジスタ６０６、Ｍ２６ＮＭＯＳトランジスタ６０８、及びＭ３２ＮＭＯＳトランジスタ６１０は、直列に結合されている。Ｍ３２ＮＭＯＳトランジスタ６１０のゲートは、ＨＯＬＤＢ信号入力へ結合されている。

ＣＬＫ信号出力は、Ｍ２５ＰＭＯＳトランジスタ６０６のドレイン、Ｍ２６ＮＭＯＳトランジスタ６０８のドレイン、及びＭ２７ＰＭＯＳトランジスタ６１２のドレインへ結合されている。Ｍ２７ＰＭＯＳトランジスタ６１２のゲートは、ＨＯＬＤＢ信号入力へ結合されている。

図７Ａは、本発明の実施例において、ＯＦＦノードのスリープトランジスタ７０２を表す。スリープトランジスタ７０２は、トランジスタＭ２８に対応するＮＭＯＳトランジスタである。スリープトランジスタ７０２のドレインは、ＯＦＦノードへ結合されている。スリープトランジスタ７０２のゲートは、ＳＬＥＥＰＢ信号入力へ結合されている。スリープトランジスタ７０２のソースは、接地へ結合されている。幾つかの実施例では、ＯＦＦノードは、それ自体のＮＭＯＳスリープトランジスタを夫々有する２またはそれ以上のノードに分けられても良い。

図７Ｂは、本発明に実施例において、ＳＢノードのスリープトランジスタ７０４を表す。スリープトランジスタ７０４は、トランジスタＭ２９に対応するＮＭＯＳトランジスタである。スリープトランジスタ７０４のドレインは、ＳＢノードへ結合されている。スリープトランジスタ７０４のゲートは、ＳＬＥＥＰＢ信号入力へ結合されている。スリープトランジスタ７０４のソースは、接地へ結合されている。

図７Ｃは、本発明に実施例において、ＳＢノードのスリープトランジスタ７０６を表す。スリープトランジスタ７０６は、トランジスタＭ３０に対応するＰＭＯＳトランジスタである。スリープトランジスタ７０６のソースは、ＳＢノードへ結合されている。スリープトランジスタ７０６のゲート及びドレインは、接地へ結合されている。

図８Ａは、本発明の実施例において、マスターラッチにおけるトライステートインバータ回路８００を表す。マスターラッチの回路８００は、ＰＭＯＳトランジスタ８０２と、ＰＭＯＳトランジスタ８０４と、ＮＭＯＳトランジスタ８０６と、ＮＭＯＳトランジスタ８０８とを有する。これらのトランジスタは、共に直列に結合されている。ＰＭＯＳトランジスタ８０２及びＮＭＯＳトランジスタ８０８のゲートは、ノードＢへ結合されている。ＰＭＯＳトランジスタ８０４のゲートは、ＣＬＫＢ信号入力へ結合されている。ＮＭＯＳトランジスタ８０６のゲートは、ＣＬＫ信号入力へ結合されている。ＰＭＯＳトランジスタ８０４及びＮＭＯＳトランジスタ８０６のドレインは、ノードＡへ結合されている。ＮＭＯＳトランジスタ８０８のソースは、ノードＯＦＦへ結合されている。

図８Ｂは、本発明の実施例において、スレーブラッチにおけるトライステートインバータ回路８１０を表す。スレーブラッチの回路８１０は、ＰＭＯＳトランジスタ８１２と、ＰＭＯＳトランジスタ８１４と、ＰＭＯＳトランジスタ８１６と、ＮＭＯＳトランジスタ８１８と、ＮＭＯＳトランジスタ８２０とを有する。ＰＭＯＳトランジスタ８１２は、互いに対して並列であるＰＭＯＳトランジスタ８１４及びＰＭＯＳトランジスタ８１６へ結合されている。ＰＭＯＳトランジスタ８１４及びＰＭＯＳトランジスタ８１６は、ＮＭＯＳトランジスタ８１８へ結合されている。ＮＭＯＳトランジスタ８１８は、また、ＮＭＯＳトランジスタ８２０へ結合されている。

ＰＭＯＳトランジスタ８１２及びＮＭＯＳトランジスタ８２０のゲートは、ノードＤへ結合されている。ＰＭＯＳトランジスタ８１４のゲートは、ＨＯＬＤＢ信号入力へ結合されている。ＰＭＯＳトランジスタ８１６のゲートは、ＣＬＫ信号入力へ結合されている。ＮＭＯＳトランジスタ８１８のゲートは、ＣＬＫＢ信号入力へ結合されている。ＰＭＯＳトランジスタ８１４、ＰＭＯＳトランジスタ８１６、及びＮＭＯＳトランジスタ８１８のドレインは、ノードＣへ結合されている。ＮＭＯＳトランジスタ８２０のソースは、ノードＳＢへ結合されている。

図９は、本発明の実施例において、ＨＯＬＤＢ及びＳＬＥＥＰＢ信号の実例を表す。

動作は、ＣＫが０となることにより始まる。これは、ＣＬＫＢをＶＤＤに、ＣＬＫを０に等しくする。これは、マスターラッチ回路５１０からスレーブラッチ回路５３０を分離する。ＨＯＬＤＢ信号は、スレーブラッチの状態を保持するよう０となる。その場合に、ＳＬＥＥＰＢ信号は、−０．３Ｖとなる。これは、図７ＡのトランジスタＭ２８を遮断する。トランジスタＭ２８は、スレーブラッチ回路５３０以外の全ての回路からの漏出を中断させる。スリープ状態でない場合、トランジスタＭ２８は、接地に対して低インピーダンス経路を設ける。

スレーブラッチ回路５３０は、図７Ｂ及び７Ｃで夫々表されたトランジスタＭ２９及びＭ３０を介して接地へ結合される。トランジスタＭ２９の１つの目的は、スリープ状態でない場合に、接地に対して低インピーダンス経路を設けることである。

トランジスタＭ３０の１つの目的は、トランジスタＭ２９がオフである場合又はスリープ状態である場合に、接地に対してデフォルトの中間インピーダンス経路を設けることである。スレーブラッチ回路５３０における漏出は、トランジスタＭ３０を通る際に、ノードＳＢを立ち上げる。これは、ソースバイアスをスレーブＮＭＯＳトランジスタへ供給して、それらトランジスタを介して漏出を低減し、また、スレーブ側両端の電圧をＶＤＤ−ＳＢへと低減させて、更に漏出を低減させる。平衡は、漏出が増大し得ない場合に達成される。基本的には、漏出は、それ自体を制限するために使用される。

本実施例は、回路両端の電圧がＶＤＤ−ＳＢへと低減されるので、ゲートＶＤＤ解決法を使用する。本実施例は、ＮＭＯＳトランジスタの用途にだけであるが、ソースバイアスＳＢのために、このゲートＶＤＤを変調バックゲートバイアス法と結合する。これは、より低いＶＤＤを切り替えて、ウェルを駆動することなく実現される。従って、簡単なプロセスが使用可能である。また、本実施例は、平衡に到達することによって漏出にそれ自体を制限させるように、有利に中間インピーダンストランジスタを使用する。

図１０及び１１は、低漏出のデータ保持回路に係る他の実施例を開示する。本実施例において、スリープモードで、データ保持を要しない回路は、スリープトランジスタを介して接地へ結合される。ＳＬＥＥＰＢ信号によってゲート制御されるトランジスタへ結合された論理は、遮断され、最低限の漏出を引き出す。このプロセスは、０．３〜０．４VだけＶＳＳより下でＳＬＥＥＰＢ信号を駆動することによって実現される。ＨＯＬＤＢ信号は、他のフリップフロップがスリープ状態でなくなる間、スレーブラッチ回路が状態を変化させないようにする。依然として電源供給されているフリップフロップの部分のみがスレーブラッチ回路である。スレーブラッチ回路は、漏出を最低限とするための幾つの技術を組み合わせる。

図１０は、本発明の実施例において、低漏出且つデータ保持のための回路１０００を表す。回路１０００は、インバータ１００２と、マスターラッチ回路１０１０と、スレーブラッチ回路１０２０と、インバータ１０３２と、インバータ１０３４と、スリープトランジスタ１０４２、１０４４、１０４６、及び１０４８と、インバータ１０５２と、インバータ１０５４とを有する。

Ｄ入力は、インバータ１００２の入力である。マスターラッチ回路１０１０は、トランスミッションゲート１０１２と、インバータ１０１４と、トランスミッションゲート１０１６と、インバータ１０１８とを有する。インバータ１００２の出力は、トランスミッションゲート１０１２の左接点へ結合されている。トランスミッションゲート１０１２の右接点は、インバータ１０１４の入力及びトランスミッションゲート１０１６の左接点へ結合されている。インバータ１０１４の出力は、スレーブラッチ回路１０２０のＤ入力及びインバータ１０１８の入力へ結合されている。インバータ１０１８の出力は、スレーブラッチ回路１０２０のＤＢ入力及びトランスミッションゲート１０１６の右接点へ結合されている。

ＳＬＥＥＰＢ信号入力は、ＳＬ１スリープトランジスタ１０４２、ＳＬ２スリープトランジスタ１０４４、ＳＬ３スリープトランジスタ１０４６、ＳＬ４スリープトランジスタ１０４８、及びスレーブラッチ回路１０２０のＳＬＥＥＰＢ入力のゲートへ結合されている。ＳＬ１スリープトランジスタ１０４２は、インバータ１００２及び接地へ結合されている。ＳＬ２スリープトランジスタ１０４４は、インバータ１０５２、インバータ１０５４、及び接地へ結合されている。ＳＬ３スリープトランジスタ１０４６は、インバータ１０１４、インバータ１０１８、及び接地へ結合されている。ＳＬ４スリープトランジスタ１０４８は、インバータ１０３２、インバータ１０３４、及び接地へ結合されている。幾つかの実施例では、ＳＬ１スリープトランジスタ１０４２、ＳＬ２スリープトランジスタ１０４４、ＳＬ３スリープトランジスタ１０４６、及びＳＬ４スリープトランジスタ１０４８は、それ自体のＮＭＯＳスリープトランジスタを夫々有する２又はそれ以上のノードに夫々分割可能である。

ＣＫ信号は、インバータ１０５２の入力である。インバータ１０５２の出力は、トランスミッションゲート１０１２、トランスミッションゲート１０１６、及びインバータ１０５４の入力へ結合されている。インバータ１０５４の出力は、トランスミッションゲート１０１２、トランスミッションゲート１０１６、及びスレーブラッチ回路１０２０のＣＬＫ入力へ結合されている。ＨＯＬＤＢ信号入力は、スレーブラッチ回路１０２０のＨＯＬＤＢ入力へ結合されている。スレーブラッチ回路１０２０の出力は、インバータ１０３２の入力へ結合されている。インバータ１０３２の出力は、インバータ１０３４の入力へ結合されている。インバータ１０３４の出力は、Ｑ信号である。

図１１は、本発明の実施例におけるスレーブラッチ回路１０２０を表す。スレーブラッチ回路１０２０は、Ｄ１トランジスタ１１０２と、Ｄ２トランジスタ１１０４と、ＤＨトランジスタ１１０６と、ＤＳＬスリープトランジスタ１１０８と、積層トランジスタ１１１０と、積層トランジスタ１１２０と、Ｄ１Ｂトランジスタ１１３２と、Ｄ２Ｂトランジスタ１１３４と、ＤＨＢトランジスタ１１３６と、スリープトランジスタ１１３８とを有する。

Ｄ１トランジスタ１１０２、Ｄ２トランジスタ１１０４、ＤＨトランジスタ１１０６、及びＤＳＬスリープトランジスタ１１０８は、直列に互いへ結合されており、スリープトランジスタ１１０８は、接地へ結合されている。Ｄ１トランジスタ１１０２のゲートは、ＣＬＫ信号入力へ結合されている。Ｄ２トランジスタ１１０４のゲートは、Ｄ信号入力へ結合されている。ＤＨトランジスタ１１０６のゲートは、ＨＯＬＤＢ信号入力へ結合されている。スリープトランジスタ１１０８のゲートは、ＳＬＥＥＰＢ信号入力へ結合されている。

積層トランジスタ１１１０は、Ｐ１トランジスタ１１１２と、Ｐ０トランジスタ１１１４と、Ｎ１トランジスタ１１１６と、Ｎ０トランジスタ１１１８とを有する。Ｐ１トランジスタ１１１２、Ｐ０トランジスタ１１１４、Ｎ１トランジスタ１１１６、及びＮ０トランジスタ１１１８は、直列に互いへ結合されており、Ｎ０トランジスタ１１１８は、接地へ結合されている。Ｐ１トランジスタ１１１２、Ｐ０トランジスタ１１１４、Ｎ１トランジスタ１１１６、及びＮ０トランジスタ１１１８のゲートは、ＬＡＴ信号入力へ結合されている。Ｐ０Ｂトランジスタ１１２４及びＮ１Ｂトランジスタ１１２６のドレインは、ＬＡＴ信号入力へ結合されている。

積層トランジスタ１１２０は、Ｐ１Ｂトランジスタ１１２２と、Ｐ０Ｂトランジスタ１１２４と、Ｎ１Ｂトランジスタ１１２６と、Ｎ０Ｂトランジスタ１１２８とを有する。Ｐ１Ｂトランジスタ１１２２、Ｐ０Ｂトランジスタ１１２４、Ｎ１Ｂトランジスタ１１２６、及びＮ０Ｂトランジスタ１１２８は、直列に互いへ結合されており、Ｎ０Ｂトランジスタ１１２８は、接地へ結合されている。Ｐ１Ｂトランジスタ１１２２、Ｐ０Ｂトランジスタ１１２４、Ｎ１Ｂトランジスタ１１２６、及びＮ０Ｂトランジスタ１１２８のゲートは、ＬＡＴＢ信号入力へ結合されている。Ｐ０トランジスタ１１１４及びＮ１トランジスタ１１１６のドレインは、ＬＡＴＢ信号入力へ結合されている。

動作において、ＳＬＥＥＰＢ信号によってゲート制御されるトランジスタへ結合された論理は、遮断され、最低限の漏出を引き出す。このプロセスは、０．３〜０．４VだけＶＳＳより下でＳＬＥＥＰＢ信号を駆動することによって実現される。ＨＯＬＤＢ信号は、他のフリップフロップがスリープ状態でなくなる間、スレーブラッチ回路１０２０が状態を変化させないようにする。依然として電源供給されているフリップフロップの部分のみがスレーブラッチ回路１０２０である。スレーブラッチ回路１０２０は、漏出を最低限とするための幾つの技術を組み合わせる。状態維持（ＣＬＫによるスタック）の必要がないトランジスタは、漏出を遮断するための（ＳＬＥＥＰＢ信号によってゲート制御される）スリープトランジスタを有する。

積層トランジスタ１１１０及び１１２０内の８個のトランジスタは、漏出を低減するための２つの技術を使用する。使用される第１の技術は、トランジスタ積層（ｓｔａｃｋｉｎｇ）である。これは、また、自己反転バイアスとも呼ばれる。Ｎ０トランジスタ１１１８及びＮ１トランジスタ１１１６は、ゲートが０Ｖである場合ですら幾らかの僅かな漏出を有しうる。結果として、ＶＮＮ１は、正の電圧にあることとなる。これは、ＶＧＳ（Ｎ１）及びＶＢＳ（Ｎ１）を負とし、ＶＤＳ（Ｎ１）を減少させる。結果として、漏れ電流は、Ｎ０トランジスタ１１１８及びＮ１トランジスタ１１１６において減少する。同じ効果が、Ｎ０Ｂトランジスタ１１２８、Ｎ１Ｂトランジスタ１１２６、Ｐ０トランジスタ１１１４、Ｐ１トランジスタ１１１２、Ｐ０Ｂトランジスタ１１２４、及びＰ１Ｂトランジスタ１１２２において生ずる。

第２の技術は、多重閾値（ｍｕｌｔｉｐｌｅ ｔｈｒｅｓｈｏｌｄ）トランジスタと呼ばれる。ＭＯＳトランジスタのチャネル長を増大させることは、プロセスの複雑性の如何なる変化も伴わずに、デバイスの閾値を増大させる。Ｎ０トランジスタ１１１８、Ｎ１トランジスタ１１１６、Ｎ０Ｂトランジスタ１１２８、及びＮ１Ｂトランジスタ１１２６は、増大されたチャネル長を有する。これは、ＶＴＨを上昇させ、漏れ電流を減少させる。

本実施例は、原稿標準のセルＤフリップフロップ全体にわたって、２５倍だけ漏出を低減する。

［Ｉ／Ｏパッド（図１２）］
幾つかの実施例において、プログラム可能な汎用の入出力（Ｉ／Ｏ）パッドセルは、チップコア論理と整合する（ｉｎｔｅｒｆａｃｅ）絶縁及び内蔵レベルシフターを有する。これらの実施例では、レベルシフターはデータを保持するよう制御され得る。

図１２は、本発明の実施例においてＩ／Ｏパッド用レベルシフター回路１２００を表す。回路１２００は、ＭＰ２トランジスタ１２０２と、ＭＰ３トランジスタ１２０４と、Ｍ３トランジスタ１２０６と、Ｍ４トランジスタ１２０８と、Ｍ１トランジスタ１２１０と、Ｍ０トランジスタ１２１２と、Ｍ５トランジスタ１２１４と、Ｍ２トランジスタ１２１６と、インバータ１２１８とを有する。

回路１２００は、ラッチングレベルシフター用である。Ｍ３トランジスタ１２０６及びＭ４トランジスタ１２０８は、負のカスコードデバイスである。Ｍ３トランジスタ１２０６及びＭ４トランジスタ１２０８は、また、空乏モードトランジスタとして知られる。Ｍ３トランジスタ１２０６及びＭ４トランジスタ１２０８は、薄ゲートデバイスが入力段で使用されることを可能にするために使用される。これは、ＶＤＤとＶ３ＩＯとの間の大きな電圧比を許容する。Ｍ０トランジスタ１２１２及びＭ１トランジスタ１２１０は、ＩＮ及びＩＮＢの両方が０である場合にレベルシフターが状態を維持することを可能にする出力ラッチングデバイスである。このようにして、ＩＮ及びＩＮＢは、データ保持を制御する。

幾つかの実施例において、Ｍ３トランジスタ１２０６及びＭ４トランジスタ１２０８のゲートは、カスコード電圧へ接続された他のトランジスタへ結合される。

以下の真理値表は回路１２００用である。

ＳＬＰＢと比較して如何なる信号に対してもセットアップ時間要件が存在しうる。レベルシフターが出力段に組み込まれたＳＲＡＭセルと共に使用される場合、２つの入力は、出力ラッチが新しい状態へと転換した後はいつでも取り除かれ得る。レベルシフターへの１．２Ｖの両入力は、ＶＤＤへと至ることができない。これは、インバータを有することによって妨げられ得る。インバータ及びレベルシフターの両方がＳＬＰＢトランジスタを有すると、ＶＤＤが高である状態でＳＬＰＢがＶＳＳへと至る場合に潜在的なタイミングレース（ｐｏｔｅｎｔｉａｌ ｔｉｍｉｎｇ ｒａｃｅ）が存在する。この場合に、レベルシフターは、インバータの出力がＶＤＤへドリフトする前にオフであるべきである。幾つかの実施例において、Ｍ５トランジスタ１２１４及びＭ２トランジスタ１２１６は、より大きな電圧に耐えるよう構成され得る。

幾つかの実施例において、Ｍ５トランジスタ１２１４及びＭ２トランジスタ１２１６は、漏出を更に低減するよう共通のＳＬＥＥＰＢトランジスタへ結合されても良い。１つの実施例では、ＳＬＥＥＰＢトランジスタの幅は４マイクロメータであり、その長さは０．１３マイクロメータである。以下の真理値表は、この共通のＳＬＥＥＰＢトランジスタを有する回路１２００用である。

幾つかの実施例において、ＳＬＥＥＰＢ＝０入力状態は、０Ｖを下回るＳＬＥＥＰＢ電圧（例えば、漏出最適化回路によって発生する−０．３５Ｖ）を有するよう理解されるべきである。

図１２（及び前出の真理値表）へのこのような拡張において、２つのデータ保持状態は、独立して、順次に又は同時に動作しても良い。これは、ＩＮ／ＩＮＢ＝００状態がデータ保持のために使用される間ＳＬＥＥＰＢ入力が漏れ電力を制御／制限するために使用される場合に有益である。これは、ＳＬＥＥＰＢ電圧が充電ポンプから発生し、Ｖｄｄ（＝１）からデータ保持モードへ移り変わるために幾らかの時間を要するためである。

上記記述は、実例であって、限定ではない。本発明の多数の変形は、本開示を閲覧すると当業者には明らかとなるであろう。従って、本発明の適用範囲は、上記記述を参照せずに決定され、代わりに、均等に係るそれらの適用範囲全体に沿って添付の特許請求の範囲を参照して決定されるべきである。

本願は、本願に援用される２００４年２月１９日出願の「集積回路における電源管理及び省力（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ａｎｄ Ｐｏｗｅｒ Ｓａｖｉｎｇ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」と題された米国仮出願整理番号６０／５４６，５７４の利益を請求する。本願は、また、本願に援用される２００４年７月９日出願の「集積回路におけるＩ／Ｏパワーアイランド管理及び漏れ制御のためのシステム及び方法（Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｉ／Ｏ Ｐｏｗｅｒ Ｉｓｌａｎｄ Ｍａｎａｇｅｍｅｎｔ ａｎｄ Ｌｅａｋａｇｅ Ｃｏｎｔｒｏｌ ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」と題された米国仮出願整理番号６０／５８６，５６５の利益を請求する。

２００ 集積回路
２１０ 中央演算処理装置（ＣＰＵ）
２１２ クロック管理部
２２０、２２２、２２４ パワーアイランド管理部
２４０ 電源管理部
２５０、２５２、２５４ レベルシフター／絶縁ゲート（ＬＳ／ＩＳＯ）
２６０ 論理（パワーアイランド２）
２６２ メモリ（パワーアイランド０）
２６４ サードパーティーＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）（パワーアイランド１）
２７０ 適応漏出制御部（ＡＬＣ）
２８０ バス

Claims (18)

1. 入力信号を受信することと、該入力信号を処理することと、低漏出であるスリープ状態でデータを保持することをする第１の回路と、
   前記第１の回路に電源供給するための第１の端子及び第２の端子であるとともに、電圧レベルの範囲を限定するためのものである第１の端子及び第２の端子と、
   前記第１の回路へ結合されているスリープトランジスタ回路であって、前記電圧レベルの範囲の外にある負の電圧を有するスリープ信号を受信することと、前記第１の回路でデータが保持されているときに前記スリープ信号に基づいて前記スリープ状態にある前記第１の回路の電力消費を低減すること、とをするスリープトランジスタ回路と、
   プロセスまたは温度変動を補償するように、前記スリープ信号の前記負の電圧を決定するための適応漏出制御部と
   を有する集積回路。
2. 前記第１の回路は、マスターラッチ回路と、スレーブラッチ回路とを有し、
   該スレーブラッチ回路は、前記スリープ状態で前記データを保持することができる、請求項１記載の集積回路。
3. 前記スレーブラッチ回路は、該スレーブラッチ回路内のソースにバイアスをかけることができる中間インピーダンストランジスタを有する、請求項２記載の集積回路。
4. 前記スレーブラッチ回路は、漏出を最低限とすることができる積層トランジスタを有する、請求項２記載の集積回路。
5. 前記スレーブラッチ回路は、漏出を最低限とすることができる多重閾値トランジスタを有する、請求項２記載の集積回路。
6. 前記第１の回路は、前記スリープ状態を停止する制御信号を受信することができる、請求項１記載の集積回路。
7. 前記第１の回路は、複数のインバータを有するとともに、前記複数のインバータのそれぞれが、前記スリープトランジスタ回路と直列に結合されたトランジスタに結合されるように動作可能である、請求項１記載の集積回路。
8. 集積回路を動作させる方法であって、
   第１の回路への入力信号を受信するステップと、
   前記第１の回路において前記入力信号を処理するステップと、
   前記第１の回路において低漏出であるスリープ状態でデータを保持するステップと、
   プロセスまたは温度変動を補償するように、適応漏出制御部においてスリープ信号の負の電圧を決定するステップであって、前記負の電圧は第１の端子及び第２の端子によって限定された電圧レベルの範囲の外にあり、前記第１の端子及び第２の端子は前記第１の回路に電源供給するためのであるステップと、
   前記第１の回路へ結合されるスリープトランジスタ回路の中で、前記スリープ信号を受信するステップと、
   前記スリープトランジスタ回路において、前記第１の回路でデータが保持されているときに前記スリープ信号に基づいて前記スリープ状態にある前記第１の回路の電力消費を低減するステップとを有する方法。
9. 前記第１の回路は、パワーアイランド内に配置される、請求項８記載の方法。
10. 前記第１の回路で前記スリープ状態を停止する制御信号を受信するステップを更に有する、請求項８記載の方法。
11. 前記第１の回路内でソースにバイアスをかけるために中間インピーダンストランジスタを使用して漏出を最低限とするステップを更に有する、請求項８記載の方法。
12. 前記第１の回路内で積層トランジスタを使用して漏出を最低限とするステップを更に有する、請求項８記載の方法。
13. 前記第１の回路内で多重閾値トランジスタを使用して漏出を最低限とするステップを更に有する、請求項８記載の方法。
14. パワーアイランド管理部から前記スリープ信号を生成し、伝送するステップを更に有するステップを更に有する、請求項８記載の方法。
15. 前記スリープトランジスタ回路は、ＮＭＯＳトランジスタを有する、請求項８記載の方法。
16. 前記第１の回路は、複数のインバータを有するとともに、前記複数のインバータのそれぞれが、前記スリープトランジスタ回路と直列に結合されたトランジスタに結合されるように動作可能である、請求項８記載の方法。
17. 合わせて論理レベルの範囲を定める第１の端子及び第２の端子を有する、当該集積回路の電源供給のための２つの電源供給端子と、
    複数のトランジスタを有する複数のセルであって、該複数のセルの夫々が、論理ゲート及び記憶セルのうちの選択された１つであって、該複数のセルの夫々が、前記電源供給端子の１つへの夫々の電気的接続に直列に配置されたスリープトランジスタを有する複数のセルと、
    プロセスまたは温度変動を補償するように、前記論理レベルの範囲の外にある電圧を決定するための適応漏出制御部と、
    前記論理レベルの範囲の外にある前記電圧を発生させる発生器回路と、
    パワーダウンモードにおいて前記セルの前記スリープトランジスタへ前記発生した電圧を印加する付加的な回路とを有する集積回路。
18. 複数のセルを有する集積回路を動作させるステップを有し、
    前記複数のセルは、夫々、論理ゲート及び記憶セルのうちの選択された１つであって、該複数のセルの夫々が、第１の端子または第２の端子のいずれかへ夫々の電気的接続に直列に配置されたスリープトランジスタを有し、
    前記第１の端子及び第２の端子は、合わせて論理レベルの範囲を定めるためのものであり、
    前記集積回路を動作させるステップは、
    適応漏出制御部において、プロセスまたは温度変動を補償するように、前記論理レベルの範囲の外にある電圧を決定するステップと、
    前記論理レベルの範囲の外にある前記電圧を発生させるステップと、
    パワーダウンモードにおいて、前記セルの前記スリープトランジスタへ前記発生した電圧を印加するステップとを有する、電源管理方法。

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