CN104517645B - 闪存低速读模式控制电路 - Google Patents

闪存低速读模式控制电路 Download PDF

Info

Publication number
CN104517645B
CN104517645B CN201410206549.6A CN201410206549A CN104517645B CN 104517645 B CN104517645 B CN 104517645B CN 201410206549 A CN201410206549 A CN 201410206549A CN 104517645 B CN104517645 B CN 104517645B
Authority
CN
China
Prior art keywords
charge pump
voltage
mode
low speed
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410206549.6A
Other languages
English (en)
Other versions
CN104517645A (zh
Inventor
杨光军
冯楚华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410206549.6A priority Critical patent/CN104517645B/zh
Priority to US14/578,555 priority patent/US9202582B1/en
Publication of CN104517645A publication Critical patent/CN104517645A/zh
Application granted granted Critical
Publication of CN104517645B publication Critical patent/CN104517645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种闪存低速读模式控制电路，包括：电荷泵，由串联两个电阻和一个第一开关组成的第一分压电路，由两个电容串联形成的第二分压电路。第一开关用于对低速读模式的数据读取模式和电荷泵漏电模式进行切换，在数据读取模式中，两个电阻形成的第一分压通过比较器、与非门和缓冲器反馈到电荷泵的输入端，使得电荷泵的输出电压的稳定值和第一分压成比例。在电荷泵漏电模式，第二分压电路监测电荷泵的输出电压，当输出电压低于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵开启，当输出电压高于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵停止工作。本发明能大大降低整个低速读模式的平均电流，降低读取过程的功耗。

Description

闪存低速读模式控制电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种闪存低速读模式控制电路。
背景技术
在闪存的整个读过程中，当地址转换速率变慢时，会在当前地址数据读完之后、下一个地址的数据读取之前进入等待模式。一般称低速读模式为地址转换速率变慢的数据读取模式，具体为，一般将闪存的低速读模式定义为读取速率小于30MHZ的读模式。如图1所示，是现有闪存低速读模式的时序图；现有闪存低速读模式包括正常的数据读取模式即图1中的Active所对应区域的模式和等待模式即图1中Standbye所对应区域的模式，其中数据读取模式的时间为Ta，等待模式的时间为Ts。地址信号Addres为读操作提供地址，闪存的CEb引脚即芯片使能(Chip Enable，CE)信号为低电平时开始一个读取过程，闪存的电荷泵在整个读取过程中输出电压VD25_pre,时钟信号CLK为电荷泵提供时钟信号。
从图1可以看出，Ta为30ns，在数据读取模式中电压VD25_pre为3V，在现有技术中，电荷泵在数据读取模式中的输出电压VD25_pre低于电荷泵的低阈值电压，图1中的低阈值电压为3.6V；而当数据读取结束时，由于电荷泵的输出电压VD25_pre低于低阈值电压，电荷泵会启动自动充电的过程，这样在等待模式中电压VD25_pre会升高，并会一直升高到电荷泵的高阈值电压，图1中示意的高阈值电压为5V；在升高到高阈值电压即5V时电荷泵的输出电压会开始降低，当降低到低阈值电压即3.6V后又升高。可以看出，在现有技术的整个等待模式中闪存的电荷泵都会工作并消耗电流。
在整个低速读模式中的平均电流可以采用如下公式表示：
Iavg＝(Ta*Ia+Ts*Is)/(Ta+Ts)；
其中Iavg表示整个低速读模式中的平均电流，Ia表示数据读取模式中的闪存消耗的电流，Is表示等待模式中的闪存消耗的电流，其中闪存等待模式消耗的电流主要是电荷泵电流。可知，由于Is的存在，使得整个读取过程的电流消耗过大。
发明内容
本发明所要解决的技术问题是提供一种闪存低速读模式控制电路,能大大降低整个低速读模式的平均电流，降低读取过程的功耗。
为解决上述技术问题，本发明提供的闪存低速读模式控制电路中的低速读模式为读取速率小于30MHZ的读模式，包括：
电荷泵，所述电荷泵工作时在其输出端产生一输出电压。
所述电荷泵输出端连接第一分压电路，所述第一分压电路包括串联的第一电阻、第二电阻和第一开关，所述第一电阻的第一端连接所述电荷泵的输出端、所述第一电阻的第二端连接所述第二电阻的第一端，所述第一开关连接在所述第二电阻的第二端和地之间；所述第一开关接通时，闪存处于低速读模式中的数据读取模式；所述第一开关断开时，所述闪存处于所述低速读模式中的电荷泵漏电模式。
在所述数据读取模式中，所述第一电阻的第二端输出所述输出电压的第一分压，所述第一分压连接到一比较器的正输入端；所述比较器的负输入端连接电源电压；所述比较器的输出端连接一与非门的第一输入端，所述与非门的输出端通过第一缓冲器连接到所述电荷泵的输入端；当所述电荷泵的输入端为高电平时所述电荷泵工作，当所述电荷泵的输入端为低电平时所述电荷泵停止工作。
在所述数据读取模式中，所述第一分压低于电源电压时所述电荷泵工作，所述第一分压等于所述电源电压时所述电荷泵停止工作并使所述电荷泵的所述输出电压保持为稳定值并作为数据读取的工作电压；所述数据读取的工作电压大于所述电荷泵在等待模式下的低阈值电压；
所述电荷泵输出端连接第二分压电路，所述第二分压电路由串联的第一电容和第二电容组成，所述第一电容的第一端接所述电荷泵的输出端，所述第二电容连接在所述第一电容的第二端和地之间，所述第一电容的第二端输出第二分压。
第一PMOS管，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极通过第一电流源接地，所述第一PMOS管的栅极连接所述第二分压；通过调节所述第一电容和所述第二电容的大小调节所述第二分压和所述输出电压的比例关系，当所述输出电压小于等于所述电荷泵的低阈值电压时，所述电源电压和所述第二分压的电压差大于等于所述第一PMOS管的阈值电压并使所述第一PMOS管导通；当所述输出电压大于所述电荷泵的低阈值电压时，所述电源电压和所述第二分压的电压差小于所述第一PMOS管的阈值电压并使所述第一PMOS管断开。
第二NMOS管，所述第二NMOS管的源极接地，所述第二NMOS管的漏极通过第二电流源接电源电压，所述第二NMOS管的栅极连接所述第一PMOS管的漏极。
所述第二NMOS管的漏极通过第二缓冲器连接到D触发器的复位端，该复位端为低电平时所述D触发器复位。
所述D触发器的D输入端连接电源电压，时钟输入端连接片上时序信号，Q输出端连接所述与非门的第二输入端。
进一步的改进是，在所述电荷泵漏电模式中所述电荷泵的所述输出电压从稳定值开始下降，通过设置所述电荷泵的所述输出电压的稳定值和低阈值电压的差值使所述电荷泵漏电模式中所述电荷泵的所述输出电压始终大于所述低阈值电压。
进一步的改进是，所述电荷泵的所述输出电压的稳定值和低阈值电压的差值为0.3V～0.4V。
进一步的改进是，通过调整所述第一电阻和所述第二电阻的值使所述电荷泵的所述输出电压的稳定值为所述电源电压的2.2倍；所述电荷泵的低阈值电压设置为所述电源电压的2倍。
本发明闪存低速读模式控制电路能使闪存低速读模式在数据读取模式和电荷泵漏电模式之间切换，在数据读取模式中将电荷泵输出的数据读取工作电压大于电荷泵的低阈值电压，这样能使从数据读取模式切换到电荷泵漏电模式时使电荷泵的输出电压大于低阈值电压，这样避免了为了在电荷泵漏电模式中的电荷泵的输出电压必须大于低阈值电压而对电荷泵进行充电，所以本发明的电荷泵漏电模式中电荷泵的输出电压下降到低阈值电压之前电荷泵都停止工作，所以本发明能大大降低电荷泵漏电模式的电流消耗；且当在电荷泵漏电模式中，电荷泵的输出电压始终大于低阈值电压时，能使电荷泵漏电模式的电流消耗为0；所以本发明能大大降低整个低速读模式的平均电流，降低读取过程的功耗。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存低速读模式的时序图；
图2是本发明实施例闪存低速读模式控制电路图；
图3是本发明实施例闪存低速读模式的时序图。
具体实施方式
如图2所示，是本发明实施例闪存低速读模式控制电路图。在闪存的整个读过程中，当地址转换速率小于数据读取速率时，会在当前地址数据读完之后、下一个地址的数据读取之前插入等待模式，一般将闪存的低速读模式定义为读取速率小于30MHZ的读模式。本发明实施例闪存低速读模式控制电路包括：
电荷泵1，所述电荷泵1工作时在其输出端产生一输出电压VD25_pre。
所述电荷泵1输出端连接第一分压电路，所述第一分压电路包括串联的第一电阻R0、第二电阻R1和第一开关K1，所述第一电阻R0的第一端连接所述电荷泵1的输出端、所述第一电阻R0的第二端连接所述第二电阻R1的第一端，所述第一开关K1连接在所述第二电阻R1的第二端和地之间；所述第一开关K1接通时，闪存处于低速读模式中的数据读取模式；所述第一开关K1断开时，所述闪存处于所述低速读模式中的电荷泵漏电模式。
在所述数据读取模式中，所述第一电阻R0的第二端输出所述输出电压VD25_pre的第一分压VF，所述第一分压VF连接到一比较器2的正输入端即P输入端；所述比较器2的负输入端即N输入端连接电源电压VDD；所述比较器2的输出端连接一与非门3的第一输入端，所述与非门3的输出端输出信号EN1并通过第一缓冲器4连接到所述电荷泵1的输入端；当所述电荷泵1的输入端即信号EN为高电平时所述电荷泵1工作，当所述电荷泵1的输入端为低电平时所述电荷泵1停止工作。
在所述数据读取模式中，所述第一分压VF低于电源电压VDD时所述电荷泵1工作，所述第一分压VF等于所述电源电压VDD时所述电荷泵1停止工作并使所述电荷泵1的所述输出电压VD25_pre保持为稳定值并作为数据读取的工作电压；所述数据读取的工作电压大于所述电荷泵的等待模式下的低阈值电压。
当数据读取结束时，所述输出电压VD25_pre小于所述电荷泵的等待模式下的低阈值电压时，低速读模式会直接切换到等待模式，而不会进入到本发明实施例的所述电荷泵漏电模式；进入到等待模式后，会对电荷泵充电，产生如图1所示的情形，具体请参考背景技术的描述。而本发明实施例将所述数据读取的工作电压设置为大于所述电荷泵的低阈值电压，当数据读取结束时能使所述输出电压VD25_pre直接大于所述电荷泵的低阈值电压，这样低速读模式不会切换到等待模式、而是直接切换到电荷泵漏电模式，避免了现有技术中将数据读取的工作电压设置为小于电荷泵的低阈值电压时所出现的在进入到等待模式时必然会对电荷泵进行充电的情形，能够大大降低电流的消耗。
所述电荷泵1输出端连接第二分压电路，所述第二分压电路由串联的第一电容C0和第二电容C1组成，所述第一电容C0的第一端接所述电荷泵1的输出端即输入信号VD25_pre，所述第二电容C1连接在所述第一电容C0的第二端和地之间，所述第一电容C0的第二端输出第二分压VD。
第一PMOS管M0，所述第一PMOS管M0的源极连接电源电压VDD，所述第一PMOS管M0的漏极通过第一电流源I0接地，所述第一PMOS管M0的栅极连接所述第二分压VD；通过调节所述第一电容C0和所述第二电容C1的大小调节所述第二分压VD和所述输出电压VD25_pre的比例关系，当所述输出电压VD25_pre小于等于所述电荷泵1的低阈值电压时，所述电源电压VDD和所述第二分压VD的电压差大于等于所述第一PMOS管M0的阈值电压并使所述第一PMOS管M0导通；当所述输出电压VD25_pre大于所述电荷泵1的低阈值电压时，所述电源电压VDD和所述第二分压VD的电压差小于所述第一PMOS管M0的阈值电压并使所述第一PMOS管M0断开。
第二NMOS管M1，所述第二NMOS管M1的源极接地，所述第二NMOS管M1的漏极通过第二电流源I1接电源电压VDD，所述第二NMOS管M1的栅极连接所述第一PMOS管M0的漏极。
所述第二NMOS管M1的漏极通过第二缓冲器5连接到D触发器6的复位端即RN端，即所述第二NMOS管M1的漏极输出的电压信号VE经过缓冲后得到电压信号VR并输入到D触发器6的复位端，该复位端为低电平时所述D触发器6复位。
所述D触发器6的D输入端连接电源电压VDD，时钟输入端即CK端连接片上时序信号ATDb，Q输出端输出信号SB_EN并连接所述与非门3的第二输入端。片上时序信号ATDb为闪存中的片上时序信号产生电路产生的信号，片上时序信号产生电路通过对地址变化的检测和脉冲宽度的调整得到片上时序信号ATDb。
在所述电荷泵漏电模式中所述电荷泵1的所述输出电压VD25_pre从稳定值开始下降，通过设置所述电荷泵1的所述输出电压VD25_pre的稳定值和低阈值电压的差值，较佳为，该差值为0.3V～0.4V，使所述电荷泵漏电模式中所述电荷泵1的所述输出电压VD25_pre始终大于所述低阈值电压，这样能使所述电荷泵漏电模式中的电荷泵电流为0，最大限度的减少整个低速读取模式的平均电流，减少功率消耗。
较佳为，通过调整所述第一电阻R0和所述第二电阻R1的值使所述电荷泵的所述输出电压VD25_pre的稳定值为所述电源电压VDD的2.2倍；所述电荷泵1的低阈值电压设置为所述电源电压VDD的2倍。
如图3所示，本发明实施闪存低速读模式的时序图。正常的数据读取模式为图3中的Active所对应区域的模式和电荷泵漏电模式为图3中Standbye所对应区域的模式，其中数据读取模式的时间为Ta，等待模式的时间为TL。地址信号Addres为读操作提供地址，闪存的CEb引脚信号为低电平时开始一个读取过程，闪存的电荷泵在整个读取过程中输出电压VD25_pre,时钟信号CLK为读取过程提供时钟。从图3可以看出，Ta为30ns，在数据读取模式中电压VD25_pre为3.9V，在电荷泵漏电模式中电压VD25_pre会逐渐降低。
在整个低速读模式中的平均电流可以采用如下公式表示：
Iavg＝(Ta×Ia+TL×IL)/(Ta+TL)
其中Iavg表示整个低速读模式中的平均电流，Ia表示数据读取模式中的闪存的消耗电流，IL表示电荷泵漏电模式中的闪存的消耗电流。
如果图3中电荷泵漏电模式结束时的电压VP大于电荷泵的低阈值电压，在整个电荷泵漏电模式中中闪存的电荷泵都不会启动，那么IL≈0微安。
最终的平均电流：Iavg≈(Ta×Ia)/(Ta+TL)。
所以本发明实施能使得整个读取过程的平均电流大大降低。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种闪存低速读模式控制电路，闪存的低速读模式为读取速率小于30MHZ的读模式，其特征在于，包括：
电荷泵，所述电荷泵工作时在其输出端产生一输出电压；
所述电荷泵输出端连接第一分压电路，所述第一分压电路包括串联的第一电阻、第二电阻和第一开关，所述第一电阻的第一端连接所述电荷泵的输出端、所述第一电阻的第二端连接所述第二电阻的第一端，所述第一开关连接在所述第二电阻的第二端和地之间；所述第一开关接通时，闪存处于低速读模式中的数据读取模式；所述第一开关断开时，所述闪存处于所述低速读模式中的电荷泵漏电模式；
在所述数据读取模式中，所述第一电阻的第二端输出所述输出电压的第一分压，所述第一分压连接到一比较器的正输入端；所述比较器的负输入端连接电源电压；所述比较器的输出端连接一与非门的第一输入端，所述与非门的输出端通过第一缓冲器连接到所述电荷泵的输入端；当所述电荷泵的输入端为高电平时所述电荷泵工作，当所述电荷泵的输入端为低电平时所述电荷泵停止工作；
在所述数据读取模式中，所述第一分压低于电源电压时所述电荷泵工作，所述第一分压等于所述电源电压时所述电荷泵停止工作并使所述电荷泵的所述输出电压保持为稳定值并作为数据读取的工作电压；所述数据读取的工作电压大于所述电荷泵在等待模式下的低阈值电压；
所述电荷泵输出端连接第二分压电路，所述第二分压电路由串联的第一电容和第二电容组成，所述第一电容的第一端接所述电荷泵的输出端，所述第二电容连接在所述第一电容的第二端和地之间，所述第一电容的第二端输出第二分压；
第一PMOS管，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极通过第一电流源接地，所述第一PMOS管的栅极连接所述第二分压；通过调节所述第一电容和所述第二电容的大小调节所述第二分压和所述输出电压的比例关系，当所述输出电压小于等于所述电荷泵的低阈值电压时，所述电源电压和所述第二分压的电压差大于等于所述第一PMOS管的阈值电压并使所述第一PMOS管导通；当所述输出电压大于所述电荷泵的低阈值电压时，所述电源电压和所述第二分压的电压差小于所述第一PMOS管的阈值电压并使所述第一PMOS管断开；
第二NMOS管，所述第二NMOS管的源极接地，所述第二NMOS管的漏极通过第二电流源接电源电压，所述第二NMOS管的栅极连接所述第一PMOS管的漏极；
所述第二NMOS管的漏极通过第二缓冲器连接到D触发器的复位端，该复位端为低电平时所述D触发器复位；
所述D触发器的D输入端连接电源电压，时钟输入端连接片上时序信号，Q输出端连接所述与非门的第二输入端。
2.如权利要求1所述闪存低速读模式控制电路，其特征在于：在所述电荷泵漏电模式中所述电荷泵的所述输出电压从稳定值开始下降，通过设置所述电荷泵的所述输出电压的稳定值和低阈值电压的差值使所述电荷泵漏电模式中所述电荷泵的所述输出电压始终大于所述低阈值电压。
3.如权利要求2所述闪存低速读模式控制电路，其特征在于：所述电荷泵的所述输出电压的稳定值和低阈值电压的差值为0.3V～0.4V。
4.如权利要求1或2或3所述闪存低速读模式控制电路，其特征在于：通过调整所述第一电阻和所述第二电阻的值使所述电荷泵的所述输出电压的稳定值为所述电源电压的2.2倍；所述电荷泵的低阈值电压设置为所述电源电压的2倍。
CN201410206549.6A 2014-05-16 2014-05-16 闪存低速读模式控制电路 Active CN104517645B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410206549.6A CN104517645B (zh) 2014-05-16 2014-05-16 闪存低速读模式控制电路
US14/578,555 US9202582B1 (en) 2014-05-16 2014-12-22 Flash-memory low-speed read mode control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410206549.6A CN104517645B (zh) 2014-05-16 2014-05-16 闪存低速读模式控制电路

Publications (2)

Publication Number Publication Date
CN104517645A CN104517645A (zh) 2015-04-15
CN104517645B true CN104517645B (zh) 2019-08-13

Family

ID=52792832

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410206549.6A Active CN104517645B (zh) 2014-05-16 2014-05-16 闪存低速读模式控制电路

Country Status (2)

Country Link
US (1) US9202582B1 (zh)
CN (1) CN104517645B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074607B (zh) * 2016-11-16 2020-12-15 中芯国际集成电路制造(上海)有限公司 用于存储器的电源控制电路及方法
CN111326203A (zh) * 2018-12-17 2020-06-23 北京兆易创新科技股份有限公司 一种控制电压纹波的电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862348A (en) * 1986-01-20 1989-08-29 Nec Corporation Microcomputer having high-speed and low-speed operation modes for reading a memory
TW225619B (zh) * 1991-07-19 1994-06-21 Nippon Electric Co
JP3242704B2 (ja) * 1992-03-19 2001-12-25 宏介 佐藤 距離測定方法および装置
US6225992B1 (en) * 1997-12-05 2001-05-01 United Microelectronics Corp. Method and apparatus for generating bias voltages for liquid crystal display drivers
US6049473A (en) * 1999-02-11 2000-04-11 Delta Electronics, Inc. Harmonic-injection control technique for three-phase, discontinuous-conduction-mode, high-power-factor boost rectifiers with improved line-transient response
EP1743422B1 (en) * 2004-02-19 2019-08-07 Conversant Intellectual Property Management Inc. Low leakage and data retention circuitry
JP4750530B2 (ja) * 2005-10-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いた非接触電子装置
KR100865852B1 (ko) * 2007-08-08 2008-10-29 주식회사 하이닉스반도체 레귤레이터 및 고전압 발생기
US8995206B2 (en) * 2011-07-14 2015-03-31 Technion Research And Development Foundation Ltd. Device, method and computer readable program for accessing memory cells using shortened read attempts

Also Published As

Publication number Publication date
CN104517645A (zh) 2015-04-15
US9202582B1 (en) 2015-12-01
US20150332776A1 (en) 2015-11-19

Similar Documents

Publication Publication Date Title
CN103677043B (zh) 低压降稳压器
CN103715878B (zh) 电源供应器及其启动电路
CN204465489U (zh) 一种新型低压上电复位电路
CN101943925B (zh) 一种用于电压调节器的放电电路
CN104093250B (zh) 一种用于led驱动电路的开路过压保护装置
CN104062504A (zh) 一种超级电容检测电路
CN104253459A (zh) 具有供电模式切换功能的usb装置
CN101882926A (zh) 一种恒流驱动芯片上电复位电路
US20160294281A1 (en) Apparatus for charge recovery during low power mode
CN201569970U (zh) 一种适用于usb接口设备的电源缓启动装置
CN104600963A (zh) 一种开关电源输出电压双模检测电路
CN103066972B (zh) 一种带有全局使能脉冲控制自动复位功能的上电复位电路
CN104466912B (zh) 一种具有短路保护的线性稳压器
CN103812333A (zh) 电荷泵的控制电路和电荷泵电路
CN103036411A (zh) 电荷泵电路
CN104517645B (zh) 闪存低速读模式控制电路
CN104467405A (zh) 电荷泵电路和存储器
CN101739112B (zh) 一种低电压缓启动电路
CN104467767A (zh) 一种可多次连续复位的复位电路
CN106449670A (zh) 光模块
CN107040250A (zh) 一种电压模式驱动电路
TWI428921B (zh) 充電泵
CN106033241A (zh) 接口供电电路
CN106547332B (zh) 电源启动重置电路、电源启动重置方法及其电子装置
CN103135645B (zh) 一种应用于电源管理电路中的快速下电控制电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant