CN108074607B - 用于存储器的电源控制电路及方法 - Google Patents

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Abstract

本发明实施例提供了一种用于存储器的电源控制电路，包括：控制端口，用于控制逻辑电路的输入信号；逻辑电路，用于根据所述输入信号输出高电平或低电平；所述控制端口，还用于：当所述逻辑电路的输出为高电平时启动地控制，当所述逻辑电路的输出为低电平时启动电源控制。可见，本发明实施例中的控制端口能够实现对逻辑电路内部信号的控制，在电源管理模式启动时，可以根据内部节点的状态对电路进行管理，从而在达到减小漏电的目的的同时，能够减小充放电的电容，从而减小系统在正常工作模式与电源管理模式之间的切换时间，并减小切换时的充放电电流。

Description

用于存储器的电源控制电路及方法
技术领域
本发明涉及集成电路领域，更具体地涉及一种用于存储器的电源控制电路及方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备，具有非常广泛的应用。针对存储器的电源管理(power management)是相关的一项重要技术。
以静态随机存取存储器(Static Random Access Memory，SRAM)为例，SRAM的电源管理在外围电路的处理上一般分为三种：一种是在不工作时断开电源VDD与SRAM之间的通路，如图1(a)所示；一种是在不工作时断开电源VSS与SRAM之间的通路，如图1(b)所示；一种是上述两种的结合，即以上两种同时存在，如图1(c)所示，以减小SRAM不工作时的静态漏电。
然而，在SRAM的电源管理中，由于需要对电路进行充电和放电，所以在打开或者关闭电源管理的模式时，需要很长的时间，并且在此过程中会产生较大的充放电电流。
发明内容
考虑到上述问题而提出了本发明。本发明提供了一种用于存储器的电源控制电路，能够减小充放电的电容，从而减小工作模式与电源管理模式之间切换的时间，并减小充放电电流。
根据本发明的第一方面，提供了一种用于存储器的电源控制电路，包括：
控制端口，用于控制逻辑电路的输入信号；
所述逻辑电路，用于根据所述输入信号输出高电平或低电平；
所述控制端口，还用于：当所述逻辑电路的输出为高电平时启动地控制，当所述逻辑电路的输出为低电平时启动电源控制。
示例性地，所述控制端口，具体用于：在所述存储器的输入的基础上，控制所述逻辑电路的输入信号。
示例性地，所述存储器的输入包括以下至少一个：地址输入、数据输入、写使能输入和时钟输入。
示例性地，所述地控制用于断开电源VSS与所述存储器之间的通路，所述电源控制用于断开电源VDD与所述存储器之间的通路。
示例性地，所述逻辑电路包括互补的金属氧化物半导体CMOS逻辑电路。
示例性地，所述存储器为SRAM。
根据本发明的第二方面，提供了一种用于存储器的电源控制的方法，包括：
控制逻辑电路的输入信号，以使得所述逻辑电路根据所述输入信号输出高电平或低电平；
当所述逻辑电路的输出为高电平时启动地控制，当所述逻辑电路的输出为低电平时启动电源控制。
示例性地，所述控制逻辑电路的输入信号，包括：在所述存储器的输入的基础上，控制所述逻辑电路的输入信号。
第二方面所述的该方法能够由前述第一方面所述的电源控制电路所实现。
可见，本发明实施例中的控制端口能够实现对逻辑电路内部信号的控制，在电源管理模式启动时，可以根据内部节点的状态对电路进行管理，从而在达到减小漏电的目的的同时，能够减小充放电的电容，从而减小系统在正常工作模式与电源管理模式之间的切换时间，并减小切换时的充放电电流。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
图1(a)-(c)是SRAM的电源管理在外围电路的处理的示意图；
图2是本发明实施例的用于存储器的电源控制电路的一个示意图；
图3是本发明实施例的用于存储器的电源控制电路的更具体结构的一个示意图；
图4是本发明实施例的用于存储器的电源控制的方法的示意性流程图。
具体实施方式
为了使得本发明的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本发明的示例实施例。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是本发明的全部实施例，应理解，本发明不受这里描述的示例实施例的限制。基于本发明中描述的本发明实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本发明的保护范围之内。
图2是本发明实施例的用于存储器的电源控制电路的一个示意图。图2所示的电源控制电路包括控制端口101和逻辑电路102。
控制端口101，用于控制逻辑电路102的输入信号；所述逻辑电路102，用于根据所述输入信号输出高电平或低电平；所述控制端口101，还用于：当所述逻辑电路102的输出为高电平时启动地控制201，当所述逻辑电路102的输出为低电平时启动电源控制202。
本发明实施例中，控制端口101可以通过控制逻辑电路102的输入信号，进而能够控制逻辑电路102内部节点的状态，也即控制逻辑电路102的电平高低。
其中，控制端口101也可以称为电源控制(power control)端口或电源管理端口等，本发明对此不限定。
可选地，控制端口101可以具体用于：在所述存储器的输入的基础上，控制所述逻辑电路102的输入信号。
其中，所述存储器的输入包括以下至少一个：地址(address，ADDR)输入、数据(DATA)输入、写使能(write enabled，WEN)输入和时钟(clock，CLK)输入。如图3所示，存储器的输入包括ADDR、DATA、WEN和CLK。
应注意，本发明实施例中，存储器的输入也可以是上述所列之外的其他的输入，本发明对此不做限定。
相应地，逻辑电路102的输入信号可以与存储器的输入相对应，具体地，若存储器的输入包括ADDR、DATA、WEN和CLK，逻辑电路102的输入信号可以相应地表示为Ain、Din、WENin和CLKin，如图3所示。
其中，逻辑电路102也可以称为外围逻辑电路等，本发明对此不限定。逻辑电路102可以包括互补的金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)逻辑电路，即逻辑电路102可以为正常的CMOS逻辑电路。举例来说，逻辑电路102可以包括两级反相器，如图3所示。并且，图3中的“1”表示高电平，“0”表示低电平。但是，应当理解，逻辑电路102也可以使用与门或者非门等其他的电路结构，而不限于图3所示的反相器，具体使用哪个电路结构可以根据具体电路的情况进行确定，本发明对此不再详述。
其中，所述地控制201用于断开电源VSS与所述存储器之间的通路，所述电源控制202用于断开电源VDD与所述存储器之间的通路。可选地，该地控制201可以采用图1(b)所示的地控制的方式，该电源控制202可以采用图1(a)所示的电源控制的方式，本发明对此不再赘述。
具体地，控制端口101可以用于：在电源管理模式启动时(或者在从工作模式切换至电源管理模式时)，若所述逻辑电路102的输出为高电平则启动地控制201；若所述逻辑电路102的输出为低电平则启动电源控制202。或者，可以理解为，本发明实施例中，在逻辑电路102的输出为高电平的节点处加入了地控制电路，在逻辑电路102的输出为低电平的节点处加入了电源控制电路。
另外，本发明实施例中的存储器可以是SRAM，或者也可以是其他类型的存储器，这里不再一一罗列。
本发明实施例中，当系统在正常工作模式与电源管理模式之间进行切换的时候，由于控制端口102能够根据控制逻辑电路102的输入信号来获知逻辑电路102的输出为高电平还是低电平，所以控制端口102可以根据电平高低进行相应的充放电。可见，相对于现有技术来说，本实施例中，充放电的电容减小了，电荷减少了，因此，系统对电路进行充放电的时间缩短了，充放电时的电流也减小了。
可见，本发明实施例中的控制端口能够实现对逻辑电路内部信号的控制，在电源管理模式启动时，使存储器的外围电路均处于固定状态，并可以根据内部节点的状态对电路进行管理，从而在达到减小漏电的目的的同时，能够减小充放电的电容，从而减小系统在正常工作模式与电源管理模式之间的切换时间，并减小切换时的充放电电流。
图4是本发明实施例的用于存储器的电源控制的方法的一个示意性流程图。图4所示的方法包括：
S101，控制逻辑电路的输入信号，以使得所述逻辑电路根据所述输入信号输出高电平或低电平。
S102，当所述逻辑电路的输出为高电平时启动地控制，当所述逻辑电路的输出为低电平时启动电源控制。
可选地，S101可以包括：在所述存储器的输入的基础上，控制所述逻辑电路的输入信号。其中，存储器的输入可以包括以下至少一个：地址输入、数据输入、写使能输入和时钟输入。或者，存储器的输入也可以是上述所列之外的其他的输入，本发明对此不做限定。
举例来说，存储器的输入包括ADDR、DATA、WEN和CLK，相应地，逻辑电路102的输入信号可以表示为Ain、Din、WENin和CLKin。
可选地，S102中的所述地控制用于断开电源VSS与所述存储器之间的通路，所述电源控制用于断开电源VDD与所述存储器之间的通路。
可选地，逻辑电路可以包括两级反相器。或者，逻辑电路也可以使用与门或者非门等其他的电路结构，而不限于反相器，具体使用哪个电路结构可以根据具体电路的情况进行确定，本发明对此不再详述。
可选地，本发明实施例中的存储器可以是SRAM，或者也可以是其他类型的存储器，这里不再一一罗列。
本发明实施例中，图4所示的方法可以由前述图2或图3所示的电源控制电路进行实现。
可见，本发明实施例中能够实现对逻辑电路内部信号的控制，在电源管理模式启动时，使存储器的外围电路均处于固定状态，并可以根据内部节点的状态对电路进行管理，从而在达到减小漏电的目的的同时，能够减小充放电的电容，从而减小系统在正常工作模式与电源管理模式之间的切换时间，并减小切换时的充放电电流。
尽管已经参考附图描述了上述示例实施例，但应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本发明的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
以上所述，仅为本发明的具体实施方式或对具体实施方式的说明，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。本发明的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种用于存储器的电源控制电路，其特征在于，包括：
控制端口，用于控制逻辑电路的输入信号；
所述逻辑电路，用于根据所述输入信号输出高电平或低电平；
所述控制端口，还用于：在工作模式与电源管理模式之间切换时，若所述逻辑电路的输出为高电平时启动地控制，若所述逻辑电路的输出为低电平时启动电源控制，其中所述地控制用于断开电源VSS与所述存储器之间的通路，所述电源控制用于断开电源VDD与所述存储器之间的通路。
2.如权利要求1所述的电源控制电路，其特征在于，所述控制端口，具体用于：
在所述存储器的输入的基础上，控制所述逻辑电路的输入信号。
3.如权利要求2所述的电源控制电路，其特征在于，所述存储器的输入包括以下至少一个：
地址输入、数据输入、写使能输入和时钟输入。
4.如权利要求1所述的电源控制电路，其特征在于，所述逻辑电路包括互补的金属氧化物半导体CMOS逻辑电路。
5.如权利要求1至4任一项所述的电源控制电路，其特征在于，所述存储器为静态随机存取存储器SRAM。
6.一种用于存储器的电源控制的方法，其特征在于，包括：
控制逻辑电路的输入信号，以使得所述逻辑电路根据所述输入信号输出高电平或低电平；
在工作模式与电源管理模式之间切换时，若所述逻辑电路的输出为高电平时启动地控制，若所述逻辑电路的输出为低电平时启动电源控制，其中所述地控制用于断开电源VSS与所述存储器之间的通路，所述电源控制用于断开电源VDD与所述存储器之间的通路。
7.如权利要求6所述的方法，其特征在于，所述控制逻辑电路的输入信号，包括：
在所述存储器的输入的基础上，控制所述逻辑电路的输入信号。
8.如权利要求7所述的方法，其特征在于，所述存储器的输入包括以下至少一个：
地址输入、数据输入、写使能输入和时钟输入。
9.如权利要求6至8任一项所述的方法，其特征在于，所述逻辑电路包括互补的金属氧化物半导体CMOS逻辑电路。
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