CN102004626A - 双口存储器 - Google Patents

Abstract

一种双口存储器，包括：单口存储器，由内部时钟信号驱动；读缓存单元，由读时钟信号驱动，对读使能信号、读地址进行缓存，由内部时钟信号驱动，将缓存后的读使能信号传输至所述单口存储器；写缓存单元，由写时钟信号驱动，对写使能信号、写数据和写地址进行缓存，由所述内部时钟信号驱动，将缓存后的写使能信号和缓存后的写数据传输至所述单口存储器；读写选择单元，由所述内部时钟信号驱动，控制所述写缓存单元和读缓存单元分别将缓存后的写地址和缓存后的读地址分时传输至所述单口存储器；所述内部时钟信号的频率至少是所述写时钟信号和读时钟信号中频率较高的一个的两倍。本发明有利于减小芯片面积，降低成本。

Description

双口存储器

技术领域

本发明涉及存储器领域，特别涉及一种双口存储器。

背景技术

大规模集成电路芯片中往往集成有存储器，即片上存储器(on chip memory)用于暂时存放中间数据。集成在芯片上的存储器按照结构来划分，通常可以划分为单口存储器和双口存储器。单口存储器在同一时刻只能响应一个访问请求，即同一时刻仅能响应读请求或写请求，无法同时进行读操作和写操作；而双口存储器在同一时刻可以同时响应读请求和写请求，可以同时进行读操作和写操作。

图1给出了现有技术的一种单口存储器的结构示意图，其主要端口包括：时钟信号端口CLK，用于接收时钟信号，驱动内部逻辑进行读操作和写操作；地址端口A[m-1:0]，用于接收读/写地址；数据端口D[n-1:0]，用于接收写数据；片选使能端口CEN，用于接收片选使能信号；写使能端口WEN，用于接收写使能信号；数据输出端口Q[n-1:0]，用于输出读数据。

图2示出了图1所示的单口存储器的读操作信号时序图，如图2所示，在时钟信号的驱动下，地址端口A依次接收读地址，在时钟信号的有效沿，片选使能端口CEN有效、写使能端口WEN为高电平(即读操作)，数据输出端口Q将读地址对应的数据依次输出，输出的读数据和相应的读地址有一个周期的延迟。

图3示出了图1所示的单口存储器的写操作信号时序图，如图3所示，在时钟信号驱动下，地址端口A依次接收写地址，在时钟信号的有效沿，片选使能端口CEN有效、写使能端口WEN为低电平(即写操作)，数据端口D依次接收写数据，并将其写入单口存储器中。

图4示出了现有技术的一种双口存储器的结构示意图，其主要端口包括：读时钟信号端口CLKA，用于接收读时钟信号，写时钟信号端口CLKB，用于接收写时钟信号，分别驱动内部逻辑进行读操作和写操作；读地址端口AA[a-1:0]，用于接收读地址；写地址端口AB[b-1:0]，用于接收写地址；写数据端口DB[n-1:0]，用于接收写数据；读使能端口CENA，用于接收读选使能信号；写使能端口CENB，用于接收写使能信号；数据输出端口QA[n-1:0]，用于输出读数据。

由于双口存储器能够同时响应读请求和写请求，因此广泛应用于高性能芯片中，但是与单口存储器相比，现有技术的双口存储器占用面积较大，导致芯片面积增大，成本过高。

发明内容

本发明解决的问题是现有技术的双口存储器占用面积较大，导致芯片面积增大、成本过高的问题。

为解决上述问题，本发明提供了一种双口存储器，包括：

单口存储器，由内部时钟信号驱动；

读缓存单元，由读时钟信号驱动，对读使能信号、读地址进行缓存，由内部时钟信号进行驱动，将缓存后的读使能信号传输至所述单口存储器；

写缓存单元，由写时钟信号驱动，对写使能信号、写数据和写地址进行缓存，由所述内部时钟信号驱动，将缓存后的写使能信号和缓存后的写数据传输至所述单口存储器；

读写选择单元，由所述内部时钟信号驱动，控制所述写缓存单元和读缓存单元分别将缓存后的写地址和缓存后的读地址分时传输至所述单口存储器；

所述内部时钟信号的频率至少是所述写时钟信号和读时钟信号中频率较高的一个的两倍。

可选的，所述读缓存单元包括：

第一异步(asynchronous)先入先出缓存器(FIFO，First In First Out)，其写时钟端口接收所述读时钟信号，其写数据端口接收所述读使能信号和读地址，其写命令端口接收所述读使能信号，其读时钟端口接收所述内部时钟信号，其读数据端口将所述缓存后的读使能信号传输至所述单口存储器的读使能端口，并将所述缓存后的读地址传输至所述读写选择单元，其读命令端口由所述读写选择单元控制。

可选的，所述第一异步先入先出缓存器的写复位端口接收读复位信号，所述读复位信号与所述读时钟信号属同一时钟域，所述第一异步先入先出缓存器的读复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

可选的，所述写缓存单元包括：

第二异步先入先出缓存器，其写时钟端口接收所述写时钟信号，其写数据端口接收所述写使能信号、写数据和写地址，其写命令端口接收所述写使能信号，其读时钟端口接收所述内部时钟信号，其读数据端口将所述缓存后的写数据和写使能信号分别传输至所述单口存储器的数据输入端口和写使能端口，并将所述缓存后的写地址传输至所述读写选择单元，其读命令端口由所述读写选择单元控制。

可选的，所述第二异步先入先出缓存器的写复位端口接收写复位信号，所述写复位信号与所述写时钟信号属同一时钟域，所述第二异步先入先出缓存器的读复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

可选的，所述读写选择单元包括：

一位计数器，由所述内部时钟信号驱动，进行一位计数后产生分时选择信号；

读控制单元，接收所述第一异步先入先出缓存器和第二异步先入先出缓存器的空标志信号和所述分时选择信号，产生第一读选择信号和第二读选择信号并分别传输至所述第一异步先入先出缓存器和第二异步先入先出缓存器的读命令端口，在所述分时选择信号为第一电平且所述第一异步先入先出缓存器非空时，所述第一读选择信号有效，在所述分时选择信号为第二电平且所述第二异步先入先出缓存器非空时，所述第二读选择信号有效；

多路选择器(MUX)，其输入端接收所述缓存后的写地址和缓存后的读地址，其控制端接收所述分时选择信号，其输出端与所述单口存储器的地址端口相连。

可选的，所述读控制单元包括：

第一与门，其输入端分别接收所述第一异步先入先出缓存器的空标志信号的反相信号和分时选择信号，其输出端产生所述第一读选择信号；

第二与门，其输入端分别接收所述分时选择信号的反相信号和第二异步先入先出缓冲器的空标志信号的反相信号，其输出端产生所述第二读选择信号。

可选的，所述一位计数器接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

可选的，所述双口存储器还包括输出缓存单元，由所述读时钟信号和内部时钟信号驱动，将所述单口存储器产生的读数据进行缓存后输出。

可选的，所述输出缓存单元包括：

第一延迟单元，由所述内部时钟信号驱动，对所述第一读选择信号进行延迟后产生第一延迟信号，延迟的周期数等于所述单口存储器的读延迟；

第二延迟单元，由所述读时钟信号驱动，对所述读使能信号进行延迟后产生第二延迟信号，延迟的周期数等于预设周期数；

第三异步先入先出缓存器，其写时钟端口接收所述内部时钟信号，其写数据端口与所述单口存储器的数据输出端口相连，其写命令端口接收所述第一延迟信号，其读时钟端口接收所述读时钟信号，其读命令端口输入所述第二延迟信号。

可选的，所述预设周期数为7。

可选的，所述第一异步先入先出缓存器、第二异步先入先出缓存器和第三异步先入先出缓存器的深度相等，都大于等于8。

可选的，所述第一异步先入先出缓存器、第二异步先入先出缓存器和第三异步先入先出缓存器的深度都等于8。

可选的，所述第三异步先入先出缓存器的写复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域，所述第三异步先入先出缓存器的读复位端口接收所述读复位信号，所述读复位信号与所述读时钟信号属同一时钟域。

与现有技术相比，本发明具有以下优点：

本技术方案的双口存储器包括读缓存单元、写缓存单元、读写选择单元和单口存储器，所述读缓存单元和写缓存单元分别对读使能信号、写使能信号和写数据进行缓存后传输至所述单口存储器，所述读写选择单元将缓存后的写地址和读地址分时传输至所述单口存储器，从而在单口存储器的基础上实现了双口存储器的功能，能够同时响应读请求和写请求，占用面积明显小于现有技术的双口存储器，有利于减小芯片面积，降低成本。

进一步的，本技术方案中的读缓存单元和写缓存单元采用先入先出缓存器来实现，结构简单，占用面积较小。

附图说明

图1是现有技术的一种单口存储器的结构示意图；

图2是图1所示的单口存储器的读操作信号时序图；

图3是图1所示的单口存储器的写操作信号时序图；

图4是现有技术的一种双口存储器的结构示意图；

图5是一种异步先入先出缓存器的结构示意图；

图6是本发明实施例的双口存储器的结构示意图。

具体实施方式

现有技术的芯片中所集成的双口存储器占用的面积较大，使得芯片面积增大，提高了成本。

本技术方案的双口存储器包括读缓存单元、写缓存单元、读写选择单元和单口存储器，所述读缓存单元和写缓存单元分别对读使能信号、写使能信号和写数据进行缓存后传输至所述单口存储器，所述读写选择单元将缓存后的写地址和读地址分时传输至所述单口存储器，从而在单口存储器的基础上实现了双口存储器的功能，能够同时响应读请求和写请求，占用面积明显小于现有技术的双口存储器，有利于减小芯片面积，降低成本。

进一步的，本技术方案中的读缓存单元和写缓存单元采用先入先出缓存器来实现，结构简单，占用面积较小。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图5示出了一种异步FIFO的结构示意图，也即实施例中所选用的异步FIFO的结构，其主要端口包括：写复位端口0，用于接收写复位信号RSTWN，以对写地址进行复位；写时钟端口1，用于接收写时钟信号CLKW，以驱动内部寄存器的写操作；数据输入端口2，接收写数据DIN；写命令端口3，用于接收写命令信号WRITE，仅当写命令信号WRITE有效时，才进行写操作；满标记端口4，用于在内部寄存器写满时输出满标记信号FULL；读复位端口5，用于接收读复位信号RSTRN，以对读地址进行复位；读时钟端口6，用于接收读时钟信号CLKR，以驱动内部寄存器的读操作；数据输出端口7，用于输出读数据DOUT；空标记端口8，用于在内部寄存器全部读出后输出空标记信号EMPTY；读命令端口9，用于接收读命令信号READ，仅当读命令信号READ有效时，才进行读操作。异步FIFO的读时钟信号CLKR和写时钟信号CLKW可以来自不同的时钟域，即其频率、相位可以不同，能够实现异步的读操作和写操作。

图6为本发明实施例的双口存储器的结构示意图，包括：单口存储器10，由内部时钟信号CLK2X驱动；读缓存单元11，由读时钟信号CLKA驱动，对读使能信号CENA、读地址AA进行缓存，由内部时钟信号CLK2X驱动，将缓存后的读使能信号CENAI传输至所述单口存储器10；写缓存单元12，由写时钟信号CLKB驱动，对写使能信号CENB、写数据DB和写地址AB进行缓存，由所述内部时钟信号CLK2X驱动，将缓存后的写使能信号CENBI和缓存后的写数据DBI传输至所述单口存储器10；读写选择单元13，由所述内部时钟信号CLK2X驱动，控制所述写缓存单元12和读缓存单元11分别将缓存后的写地址ABI和缓存后的读地址AAI分时传输至所述单口存储器10；所述内部时钟信号CLK2X的频率至少是所述写时钟信号CLKB和读时钟信号CLKA中频率较高的一个的两倍。另外，本实施例的双口存储器还包括输出缓存单元14，由所述读时钟信号CLKA和内部时钟信号CLK2X驱动，将所述单口存储器10产生的读数据进行缓存后输出。

所述单口存储器10可以为现有技术中常规的单口存储器，其面积较明显小于现有技术中常规的双口存储器，其相关的端口描述请参见背景技术，这里不再赘述。

所述读缓存单元11包括：第一异步FIFO111，其写时钟端口1接收所述读时钟信号CLKA，其写数据端口2接收所述读使能信号CENA和读地址AA，其写命令端口3接收所述读使能信号CENA，其读时钟端口6接收所述内部时钟信号CLK2X，其读数据端口7将所述缓存后的读使能信号CENAI传输至所述单口存储器10的读使能端口CEN，并将所述缓存后的读地址AAI传输至所述读写选择单元13，其读命令端口9由所述读写选择单元13控制。

需要说明的是，本实施例中，将所述读使能信号CENA和读地址AA拼接后共同输入至所述第一异步FIFO111的写数据端口2，即将读使能信号CENA和读地址AA拼接后写入第一异步FIFO111的内部寄存器中进行缓存，之后，相应的缓存后的读使能信号CENAI和缓存后的读地址AAI作为拼接后的数据从所述读数据端口7被读出。

此外，所述第一异步FIFO111的写复位端口0接收读复位信号RSTAN，其读复位端口5接收内部复位信号RST2XN，其中，所述读复位信号RSTAN与所述读时钟信号CLKA属同一时钟域，所述内部复位信号RST2XN与所述内部时钟信号CLK2X属同一时钟域。由于所述读复位信号RSTAN与所述读时钟信号CLKA属同一时钟域，使得第一异步FIFO111的写端口的复位动作与整个双口存储器的读时钟信号CLKA同步；类似的，所述内部复位信号RST2XN与所述内部时钟信号CLK2X属同一时钟域，使得第一异步FIFO111的读端口的复位动作与单口存储器10的驱动时钟，即内部时钟信号CLK2X同步。

所述写缓存单元12包括：第二异步FIFO121，其写时钟端口1接收所述写时钟信号CLKB，其写数据端口2接收所述写使能信号CENB、写数据DB和写地址AB，其写命令端口3接收所述写使能信号CENB，其读时钟端口6接收所述内部时钟信号CLK2X，其读数据端口7将所述缓存后的写数据DBI和写使能信号CENBI分别传输至所述单口存储器10的数据输入端口D和写使能端口WEN，并将所述缓存后的写地址ABI传输至所述读写选择单元13，其读命令端口9由所述读写选择单元13控制。

需要说明的是，本实施例中，将所述写数据DB、写地址AB和写使能信号CENB拼接后共同输入至所述第二异步FIFO121的写数据端口2，即将所述写数据DB、写地址AB和写使能信号CENB拼接后共同写入第二异步FIFO121的内部寄存器中进行缓存，之后，相应的缓存后的写数据DBI、缓存后的写地址ABI和缓存后的写使能信号CENBI作为拼接后的数据从所述读数据端口7被读出。

此外，所述第二异步FIFO121的写复位端口0接收写复位信号RSTBN，其读复位端口5接收内部复位信号RST2XN，其中，所述写复位信号RSTBN与所述写时钟信号CLKB属同一时钟域，所述内部复位信号RST2XN与所述内部时钟信号CLK2X属同一时钟域。由于所述写复位信号RSTBN与所述写时钟信号CLKB属同一时钟域，使得第二异步FIFO121的写端口的复位动作与整个双口存储器的写时钟信号CLKB同步；类似的，所述内部复位信号RST2XN与所述内部时钟信号CLK2X属同一时钟域，使得第二异步FIFO121的读端口的复位动作与单口存储器10的驱动时钟，即内部时钟信号CLK2X同步。

所述读写选择单元13包括：一位计数器131，由所述内部时钟信号CLK2X驱动，进行一位计数后产生分时选择信号Cout；多路选择器132，其输入端接收所述缓存后的写地址ABI和缓存后的读地址AAI，其控制端接收所述分时选择信号Cout，其输出端与所述单口存储器10的地址端口A相连；读控制单元133，接收所述第一异步FIFO111和第二异步FIFO121的空标志信号EMPTYA、EMPTYB和所述分时选择信号Cout，产生第一读选择信号ReadA和第二读选择信号ReadB并分别传输至所述第一异步FIFO111和第二异步FIFO121的读命令端口9，在所述分时选择信号Cout为第一电平(本实施例中为逻辑1)且所述第一异步FIFO111非空(本实施例中具体为所述第一异步FIFO111的空标志信号EMPTYA为逻辑0)时，所述第一读选择信号ReadA有效，在其他情况下，所述第一读选择信号ReadA无效；在所述分时选择信号Cout为第二电平(本实施例中为逻辑0)且所述第二异步FIFO非空(本实施例中具体为所述第二异步FIFO121的空标志信号EMPTYB为逻辑0)时，所述第二读选择信号ReadB有效。

本实施例中，所述读控制单元133可以通过与门和非门来实现，具体的，第一与门的输入端分别接收第一异步FIFO111的空标志信号EMPTYA的反相信号和分时选择信号Cout，其输出端产生所述第一读选择信号ReadA；第二与门的输入端分别为分时选择信号Cout的反相信号和第二异步FIFO121的空标志信号EMPTYB的反相信号，其输出端产生所述第二读选择信号ReadB。

所述单口存储器10的时钟信号端口CLK接收所述内部时钟信号CLK2X，即由所述内部时钟信号CLK2X驱动。所述一位计数器131由所述内部时钟信号CLK2X驱动，而内部时钟信号CLK2X的频率是所述读时钟信号CLKA和写时钟信号CLKB中频率较高的一个的两倍或更高，因此，在一个读时钟信号CLKA或一个写时钟信号CLKB的周期中，至少包括两个内部时钟信号CLK2X的周期，从而在同时接收到读请求和写请求时，即在所述第一异步FIFO111、第二异步FIFO121都非空时，能够分时的使得第一异步FIFO111的读命令端口9和第二异步FIFO121的读命令端口9分别有效，即将所述第一异步FIFO111中缓存后的读使能信号CENAI和读地址AAI，以及第二异步FIFO121中缓存后的写使能信号CENBI、缓存后的写地址ABI和缓存后的写数据DBI交替的读出，并同时通过所述多路选择器132将缓存后的读地址AAI和缓存后的写地址ABI交替的传输至单口存储器10的地址端口A，完成读请求和写请求的分时响应，使得对外部器件而言，如对于访问本实施例的双口存储器的处理器而言，其实现了与现有技术的双口存储器的相同的外部行为。由于本实施例的双口存储器是在单口存储器10的基础上通过较简单的外部逻辑来实现的，所占的面积明显小于常规的双口存储器，有利于减小芯片面积，降低成本。

本实施例中所述输出缓存单元14包括：第一延迟单元141，由所述内部时钟信号驱动CLK2X，对所述第一读选择信号ReadA进行延迟后产生第一延迟信号ReadA_d，延迟的周期数等于所述单口存储器10的读延迟；第二延迟单元142，由所述读时钟信号CLKA驱动，对所述读使能信号CENA进行延迟后产生第二延迟信号CENA_d，延迟的周期数等于预设周期数，本实施例中所述预设周期数为7；第三异步FIFO143，其写时钟端口1接收所述内部时钟信号CLK2X，其写数据端口2与所述单口存储器10的数据输出端口Q相连，其写命令端口3接收所述第一延迟信号ReadA_d，其读时钟端口6接收所述读时钟信号CLKA，其读命令端口9接收所述第二延迟信号CENA_d，其读数据端口7输出缓存后的读数据QA。此外，所述第三异步FIFO143的写复位端口0接收所述内部复位信号RST2XN，读复位端口5接收所述读复位信号RSTAN。

所述单口存储器10的读延迟指的是其地址端口A接收到读地址后，至其数据输出端口Q输出相应的数据的延迟的周期数，本实施例中，所述单口存储器10的读延迟为1，因此，第一延迟单元141的延迟为一个内部时钟信号CLK2X的周期。在读操作中，第一读选择信号ReadA控制所述第一异步FIFO将缓存后的读地址AAI、读使能信号CENAI传输至所述单口存储器10，在一个内部时钟信号CLK2X周期后，单口存储器10产生相应的读数据，并将其通过数据输出端口Q输出，此时，第一延迟信号ReadA_d也相应的有效，从而将读数据写入第三异步FIFO143中进行缓存，从而实现了读数据的同步缓存。

本实施例中，所述第一异步FIFO111、第二异步FIFO121和第三异步FIFO143的深度相等，都大于等于8，优选的，它们的深度都等于8。

由于读时钟信号CLKA和内部时钟信号CLK2X在频率和相位上存在差异，可能会导致第三异步FIFO143输出的读数据QA延迟不固定，因此本实施例中将所述第二延迟单元142的延迟固定为预设延迟，具体为7，即对读使能信号CENA延迟7个读时钟CLKA的周期后，所述第二延迟信号CENA_d有效，从所述第三异步FIFO143中读出缓存后的读数据QA，并将其输出至外部器件。因此，对于外部器件而言，本实施例的双口存储器的读操作的读延迟为7个读时钟信号周期，与现有技术的双口存储器略有不同，但并不影响其正常功能；另一方面，其写操作的时序与现有技术的双口存储器相同；此外，所述读时钟信号CLKA和写时钟信号CLKB可以是异步的时钟信号，使得本实施例的双口存储器能够实现异步的读请求和写请求的同时响应。

本实施例中，所述第一延迟单元141和第二延迟单元142可以用级联的寄存器来实现，第一延迟单元141包括1个寄存器，实现1个内部时钟信号CLK2X时钟周期的延迟；第二延迟单元142包括7个级联的寄存器，实现7个读时钟信号CLKA时钟周期的延迟。

综上，本技术方案在单口存储器的基础上，通过外部的简单逻辑电路构建成双口存储器，占用的面积显著减小，有利于减小芯片面积，降低成本。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种双口存储器，其特征在于，包括：

单口存储器，由内部时钟信号驱动；

读缓存单元，由读时钟信号驱动，对读使能信号、读地址进行缓存，由内部时钟信号驱动，将缓存后的读使能信号传输至所述单口存储器；

写缓存单元，由写时钟信号驱动，对写使能信号、写数据和写地址进行缓存，由所述内部时钟信号驱动，将缓存后的写使能信号和缓存后的写数据传输至所述单口存储器；

读写选择单元，由所述内部时钟信号驱动，控制所述写缓存单元和读缓存单元分别将缓存后的写地址和缓存后的读地址分时传输至所述单口存储器；

所述内部时钟信号的频率至少是所述写时钟信号和读时钟信号中频率较高的一个的两倍。

2.根据权利要求1所述的双口存储器，其特征在于，所述读缓存单元包括：

第一异步先入先出缓存器，其写时钟端口接收所述读时钟信号，其写数据端口接收所述读使能信号和读地址，其写命令端口接收所述读使能信号，其读时钟端口接收所述内部时钟信号，其读数据端口将所述缓存后的读使能信号传输至所述单口存储器的读使能端口，并将所述缓存后的读地址传输至所述读写选择单元，其读命令端口由所述读写选择单元控制。

3.根据权利要求2所述的双口存储器，其特征在于，所述第一异步先入先出缓存器的写复位端口接收读复位信号，所述读复位信号与所述读时钟信号属同一时钟域，所述第一异步先入先出缓存器的读复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

4.根据权利要求2所述的双口存储器，其特征在于，所述写缓存单元包括：

第二异步先入先出缓存器，其写时钟端口接收所述写时钟信号，其写数据端口接收所述写使能信号、写数据和写地址，其写命令端口接收所述写使能信号，其读时钟端口接收所述内部时钟信号，其读数据端口将所述缓存后的写数据和写使能信号分别传输至所述单口存储器的数据输入端口和写使能端口，并将所述缓存后的写地址传输至所述读写选择单元，其读命令端口由所述读写选择单元控制。

5.根据权利要求4所述的双口存储器，其特征在于，所述第二异步先入先出缓存器的写复位端口接收写复位信号，所述写复位信号与所述写时钟信号属同一时钟域，所述第二异步先入先出缓存器的读复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

6.根据权利要求4所述的双口存储器，其特征在于，所述读写选择单元包括：

一位计数器，由所述内部时钟信号驱动，进行一位计数后产生分时选择信号；

读控制单元，接收所述第一异步先入先出缓存器和第二异步先入先出缓存器的空标志信号和所述分时选择信号，产生第一读选择信号和第二读选择信号并分别传输至所述第一异步先入先出缓存器和第二异步先入先出缓存器的读命令端口，在所述分时选择信号为第一电平且所述第一异步先入先出缓存器非空时，所述第一读选择信号有效，在所述分时选择信号为第二电平且所述第二异步先入先出缓存器非空时，所述第二读选择信号有效；

多路选择器，其输入端接收所述缓存后的写地址和缓存后的读地址，其控制端接收所述分时选择信号，其输出端与所述单口存储器的地址端口相连。

7.根据权利要求6所述的双口存储器，其特征在于，所述读控制单元包括：

第一与门，其输入端分别接收所述第一异步先入先出缓存器的空标志信号的反相信号和分时选择信号，其输出端产生所述第一读选择信号；

第二与门，其输入端分别接收所述分时选择信号的反相信号和第二异步先入先出缓冲器的空标志信号的反相信号，其输出端产生所述第二读选择信号。

8.根据权利要求6所述的双口存储器，其特征在于，所述一位计数器接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域。

9.根据权利要求6所述的双口存储器，其特征在于，还包括输出缓存单元，由所述读时钟信号和内部时钟信号驱动，将所述单口存储器产生的读数据进行缓存后输出。

10.根据权利要求9所述的双口存储器，其特征在于，所述输出缓存单元包括：

第一延迟单元，由所述内部时钟信号驱动，对所述第一读选择信号进行延迟后产生第一延迟信号，延迟的周期数等于所述单口存储器的读延迟；

第二延迟单元，由所述读时钟信号驱动，对所述读使能信号进行延迟后产生第二延迟信号，延迟的周期数等于预设周期数；

第三异步先入先出缓存器，其写时钟端口接收所述内部时钟信号，其写数据端口与所述单口存储器的数据输出端口相连，其写命令端口接收所述第一延迟信号，其读时钟端口接收所述读时钟信号，其读命令端口输入所述第二延迟信号。

11.根据权利要求10所述的双口存储器，其特征在于，所述预设周期数为7。

12.根据权利要求10所述的双口存储器，其特征在于，所述第一异步先入先出缓存器、第二异步先入先出缓存器和第三异步先入先出缓存器的深度相等，都大于等于8。

13.根据权利要求12所述的双口存储器，其特征在于，所述第一异步先入先出缓存器、第二异步先入先出缓存器和第三异步先入先出缓存器的深度都等于8。

14.根据权利要求13所述的双口存储器，其特征在于，所述第三异步先入先出缓存器的写复位端口接收内部复位信号，所述内部复位信号与所述内部时钟信号属同一时钟域，所述第三异步先入先出缓存器的读复位端口接收所述读复位信号，所述读复位信号与所述读时钟信号属同一时钟域。

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