JP4870420B2 - フラッシュメモリデータ記憶装置 - Google Patents
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Description
FDI、FDO フラッシュバスグループ
RCLK1〜RCLK3 伝送制御クロック信号
RDIN1〜RDIN3 入力バッファバスグループ
RCNA、RCNB ラッチカウント信号
RDO 出力バッファバスグループ
MCN マルチプレクサカウント信号
10 外部システム
100 NAND型フラッシュメモリ
110 メモリセルアレイ
120 ページバッファ
200 フラッシュインターフェース
210、220、230 フラッシュ入力バッファ部
211〜214 1次データラッチ
219 第1ラッチ選択カウンター
221、222 2次データラッチ
229 第2ラッチ選択カウンター
231 3次データラッチ
260 フラッシュ出力バッファ部
270 フラッシュ出力マルチプレクサ部
271 出力マルチプレクサ
273 マルチプレクサカウンター
280 制御クロック生成部
281 基準クロック発生器
282 周期変調器
283 周期短縮ブロック
283a 立ち上がりエッジ感知手段
283b 立ち下がりエッジ感知手段
283c 論理和手段
285 周期拡張ブロック
285a D−フリップフロップ
300 バッファメモリ
310 第1一時記憶手段
320 第2一時記憶手段
330 バッファマルチプレクサ
400 ホストインターフェース
410 チップ選択マルチプレクサ
420 ホスト出力マルチプレクサ
430 ホスト入出力バッファ
Claims (14)
- 所定のホストバスグループを通じて、外部システムと並列にデータを送受信することができるフラッシュメモリデータ記憶装置において、
前記ホストバスのバス幅(HW)より大きいバス幅(FW)を有する所定のフラッシュバスグループを通じて並列にデータを送受信することができるフラッシュメモリ(‘バス幅'は同一クロック信号の同一クロックに応答して並列にデータを送信することができるバスラインの数を言う)と、
前記フラッシュバスグループと前記ホストバス間でのデータ伝送を制御するフラッシュインターフェースとを具備し、
前記フラッシュインターフェースは、
第1〜第n(nは2以上の自然数)伝送制御クロック信号に応答して駆動され、前記ホストバスグループから前記フラッシュバスグループに漸進的にデータ伝送を行う第1段〜第n段フラッシュ入力バッファ部を具備し、
前記第i端(2≦i≦n)フラッシュ入力バッファ部は少なくともNi個の第i段入力バッファバスグループを通じてデータを提供するが、前記第i段入力バッファバスグループのそれぞれのバス幅(IBWi)は前記第(i−1)段フラッシュ入力バッファ部から提供される第(i−1)段入力バッファバスグループのそれぞれのバス幅(IBW(i−1))より大きく、前記第i伝送制御クロック信号の周期(Ti)は前記第(i−1)伝送制御クロック信号の周期(T(i−1))より長く、前記Niは前記FWを前記IBWで分けた値であることを特徴とする、フラッシュメモリデータ記憶装置。 - 前記第i段入力バッファバスグループのそれぞれのバス幅(IBWi)は、前記第(i−1)段入力バッファバスのそれぞれのバス幅(IBW(i−1))の2倍であることを特徴とする、請求項1に記載のフラッシュメモリデータ記憶装置。
- 前記第i伝送制御クロック信号の周期(Ti)は、前記第(i−1)伝送制御クロック信号の周期(T(i−1))の2倍であることを特徴とする、請求項2に記載のフラッシュメモリデータ記憶装置。
- 前記フラッシュインターフェースは、前記第1〜前記第n伝送制御クロック信号を生成する制御クロック生成部をさらに具備することを特徴とする、請求項3に記載のフラッシュメモリデータ記憶装置。
- 前記制御クロック生成部は、
第j伝送制御クロック信号を生成するための基準クロック発生器と、
前記第j伝送制御クロック信号の周期を変調し、前記第1〜第n伝送制御クロック信号を提供する周期変調器とを具備し、
前記jは(n+1)/2(nが奇数の場合)またはn/2(nが偶数の場合)であることを特徴とする、請求項4に記載のフラッシュメモリデータ記憶装置。 - 前記第i段フラッシュ入力バッファ部は、それぞれが前記第i伝送制御クロック信号のNi個ごとのクロックに順次応答して、対応する各自の第i段入力バッファバスグループにデータを提供する前記Ni個のi次データラッチを具備することを特徴とする、請求項1に記載のフラッシュメモリデータ記憶装置。
- 前記第i段フラッシュ入力バッファ部は、前記第i(iがnの場合は除外)伝送制御クロック信号のクロックをカウントして、対応する前記Ni個のi次データラッチのデータ伝送をそれぞれ制御するNi個のi次ラッチカウント信号を提供する第iラッチ選択カウンターをさらに具備することを特徴とする、請求項6に記載のフラッシュメモリデータ記憶装置。
- 前記フラッシュインターフェースは、
前記第n伝送制御クロック信号に応答して、前記フラッシュメモリのデータを前記N1個の出力バッファバスグループに伝送する出力バッファ部と、
前記第1伝送制御クロック信号のN1個ごとのクロックに順次応答して、前記N1個の出力バッファバスグループのいずれか一つを順次選択し、選択された前記出力バッファバスグループのデータを前記外部システムに提供する出力マルチプレクサ部とをさらに具備することを特徴とする、請求項1に記載のフラッシュメモリデータ記憶装置。 - 前記出力マルチプレクサ部は、
前記N1個の出力バッファバスグループのいずれか一つを順次選択する出力マルチプレクサと、
前記第1伝送制御クロック信号のクロックをカウントして、対応する前記出力バッファバスグループを選択するように制御するN1個のマルチプレクサカウント信号を提供するマルチプレクサカウンターとを具備することを特徴とする、請求項8に記載のフラッシュメモリデータ記憶装置。 - 所定のホストバスグループを通じて、外部システムと並列にデータを送受信することができるフラッシュメモリデータ記憶装置において、
前記ホストバスのバス幅(HW)より大きいバス幅(FW)を有する所定のフラッシュバスグループを通じて並列にデータを送受信することができるフラッシュメモリ(‘バス幅'は同一クロック信号の同一クロックに応答して、並列にデータを送信することができるバスラインの数を言う)と、
伝送されるデータを一時記憶するバッファメモリと、
前記ホストバスグループと前記バッファメモリ間でのデータ伝送を制御するホストインターフェースと、
前記フラッシュバスグループと前記バッファメモリ間でのデータ伝送を制御するフラッシュインターフェースとを具備し、
前記フラッシュインターフェースは、
第1〜第n(nは2以上の自然数)伝送制御クロック信号に応答して駆動され、前記ホストバスグループから前記フラッシュバスグループに漸進的にデータ伝送を行う第1段〜第n段フラッシュ入力バッファ部を具備し、
前記第i端(2≦i≦n)フラッシュ入力バッファ部は少なくともNi個の第i段入力バッファバスグループを通じてデータを提供するが、前記第i段入力バッファバスグループのそれぞれのバス幅(IBWi)は前記第(i−1)段フラッシュ入力バッファ部から提供される第(i−1)段入力バッファバスグループのそれぞれのバス幅(IBW(i−1))より大きく、前記第i伝送制御クロック信号の周期(Ti)は前記第(i−1)伝送制御クロック信号の周期(T(i−1))より長く、前記Niは前記FWを前記IBWで分けた値であることを特徴とする、フラッシュメモリデータ記憶装置。 - 前記バッファメモリは、
それぞれが前記ホストバスグループのバス幅のデータを前記ホストインターフェースおよび前記フラッシュインターフェースと並列に送受信することができる第1および第2一時記憶手段と、
前記ホストインターフェースから伝送される前記ホストバスグループのデータを前記第1および前記第2一時記憶手段のいずれか一つに選択的に提供し、前記第1および前記第2一時記憶手段のデータを前記ホストインターフェースおよび前記フラッシュインターフェースのいずれか一つに選択的に提供するバッファマルチプレクサとを具備することを特徴とする、請求項10に記載のフラッシュメモリデータ記憶装置。 - 前記第1および前記第2一時記憶手段のそれぞれは、前記フラッシュバスグループのバス幅(FW)のデータを記憶することができるSRAMを含むことを特徴とする、請求項11に記載のフラッシュメモリデータ記憶装置。
- 前記ホストインターフェースは、
所定の選択アドレスに応答して、前記外部システムから提供されるチップイネーブル信号をデマルチプレクシングして、第1記憶イネーブル信号および第2記憶イネーブル信号を前記バッファマルチプレクサに提供するチップ選択マルチプレクサであって、前記第1記憶イネーブル信号は前記外部システムから提供されるデータが前記第1一時記憶手段に提供されるように制御し、前記第2記憶イネーブル信号は前記外部システムから提供されるデータが前記第2一時記憶手段に提供されるように制御するようにしたチップ選択マルチプレクサを具備することを特徴とする、請求項12に記載のフラッシュメモリデータ記憶装置。 - 前記ホストインターフェースは、
前記選択アドレスに応答して、前記第1および前記第2一時記憶手段から提供されるデータグループのいずれか一つを選択し、選択されたデータグループを前記外部システムに提供するホスト出力マルチプレクサをさらに具備することを特徴とする、請求項13に記載のフラッシュメモリデータ記憶装置。
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