JP2006172467A - フラッシュメモリデータ記憶装置 - Google Patents

Abstract

【課題】フラッシュメモリと外部システム間のデータ伝送速度を改善するフラッシュメモリデータ記憶装置を提供する。
【解決手段】データバス幅が漸次増加し、制御する制御クロックの周期が漸次増加する多段階のフラッシュ入力バッファ部を内蔵する。内蔵フラッシュメモリに対しては８０ｎｓの周期で１２８ビットのデータが並列にアクセスされ、外部システムとは２０ｎｓの周期の間に１６ビットのデータが並列に送受信できることになる。よって、本発明のフラッシュメモリデータ記憶装置によれば、フラッシュメモリとバッファメモリ間の伝送速度が改善され、フラッシュメモリと外部システム間のデータ伝送速度が著しく改善される。
【選択図】図４

Description

本発明は外部システムに対してデータを送受信し、記憶するデータ記憶装置に係り、特にＮＡＮＤ型のフラッシュメモリを含むフラッシュメモリデータ記憶装置に関するものである。

最近、電気的プログラム（ｐｒｏｇｒａｍ）および電気的消去（ｅｒａｓｅ）が可能であり、電源が供給されない状態でも、記憶されたデータが消滅しない不揮発性半導体メモリ装置に対する需要が増加している。特に、制限された大きさに多くのデータを記憶することができるＮＡＮＤ型のフラッシュメモリは、音楽、写真などの記憶装置に広く利用されている。

一方、コンピュータの利用者は次第に速い動作速度を要求している。これに応え、コンピュータの動作速度に対する要求条件はますます高くなって、コンピュータの動作周期は１０ｎｓ程度と非常に速い。一方、ＮＡＮＤ型のフラッシュメモリの場合には、プログラムおよび読み出しの際に、データラインの制御などによる所要時間などによって、データアクセス周期は８０ｎｓ程度にとどまっている。このような理由で、ＮＡＮＤ型のフラッシュメモリを含むフラッシュメモリデータ記憶装置においては、外部システムの動作周期に合わせて駆動するのに相当な制約が生じる。

このような制約を緩和させるために提案された方法が、フラッシュメモリデータ記憶装置の内部にバッファメモリを内蔵する技術である。前記バッファメモリを内蔵する技術によれば、まず、バッファメモリがフラッシュメモリの一ページのデータを記憶する。そして、バッファメモリに記憶された一ページのデータが外部システムに提供される間に、バッファメモリは新しい一ページのデータをフラッシュメモリより受けて記憶することになる。このような方法により、外部システムとフラッシュメモリデータ記憶装置間のデータ伝送速度は多少改善した。

しかし、フラッシュメモリとバッファメモリ間の伝送速度が依然として遅いから、外部システムとフラッシュメモリデータ記憶装置間のデータ伝送速度は未だ使用者の要求を満足させていないのが実情である。

したがって、本発明は従来技術の問題点を改善するためになされたもので、究極的にフラッシュメモリと外部システム間のデータ伝送速度を改善するフラッシュメモリデータ記憶装置を提供することにその目的がある。

上記課題を解決するために、本発明の一観点によれば、所定のホストバスグループを通じて、外部システムと並列にデータを送受信することができるフラッシュメモリデータ記憶装置が提供される。このフラッシュメモリデータ記憶装置はフラッシュメモリおよびフラッシュインターフェースを具備する。前記フラッシュメモリは、前記ホストバスのバス幅（ＨＷ）より大きいバス幅（ＦＷ）を有する所定のフラッシュバスグループを通じて並列にデータを送受信することができる。前記フラッシュインターフェースは、前記フラッシュバスグループと前記ホストバス間でのデータ伝送を制御する。そして、前記フラッシュインターフェースは、第１〜第ｎ（ｎは２以上の自然数）伝送制御クロック信号に応答して駆動され、前記ホストバスグループから前記フラッシュバスグループに漸進的にデータ伝送を行う第１段〜第ｎ段フラッシュ入力バッファ部を具備する。前記第ｉ端（２≦ｉ≦ｎ）フラッシュ入力バッファ部は少なくともＮｉ個の第ｉ段入力バッファバスグループを通じてデータを提供するが、前記第ｉ段入力バッファバスグループのそれぞれのバス幅（ＩＢＷｉ）は前記第（ｉ−１）段フラッシュ入力バッファ部から提供される第（ｉ−１）段入力バッファバスグループのそれぞれのバス幅（ＩＢＷ（ｉ−１））より大きく、前記第ｉ伝送制御クロック信号の周期（Ｔｉ）は前記第（ｉ−１）伝送制御クロック信号の周期（Ｔ（ｉ−１））より長く、前記Ｎｉは前記ＦＷを前記ＩＢＷで分けた値である。

前記第ｉ段入力バッファバスグループのそれぞれのバス幅（ＩＢＷｉ）は、前記第（ｉ−１）段入力バッファバスのそれぞれのバス幅（ＩＢＷ（ｉ−１））の２倍であることが望ましい。

前記第ｉ伝送制御クロック信号の周期（Ｔｉ）は、前記第（ｉ−１）伝送制御クロック信号の周期（Ｔ（ｉ−１））の２倍であることが望ましい。

前記のような本発明のフラッシュメモリデータ記憶装置は、データバス幅が漸次増加し、制御する制御クロックの周期が漸次増加する多段階のフラッシュ入力バッファ部を内蔵する。よって、例えば、内蔵フラッシュメモリに対しては、８０ｎｓの周期で１２８ビットのデータが並列にアクセスされ、外部システムに対しては、１０ｎｓの周期で１６ビットのデータが並列に送受信できることになる。したがって、本発明のフラッシュメモリデータ記憶装置によれば、フラッシュメモリとバッファメモリ間の伝送速度が改善され、究極的にフラッシュメモリと外部システム間のデータ伝送速度が著しく改善される。

本発明および本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載された内容を参照しなければならない。各図面を理解するに際して、同一部材はできるだけ同一参照符号で示そうとする。そして、本発明の要旨を不要にあいまいにし得ると判断される公知機能および構成についての詳細な説明は省略する。

以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳しく説明する。

図１は本発明の一実施例によるフラッシュメモリデータ記憶装置を示すブロック図である。図１を参照すれば、本発明のフラッシュメモリデータ記憶装置は、ＮＡＮＤ型フラッシュメモリ１００を内蔵しており、外部システム１０とデータを送受信することができる。この際、本発明のフラッシュメモリデータ記憶装置と前記外部システム１０間のデータ送受信は、ホストバスグループ（ＨＤＩＯ＜１５：０＞）を通じて行われ、所定のホストクロック信号（ＨＣＬＫ）に応答する。

本実施例において、前記ホストバスグループ（ＨＤＩＯ）のバス幅（ＨＷ）は１６ラインで、前記ホストクロック信号（ＨＣＬＫ）の周期は１０ｎｓ程度である。ここで、‘バス幅'は同一クロック信号の同一クロックに応答して、並列にデータを送信することができるバスラインの数を言う。したがって、前記メモリインターフェースコントローラー３０と前記外部システム１０は１０ｎｓごとに１６ビットのデータを並列に送受信することができる。

前記フラッシュメモリ１００は、図２に示すように、メモリセルアレイ１１０とページバッファ１２０を含む。そして、前記メモリセルアレイ１１０を構成するフラッシュメモリセル（図示せず）はＮＡＮＤ型で、一つのストリングに複数のフラッシュメモリセルが連結される。そして、前記メモリセルアレイ１１０には、前記ページバッファ１２０を通じて、複数のデータが一つのクロックに同期して並列に入出力することができる。

本実施例において、前記フラッシュメモリ１００は、所定のフラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）を通じて、１２８ビットのデータが所定のフラッシュクロック信号（ＦＣＬＫ）のクロックに同期して並列に入出力することができるものとする。そして、前記フラッシュクロック信号（ＦＣＬＫ）の周期は８０ｎｓである。また、入力されるデータは入力のフラッシュバスグループ（ＦＤＩ＜１２７：０＞）を通じて伝送され、出力されるデータは出力のフラッシュバスグループ（ＦＤＯ＜１２７：０＞）を通じて伝送される。しかし、本明細書では、説明の便宜上、前記入力のフラッシュバスグループ（ＦＤＩ＜１２７：０＞）と出力のフラッシュバスグループ（ＦＤＯ＜１２７：０＞）は簡単に‘フラッシュバスグループ'と通称することもできる。したがって、本実施例において、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）のバス幅（ＦＷ）は１２８ビットである。

言い換えれば、本発明のフラッシュメモリ記憶装置においては、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）のバス幅は前記ホストバスグループ（ＨＤＩＯ）のバス幅より大きく、前記フラッシュクロック信号（ＦＣＬＫ）の周期は前記ホストクロック信号（ＨＣＬＫ）の周期より相対的に長い。

一方、前記メモリセルアレイ１１０とページバッファ１２０は多様な形態に具現することができ、それに対する入出力動作は当業者が容易に理解することができる。したがって、本明細書では、それに対する具体的な説明は省略する。そして、前記フラッシュメモリセルの構造および動作も当業者には自明であるので、それに対する具体的な説明も省略する。

また図１を参照すれば、本発明の一実施例によるフラッシュメモリデータ記憶装置は、フラッシュメモリ１００、フラッシュインターフェース２００、バッファメモリ３００およびホストインターフェース４００を具備する。

前記フラッシュインターフェース２００は、前記フラッシュクロック信号（ＦＣＬＫ）に応答して、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）と前記バッファメモリ３００間のデータを送受信する。前記フラッシュインターフェース２００は、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）を通じて、前記フラッシュメモリ１００とデータを送受信する。この際、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞、ＦＤＯ＜１２７：０＞）のバス幅（ＦＷ）は、前述したように、１２８ビットである。そして、前記フラッシュインターフェース２００は、バッファフラッシュバスグループ（ＦＢＤＯ＜３１：０＞）を通じて、前記バッファメモリ３００にデータを伝送する。また、フラッシュバッファバスグループ（ＢＦＤＩ＜３１：０＞）を通じて、前記バッファメモリ３００からデータを受信する。この際、前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）と前記バッファフラッシュバスグループ（ＢＦＤＩ＜３１：０＞）のバス幅は３２ビットである。

前記バッファメモリ３００は、前記フラッシュインターフェース２００と前記ホストインターフェース４００間に送受信されるデータを一時記憶する。前記バッファメモリ３００は、前述したように、前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）と前記バッファフラッシュバスグループ（ＢＦＤＩ＜３１：０＞）を通じて、前記フラッシュインターフェース２００とデータを送受信する。

前記バッファメモリ３００は、前記ホストバッファバスグループ（ＨＢＤＩ＜１５：０＞）を通じて、前記ホストインターフェース４００からデータを受信し、前記第１および第２バッファホストバスグループ（ＢＨＤＯＭ＜１５：０＞、ＢＨＤＯＬ＜１５：０＞）を通じて、前記ホストインターフェース４００にデータを送信する。

前記ホストインターフェース４００は、前記ホストバスグループ（ＨＤＩＯ＜１５：０＞）と前記バッファメモリ３００間のデータ伝送を制御する。

図３は図１のフラッシュインターフェース２００を詳細に示す図である。前記フラッシュインターフェース２００は、バッファメモリ３００から受信されるデータを前記フラッシュメモリ１００に伝送するための入力経路（ＩＮ２００）上に、前記バッファメモリ３００から前記フラッシュメモリ側に漸進的にデータ伝送を行う第１段〜第ｎ段フラッシュ入力バッファ部を具備する。ここで、前記ｎは２以上の自然数である。しかし、本明細書では、説明の便宜上、第１段〜第３段フラッシュ入力バッファ部２１０、２２０、２３０が前記フラッシュインターフェース２００に含まれるものとして、これを示して説明する。

また、前記フラッシュインターフェース２００は、前記フラッシュメモリ１００から受信されるデータを前記バッファメモリ３００に伝送するための出力パス（ＯＵＴ２００）上に、フラッシュ出力バッファ部２６０とフラッシュ出力マルチプレクサ部２７０とを具備する。

そして、前記フラッシュインターフェース２００は制御クロック生成部２８０を含む。前記フラッシュ入力バッファ部２１０、２２０、２３０、フラッシュ出力バッファ部２６０およびフラッシュ出力マルチプレクサ部２７０を制御する伝送制御クロック信号（ＲＣＬＫ１〜ＲＣＬＫｎ）が前記制御クロック生成部２８０から提供される。

図４は図３の入力経路（ＩＮ２００）上に含まれる第１段〜第３段フラッシュ入力バッファ部２１０、２２０、２３０を詳細に示す図である。

まず、図４を参照して、前記第１段フラッシュ入力バッファ部２１０を詳細に説明する。前記第１段フラッシュ入力バッファ部２１０は、具体的に、四つの１次データラッチ２１１〜２１４と第１ラッチ選択カウンター２１９を含む。前記１次データラッチ２１１〜２１４のそれぞれは、前記第１伝送制御クロック信号（ＲＣＬＫ１）の４個ごとのクロックに順次応答して、対応する各自の第１段入力バッファバスグループ（ＲＤＩＮ１＜３１：０＞、ＲＤＩＮ１＜６３：３２＞、ＲＤＩＮ１＜９５：６４＞、ＲＤＩＮ１＜１２７：９６＞）にデータを提供する。第１ラッチ選択カウンター２１９は、前記第１伝送制御クロック信号（ＲＣＬＫ１）のクロックをカウントする四つの１次ラッチカウント信号（ＲＣＮＡ０〜ＲＣＮＡ３）を提供する。前記１次ラッチカウント信号（ＲＣＮＡ０〜ＲＣＮＡ３）のそれぞれは、対応する前記１次データラッチ２１１〜２１４のデータ伝送をそれぞれ制御する。

前記第２段フラッシュ入力バッファ部２２０は、具体的に、二つの２次データラッチ２２１、２２２と第２ラッチ選択カウンター２２９を含む。前記２次データラッチ２２１、２２２のそれぞれは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の２個ごとのクロックに順次応答して、対応する各自の第２段入力バッファバスグループ（ＲＤＩＮ２＜６３：０＞、ＲＤＩＮ２＜１２７：６４＞）にデータを提供する。第２ラッチ選択カウンター２２９は前記第２伝送制御クロック信号（ＲＣＬＫ２）のクロックをカウントする二つの２次ラッチカウント信号（ＲＣＮＢ０、ＲＣＮＢ１）を提供する。前記２次ラッチカウント信号（ＲＣＮＢ０、ＲＣＮＢ１）のそれぞれは、対応する前記２次データラッチ２２１、２２２のデータ伝送をそれぞれ制御する。

前記第３段フラッシュ入力バッファ部２３０は、具体的に、３次データラッチ２３１を含む。前記３次データラッチ２３１は、前記第３伝送制御クロック信号（ＲＣＬＫ３）の毎クロックに応答して、第３段入力バッファバスグループ（ＲＤＩＮ３＜１２７：０＞）にデータを提供する。

本実施例において、前記第１〜第３伝送制御クロック信号（ＲＣＬＫ１〜ＲＣＬＫ３）の周期はそれぞれ２０ｎｓ、４０ｎｓ、８０ｎｓである。そして、前記第１段〜第３段入力バッファバスグループ（ＲＤＩＮ１〜ＲＤＩＮ３）のバス幅（ＩＢＷ１〜ＩＢＷ３）はそれぞれ３２、６４、１２８ビットである。

本実施例を一般的な場合に確張して、第ｉ端（ここで、２≦ｉ≦ｎ）フラッシュ入力バッファ部を詳細に説明すると次のようである。すなわち、前記第ｉ段フラッシュ入力バッファ部は少なくともＮｉ個の第ｉ段入力バッファバスグループ（ＲＤＩＮｉ）を介してデータを提供する。そして、前記第ｉ段入力バッファバスグループ（ＲＤＩＮｉ）のバス幅（ＩＢＷｉ）は、前記第（ｉ−１）段フラッシュ入力バッファ部から提供される第（ｉ−１）段入力バッファバスグループ（ＲＤＩＮ（ｉ−１））のバス幅（ＩＢＷ（ｉ−１））より大きい。そして、前記第ｉ伝送制御クロック信号（ＲＣＬＫｉ）の周期（Ｔｉ）は前記第（ｉ−１）伝送制御クロック信号（ＲＣＬＫ（ｉ−１））の周期（Ｔ（ｉ−１））より長い。そして、前記Ｎｉは、前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞）のバス幅（ＦＷ）を前記第ｉ段入力バッファバスグループ（ＲＤＩＮｉ）のバス幅（ＩＢＷｉ）で分けた値である。

望ましくは、前記第ｉ段入力バッファバスの幅（ＩＢＷｉ）は前記第（ｉ−１）段入力バッファバスの幅（ＩＢＷ（ｉ−１））の２倍である。

また、望ましくは、前記第ｉ伝送制御クロック信号（ＲＣＬＫｉ）の周期（Ｔｉ）は前記第（ｉ−１）伝送制御クロック信号（ＲＣＬＫ（ｉ−１））の周期（Ｔ（ｉ−１））の２倍である。

一方、第ｎ段入力バッファバスグループ（ＲＤＩＮｎ）は前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞）に相当し、前記第ｎ伝送制御クロック信号（ＲＣＬＫｎ）は前記フラッシュクロック信号（ＦＣＬＫ）に相当する。本実施例の場合、第３段入力バッファバスグループ（ＲＤＩＮ３）が前記フラッシュバスグループ（ＦＤＩ＜１２７：０＞）であり、前記第３伝送制御クロック信号（ＲＣＬＫ３）は前記フラッシュクロック信号（ＦＣＬＫ）に相当する。

図５は図４の第１段〜第３段フラッシュ入力バッファ部２１０、２２０、２３０によってデータが伝送される過程を説明する図である。図５を参照して、前記第１段〜第３段フラッシュ入力バッファ部２１０、２２０、２３０によってデータが伝送される過程を説明すれば次のようである。

まず、前記第１〜第３伝送制御クロック信号（ＲＣＬＫ１、ＲＣＬＫ２、ＲＣＬＫ３）を詳細に説明すると、前記第１伝送制御クロック信号（ＲＣＬＫ１）の周期は前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期の１／２であり、前記第３伝送制御クロック信号（ＲＣＬＫ３）の周期は前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期の２倍である。すなわち、前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期が４０ｎｓの場合、前記第１伝送制御クロック信号（ＲＣＬＫ１）の周期は２０ｎｓで、第３伝送制御クロック信号（ＲＣＬＫ３）の周期は８０ｎｓである。

そして、前記第１伝送制御クロック信号（ＲＣＬＫ１）の立ち下がりエッジは前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち上がりエッジおよび立ち下がりエッジとほぼ一致して発生する。前記第３伝送制御クロック信号（ＲＣＬＫ３）の場合、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち下がりエッジに応答して、立ち上がりおよび立ち下がりの遷移が繰り返される。

図５に示すように、第１〜第３伝送制御クロック信号（ＲＣＬＫ１〜ＲＣＬＫ３）は前記制御クロック生成部２８０から提供されるが、これに対する具体的な説明は図８〜図１１に基づいて後で説明する。

また図５を参照すれば、前記第１ラッチ選択カウンター２１９（図４参照）は、前記第１伝送制御クロック信号（ＲＣＬＫ１）のクロックをカウントして、四つの１次ラッチカウント信号（ＲＣＮＡ０〜ＲＣＮＡ３）を発生する。言い換えれば、前記１次ラッチカウント信号（ＲＣＮＡ０〜ＲＣＮＡ３）は前記第１伝送制御クロック信号（ＲＣＬＫ１）の４個ごとのクロックに順次応答して（すなわち、４交代で）、活性化される。すなわち、図４で、最上の１次データラッチ２１１を制御する前記１次ラッチカウント信号（ＲＣＮＡ０）は前記第１伝送制御クロック信号（ＲＣＬＫ１）の０番クロック、４番クロックに応答して活性化され、１番クロック、５番クロックに応答して非活性化される。そして、前記１次データラッチ２１１は、前記第１伝送制御クロック信号（ＲＣＬＫ１）の毎クロックの立ち上がりエッジに応答して、前記バッファメモリ３００から伝送されるデータをラッチする。そして、前記１次データラッチ２１１にラッチされたデータは、前記１次ラッチカウント信号（ＲＣＮＡ０）の立ち下がりエッジに応答して、対応する前記第１段入力バッファバスグループ（ＲＤＩＮ１＜３１：０＞）に伝送される。したがって、前記第１段入力バッファバスグループ（ＲＤＩＮ１＜３１：０＞）は前記第１伝送制御クロック信号（ＲＣＬＫ１）の１番クロック、５番クロックに応答してラッチされたデータを伝送することになる。

同一方法によって、前記第１段入力バッファバスグループ（ＲＤＩＮ１＜６３：３２＞）は、前記第１伝送制御クロック信号（ＲＣＬＫ１）の２番クロック、６番クロックに応答して、前記１次データラッチ２１２にラッチされたデータを伝送することになる。そして、前記第１段入力バッファバスグループ（ＲＤＩＮ１＜９５：３２＞）は、前記第１伝送制御クロック信号（ＲＣＬＫ１）の３番クロック、７番クロックに応答して、前記１次データラッチ２１３にラッチされたデータを伝送することになる。また、前記第１段入力バッファバスグループ（ＲＤＩＮ１＜１２７：９６＞）は、前記第１伝送制御クロック信号（ＲＣＬＫ１）の４番クロック、８番クロックに応答して、前記１次データラッチ（２１３）にラッチされたデータを伝送することになる。

結果的に、四つの前記第１段入力バッファバスグループ（ＲＤＩＮ１＜３１：０＞、ＲＤＩＮ１＜６３：３２＞、ＲＤＩＮ１＜９５：６４＞、ＲＤＩＮ１＜１２７：９６＞）は８０ｎｓ（２０ｎｓ＊４）ごとに前記バッファメモリ３００から提供される１２８ビットのデータを伝送することになる。

図５を続いて参照すれば、前記第２ラッチ選択カウンター２２９（図４参照）は、前記第２伝送制御クロック信号（ＲＣＬＫ２）のクロックをカウントして、二つの２次ラッチカウント信号（ＲＣＮＢ０、ＲＣＮＢ１）を発生する。言い換えれば、前記２次ラッチカウント信号（ＲＣＮＢ０、ＲＣＮＢ１）は、前記第２伝送制御クロック信号（ＲＣＬＫ２）の２個ごとのクロックに順次応答して（すなわち、２交代で）、活性化される。すなわち、前記２次データラッチ２２１を制御する前記２次ラッチカウント信号（ＲＣＮＢ０）は、前記第２伝送制御クロック信号（ＲＣＬＫ２）の１番クロック、３番クロックに応答して活性化され、２番クロック、４番クロックに応答して非活性化される。そして、前記２次データラッチ２２１は前記第２伝送制御クロック信号（ＲＣＬＫ２）の毎クロックの立ち下がりエッジに応答して、前記バッファメモリ３００から伝送されるデータをラッチする。そして、前記２次データラッチ２２１にラッチされたデータは、前記２次ラッチカウント信号（ＲＣＮＢ０）の立ち下がりエッジに応答して、対応する前記第１段入力バッファバスグループ（ＲＤＩＮ２＜６３：０＞）に伝送される。よって、前記第２段入力バッファバスグループ（ＲＤＩＮ２＜６３：０＞）は前記第２伝送制御クロック信号（ＲＣＬＫ２）の２番クロック、４番クロックに応答してラッチされたデータを伝送することになる。本実施例において、前記２次データラッチ２２１が前記第２伝送制御クロック信号（ＲＣＬＫ１）の立ち下がりエッジに応答して実行されるように制御する。したがって、前記第１伝送制御クロック信号（ＲＣＬＫ１）と第２伝送制御クロック信号（ＲＣＬＫ２）との間でスキュー（ｓｋｅｗ）が発生しても、データ伝送の誤動作は発生しなくなる。

同一方法によって、前記第２段入力バッファバスグループ（ＲＤＩＮ２＜１２７：６４＞）は前記第２伝送制御クロック信号（ＲＣＬＫ１）の３番クロック、５番クロックに応答してラッチされたデータを伝送することになる。

結果的に、二つの前記第２段入力バッファバスグループ（ＲＤＩＮ２＜６３：０＞、ＲＤＩＮ２＜１２７：６４＞）は、８０ｎｓ（４０ｎｓ＊２）ごとに前記四つの１次データラッチ２１１〜２１４）から提供される１２８ビットのデータを伝送することになる。

図５を続いて参照すれば、前記３次データラッチ２３１は前記第３伝送制御クロック信号（ＲＣＬＫ３）の毎クロックの立ち下がりエッジに応答して、前記第３段入力バッファバスグループ（ＲＤＩＮ３＜１２７：０＞）にラッチされたデータを伝送する。結果的に、前記第３段入力バッファバスグループ（ＲＤＩＮ３＜１２７：０＞）は前記第３伝送制御クロック信号（ＲＣＬＫ３）、すなわち前記フラッシュクロック信号（ＦＣＬＫ）の周期の８０ｎｓごとに前記二つの２次データラッチ２２１、２２２から提供される１２８ビットのデータを伝送することになる。そして、前記第３段入力バッファバスグループ（ＲＤＩＮ３＜１２７：０＞）のデータは前記フラッシュメモリ１００に伝送される。

まとめると、前記第１段〜第３段フラッシュ入力バッファ部２１０、２２０、２３０を含むフラッシュインターフェース２００によって、バッファメモリ３００から２０ｎｓごとに３２ビットずつ伝送されるデータが８０ｎｓごとに１２８ビットずつ前記フラッシュメモリ１００に伝送される。

図６は図３の出力経路（ＯＵＴ２００）上に含まれるフラッシュ出力バッファ部２６０とフラッシュ出力マルチプレクサ部２７０を詳細に示す図である。そして、図７は図６のフラッシュ出力バッファ部２６０とフラッシュ出力マルチプレクサ部２７０によってデータが伝送される過程を説明する図である。

図６および図７を参照すれば、前記フラッシュ出力バッファ部２６０は出力バッファ１６１を具備する。前記出力バッファ２６１は、出力のフラッシュバスグループ（ＦＤＯ＜１２７：０＞）を通じて、前記フラッシュメモリ１００から提供されるデータを、前記第３伝送制御クロック信号（ＲＣＬＫ３）、すなわち前記フラッシュクロック信号（ＦＣＬＫ）に応答して四つの出力バッファバスグループ（ＲＤＯ＜３１：０＞、ＲＤＯ＜６３：３２＞、ＲＤＯ＜９５：６４＞、ＲＤＯ＜１２７：９６＞）に提供する。言い換えれば、前記出力バッファ２６１は、８０ｎｓごとにフラッシュメモリ１００から提供される１２８ビットのデータを四つの出力バッファバスグループ（ＲＤＯ＜３１：０＞、ＲＤＯ＜６３：３２＞、ＲＤＯ＜９５：６４＞、ＲＤＯ＜１２７：９６＞）を通じて前記フラッシュ出力マルチプレクサ部２７０に提供する。

前記フラッシュ出力マルチプレクサ部２７０は、具体的に、出力マルチプレクサ２７１とマルチプレクサカウンター２７３を提供する。前記マルチプレクサカウンター２７３は、前記第１伝送制御クロック信号（ＲＣＬＫ１）のクロックをカウントし、四つのマルチプレクサカウント信号（ＭＣＮ０〜ＭＣＮ３）を発生する。言い換えれば、前記マルチプレクサカウント信号（ＭＣＮ０〜ＭＣＮ３）はそれぞれ前記第１伝送制御クロック信号（ＲＣＬＫ１）の４個ごとのクロックに順次応答して（すなわち、４交代で）活性化される。すなわち、前記マルチプレクサカウント信号（ＭＣＮ０）は前記第１伝送制御クロック信号（ＲＣＬＫ１）の１番クロック、５番クロックに応答して活性化され、２番クロック、６番クロックに応答して非活性化される。

そして、前記出力マルチプレクサ２７１は４個ごとの前記第１伝送制御クロック信号（ＲＣＬＫ１）のクロックに順次応答して、四つの前記出力バッファバスグループ（ＲＤＯ＜３１：０＞、ＲＤＯ＜６３：３２＞、ＲＤＯ＜９５：６４＞、ＲＤＯ＜１２７：９６＞）のいずれか一つを順次選択する。そして、前記出力マルチプレクサ２７１は、選択された前記出力バッファバスグループ（ＲＤＯ＜３１：０＞、ＲＤＯ＜６３：３２＞、ＲＤＯ＜９５：６４＞、ＲＤＯ＜１２７：９６＞）のデータをバッファメモリ３００に、究極的に前記外部システム１０に提供する。

より具体的に説明すれば、前記出力マルチプレクサ２７１は前記マルチプレクサカウント信号（ＭＣＮ０）の立ち下がりエッジに応答して、前記出力バッファバスグループ（ＲＤＯ＜３１：０＞）を通じて伝送されるデータを前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に伝送する。よって、前記出力マルチプレクサ２７１は、前記第１伝送制御クロック信号（ＲＣＬＫ１）の２番クロック、６番クロックに応答して、前記出力バッファバスグループ（ＲＤＯ＜３１：０＞）を通じて伝送されるデータを前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に伝送することになる。

同一方法によって、前記第１伝送制御クロック信号（ＲＣＬＫ１）の３番クロック、７番クロックに応答して、前記出力バッファバスグループ（ＲＤＯ＜６３：３２＞）を通じて伝送されるデータが前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に伝送される。そして、前記第１伝送制御クロック信号（ＲＣＬＫ１）の４番クロック、８番クロックに応答して、前記出力バッファバスグループ（ＲＤＯ＜９５：６４＞）を通じて伝送されるデータが前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に伝送される。また、前記第１伝送制御クロック信号（ＲＣＬＫ１）の５番クロック、９番クロックに応答して、前記出力バッファバスグループ（ＲＤＯ＜１２７：９６＞）を通じて伝送されるデータが前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に伝送される。

結果的に、四つの前記出力バッファバスグループ（ＲＤＯ＜３１：０＞、ＲＤＯ＜６３：３２＞、ＲＤＯ＜９５：６４＞、ＲＤＯ＜１２７：９６＞）のデータは、２０ｎｓの周期で、前記フラッシュバッファバスグループ（ＦＢＤＯ＜３１：０＞）に順次伝送される。

図８は図３の制御クロック生成部２８０を詳細に示す図である。前記第１〜第ｎ伝送制御クロック信号（ＲＣＬＫ１〜ＲＣＬＫｎ）は、前述したように、前記制御クロック生成部２８０から提供される。図８を参照すれば、前記制御クロック生成部２８０は基準クロック発生器２８１および周期変調器２８２を具備する。前記基準クロック発生器２８１は第ｊ伝送制御クロック信号を生成するために駆動される。望ましくは、前記ｊは（ｎ＋１）／２（ｎが奇数の場合）またはｎ／２（ｎが偶数の場合）である。本実施例の場合には、前記ｊは２であり、前記基準クロック発生器２８１は第２伝送制御クロック信号（ＲＣＬＫ２）を生成する。前記基準クロック発生器２８１はリングオシレータなどで具現することができ、その構成および作用は当業者には自明である。したがって、本明細書では、前記基準クロック発生器２８１についての具体的な説明は省略する。

前記周期変調器２８２は、前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期を変調して、前記第１および第３伝送制御クロック信号（ＲＣＬＫ１、ＲＣＬＫ３）を提供する。前記周期変調器２８２は、前記第１伝送制御クロック信号（ＲＣＬＫ１）を生成する周期短縮ブロック２８３と前記第３伝送制御クロック信号（ＲＣＬＫ３）を生成する周期拡張ブロック２８５を具備する。

図９は図８の周期短縮ブロック２８３をより具体的に示す図である。図９に示すように、周期短縮ブロック２８３は、立ち上がりエッジ感知手段２８３ａ、立ち下がりエッジ感知手段２８３ｂおよび論理和手段２８３ｃを含む。

前記立ち上がりエッジ感知手段２８３ａは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち上がりエッジを感知してパルスを発生する。すなわち、前記立ち上がりエッジ感知手段２８３ａの出力信号（ＰＲＥＡ）の立ち上がりエッジは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち上がりエッジに所定の遅延時間で応答して発生する（ｔＡ１、図１１参照）。そして、前記立ち上がりエッジ感知手段２８３ａの出力信号（ＰＲＥＡ）の立ち下がりエッジは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち下がりエッジに遅延なしに応答する（ｔＡ２、図１１参照）。

前記立ち下がりエッジ感知手段２８３ｂは前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち下がりエッジを感知してパルスを発生する。すなわち、前記立ち下がりエッジ感知手段２８３ｂの出力信号（ＰＲＥＢ）の立ち下がりエッジは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち下がりエッジに所定の遅延時間で応答して発生する（ｔＢ１、図１１参照）。そして、前記立ち下がりエッジ感知手段２８３ｂの出力信号（ＰＲＥＢ）の立ち下がりエッジは、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち上がりエッジに遅延なしに応答する。（ｔＢ２、図１１参照）

そして、前記論理和手段２８３ｃは、前記立ち上がりエッジ感知手段２８３ａの出力信号（ＰＲＥＡ）と前記立ち下がりエッジ感知手段２８３ｂの出力信号（ＰＲＥＢ）を論理和して、前記第１伝送制御クロック信号（ＲＣＬＫ１）として提供する。よって、前記第１伝送制御クロック信号（ＲＣＬＫ１）の周期は前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期の１／２倍であり、図１１に示す前記第１伝送制御クロック信号（ＲＣＬＫ１）は、図５および図７に示す前記第１伝送制御クロック信号（ＲＣＬＫ１）と同一信号であることが分かる。

図１０は図８の周期拡張ブロック２８５を示す図である。前記周期拡張ブロック２８５は前記第２伝送制御クロック信号（ＲＣＬＫ２）を反転させてクロック（ＣＫ）に入力し、前記第３伝送制御クロック信号（ＲＣＬＫ３）を出力（ＤＱ）で生成するＤ−フリップフロップ２８５ａを含む。そして、Ｄ−フリップフロップ２８５ａは前記第３伝送制御クロック信号（ＲＣＬＫ３）を反転してデータ入力（ＤＩ）とする。

したがって、前記第３伝送制御クロック信号（ＲＣＬＫ３）は、図１１に示すように、前記第２伝送制御クロック信号（ＲＣＬＫ２）の立ち下がりエッジに応答して論理遷移を繰り返す。したがって、前記第３伝送制御クロック信号（ＲＣＬＫ３）の周期は前記第２伝送制御クロック信号（ＲＣＬＫ２）の周期の２倍であり、図１１の前記第３伝送制御クロック信号（ＲＣＬＫ３）は、図５および図７に示す前記第３伝送制御クロック信号（ＲＣＬＫ３）と同一信号であることが分かる。

図１２は図１のバッファメモリ３００を具体的に示す図である。図１２を参照すれば、前記バッファメモリ３００は、具体的に、第１および第２一時記憶手段３１０、３２０、およびバッファマルチプレクサ３３０を具備する。

前記第１および第２一時記憶手段３１０、３２０は、それぞれが前記ホストバスグループ（ＨＤＩＯ＜１５：０＞、図１参照）のバス幅（すなわち、１６ビット）のデータを前記ホストインターフェース４００および前記フラッシュインターフェース２００と並列に送受信することができる。望ましくは、前記第１および前記第２一時記憶手段３１０、３２０のそれぞれは前記フラッシュバスグループ（ＦＤＩＯ＜１５：０＞）のバス幅（ＦＷ）のデータを記憶することができるＳＲＡＭである。

前記バッファマルチプレクサ３３０は、前記ホストインターフェース２００から伝送される前記ホストバスグループ（ＨＤＩＯ＜１５：０＞）のデータを前記第１および前記第２一時記憶手段３１０、３２０のいずれか一つに選択的に提供する。そして、前記バッファマルチプレクサ３３０は、前記第１および前記第２一時記憶手段３１０、３２０に記憶されたデータを前記ホストインターフェース４００および前記フラッシュインターフェース２００のいずれか一つに選択的に提供する。

ついで、前記バッファマルチプレクサ３３０の作用を詳細に説明する。

前記バッファマルチプレクサ３３０は、前記ホストインターフェース４００から提供されるデータを、ホストバッファバスグループ（ＨＢＤＩ＜１５：０＞）を通じて、受信する。そして、受信される前記ホストインターフェース４００のデータは、第１記憶イネーブル信号（ＣＳＬ）および第２記憶イネーブル信号（ＣＳＭ）に応じて、前記第１一時記憶手段３１０および前記第２一時記憶手段３２０のいずれか一つに選択的に提供される。すなわち、前記第１記憶イネーブル信号（ＣＳＬ）が活性化する場合、前記ホストインターフェース４００のデータは第１ＳＲＡＭ記憶バスグループ（ＳＤＩＬ＜１５：０＞）を通じて前記第１一時記憶手段３１０に提供される。そして、前記第２記憶イネーブル信号（ＣＳＭ）が活性化する場合、前記ホストインターフェース４００のデータは、第２ＳＲＡＭ記憶バスグループ（ＳＤＩＭ＜１５：０＞）を通じて、前記第２一時記憶手段３２０に提供される。

そして、前記フラッシュインターフェース２００から提供されるフラッシュバッファバスグループ＜３１：０＞のデータは１６ビットずつ分けられ、前記第１一時記憶手段３１０および前記第２一時記憶手段３２０に記憶される。

また、前記バッファマルチプレクサ３３０は、前記第１および第２ＳＲＡＭ引出しバスグループ（ＳＤＯＬ＜１５：０＞、ＳＤＯＭ＜１５：０＞）を通じて、前記第１および前記第２一時記憶手段３１０、３２０のデータを受信する。そして、前記バッファマルチプレクサ３３０に受信される前記第１および前記第２一時記憶手段３１０、３２０のデータは、データ入力時には前記バッファフラッシュバスグループ（ＢＦＤＩ＜３１：０＞）に提供される。また、前記バッファマルチプレクサ３３０に受信される前記第１および前記第２一時記憶手段３１０、３２０のデータは、データ出力時には第１および第２バッファホストバスグループ（ＢＨＤＯＭ＜１５：０＞、ＢＨＤＯＬ＜１５：０＞）に提供される。

前記のようなバッファメモリ３００は、前記フラッシュインターフェース２００と３２ビットのデータを並列に送受信することができる。そして、バッファメモリ３００は、前記ホストインターフェース４００から１６ビットのデータを並列に受信して、前記ホストインターフェース４００に３２ビットのデータを並列に送信することができる。

図１３は図１のホストインターフェース４００を詳細に示す図である。図１３を参照すれば、前記ホストインターフェース４００は、チップ選択マルチプレクサ４１０、ホスト出力マルチプレクサ４２０およびホスト入出力バッファ４３０を含む。

前記チップ選択マルチプレクサ４１０は、所定の選択アドレス（ＡＤＤ０）に応答し、前記外部システム１０から提供されるチップイネーブル信号（ＣＳ）をデマルチプレクシングして前記第１記憶イネーブル信号（ＣＳＬ）および第２記憶イネーブル信号（ＣＳＭ）として発生する。そして、前記第１記憶イネーブル信号（ＣＳＬ）および第２記憶イネーブル信号（ＣＳＭ）は前記バッファマルチプレクサ３３０に提供され、究極的に前記第１一時記憶手段３１０または第２一時記憶手段３２０を選択するように制御する。

前記ホスト出力マルチプレクサ４２０は、前記選択アドレス（ＡＤＤ０）に応答して、前記第１および前記第２一時記憶手段３１０、３２０から提供されるデータグループのいずれか一つを選択する。そして、前記ホスト出力マルチプレクサ４２０は、選択されたデータグループを、統合出力バスグループ（ＢＤＯ＜１５：０＞）を通じて、前記ホスト入出力バッファ４３０に、究極的に前記外部システム１０に提供する。

そして、前記ホスト入出力バッファ４３０は、前記ホストバスグループ（ＨＩＯ＜１５：０＞）を通じて入力される外部システム１０のデータをバッファリングして、前記ホストバッファバスグループ（ＨＢＤＩ＜１５：０＞）に提供する。また、前記ホスト入出力バッファ４３０は、前記統合出力バスグループ（ＢＤＯ＜１５：０＞）を通じて出力される前記バッファメモリ３００のデータをバッファリングして前記ホストバスグループ（ＨＩＯ＜１５：０＞）に提供する。

前記のようなホストインターフェース４００によって、前記外部システム１０の１６ビットのデータを並列に送受信することができる。

以上、本発明を図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、当該技術分野の通常の知識を持った者であれば、これから多様な変形および均等実施例が可能であることが理解できる。例えば、本明細書では、フラッシュメモリと外部システムとのデータの送受信がバッファメモリを通じて行われる実施例を開示した。しかし、フラッシュメモリと外部システムとのデータ送受信がバッファメモリを通じない場合にも、本発明の技術的思想が適用できることは当業者には自明な事実である。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決定されなければならない。

本発明は、データバス幅を漸次増加し、制御する制御クロックの周期が漸次増加してデータが並列に送受信できるようにするデータ記憶装置で、フラッシュメモリを含むメモリ装置に適用可能である。

本発明の一実施例によるフラッシュメモリデータ記憶装置を示すブロック図である。 図１のフラッシュメモリを説明するための図である。 図１のフラッシュインターフェースを詳細に示す図である。 図３の入力経路上に含まれる第１段〜第３段フラッシュ入力バッファ部を詳細に示す図である。 図４の第１段〜第３段フラッシュ入力バッファ部によってデータが伝送される過程を説明する図である。 図３の出力パス上に含まれるフラッシュ出力バッファ部とフラッシュ出力マルチプレクサ部を詳細に示す図である。 図６のフラッシュ出力バッファ部とフラッシュ出力マルチプレクサ部によってデータが伝送される過程を説明する図である。 図３の制御クロック生成部を詳細に示す図である。 図８の周期短縮ブロックをより具体的に示す図である。 図８の周期拡張ブロックを示す図である。 図８〜図１０の主要信号のタイミング図で、第１〜第３制御クロック信号の生成過程を説明する図である。 図１のバッファメモリを具体的に示す図である。 図１のホストインターフェースを詳細に示す図である。

符号の説明

ＨＤＩＯ ホストバスグループ
ＦＤＩ、ＦＤＯ フラッシュバスグループ
ＲＣＬＫ１〜ＲＣＬＫ３ 伝送制御クロック信号
ＲＤＩＮ１〜ＲＤＩＮ３ 入力バッファバスグループ
ＲＣＮＡ、ＲＣＮＢ ラッチカウント信号
ＲＤＯ 出力バッファバスグループ
ＭＣＮ マルチプレクサカウント信号
１０ 外部システム
１００ ＮＡＮＤ型フラッシュメモリ
１１０ メモリセルアレイ
１２０ ページバッファ
２００ フラッシュインターフェース
２１０、２２０、２３０ フラッシュ入力バッファ部
２１１〜２１４ １次データラッチ
２１９ 第１ラッチ選択カウンター
２２１、２２２ ２次データラッチ
２２９ 第２ラッチ選択カウンター
２３１ ３次データラッチ
２６０ フラッシュ出力バッファ部
２７０ フラッシュ出力マルチプレクサ部
２７１ 出力マルチプレクサ
２７３ マルチプレクサカウンター
２８０ 制御クロック生成部
２８１ 基準クロック発生器
２８２ 周期変調器
２８３ 周期短縮ブロック
２８３ａ 立ち上がりエッジ感知手段
２８３ｂ 立ち下がりエッジ感知手段
２８３ｃ 論理和手段
２８５ 周期拡張ブロック
２８５ａ Ｄ−フリップフロップ
３００ バッファメモリ
３１０ 第１一時記憶手段
３２０ 第２一時記憶手段
３３０ バッファマルチプレクサ
４００ ホストインターフェース
４１０ チップ選択マルチプレクサ
４２０ ホスト出力マルチプレクサ
４３０ ホスト入出力バッファ

Claims (14)

1. 所定のホストバスグループを通じて、外部システムと並列にデータを送受信することができるフラッシュメモリデータ記憶装置において、
   前記ホストバスのバス幅（ＨＷ）より大きいバス幅（ＦＷ）を有する所定のフラッシュバスグループを通じて並列にデータを送受信することができるフラッシュメモリ（‘バス幅'は同一クロック信号の同一クロックに応答して並列にデータを送信することができるバスラインの数を言う）と、
   前記フラッシュバスグループと前記ホストバス間でのデータ伝送を制御するフラッシュインターフェースとを具備し、
   前記フラッシュインターフェースは、
   第１〜第ｎ（ｎは２以上の自然数）伝送制御クロック信号に応答して駆動され、前記ホストバスグループから前記フラッシュバスグループに漸進的にデータ伝送を行う第１段〜第ｎ段フラッシュ入力バッファ部を具備し、
   前記第ｉ端（２≦ｉ≦ｎ）フラッシュ入力バッファ部は少なくともＮｉ個の第ｉ段入力バッファバスグループを通じてデータを提供するが、前記第ｉ段入力バッファバスグループのそれぞれのバス幅（ＩＢＷｉ）は前記第（ｉ−１）段フラッシュ入力バッファ部から提供される第（ｉ−１）段入力バッファバスグループのそれぞれのバス幅（ＩＢＷ（ｉ−１））より大きく、前記第ｉ伝送制御クロック信号の周期（Ｔｉ）は前記第（ｉ−１）伝送制御クロック信号の周期（Ｔ（ｉ−１））より長く、前記Ｎｉは前記ＦＷを前記ＩＢＷで分けた値であることを特徴とする、フラッシュメモリデータ記憶装置。
2. 前記第ｉ段入力バッファバスグループのそれぞれのバス幅（ＩＢＷｉ）は、前記第（ｉ−１）段入力バッファバスのそれぞれのバス幅（ＩＢＷ（ｉ−１））の２倍であることを特徴とする、請求項１に記載のフラッシュメモリデータ記憶装置。
3. 前記第ｉ伝送制御クロック信号の周期（Ｔｉ）は、前記第（ｉ−１）伝送制御クロック信号の周期（Ｔ（ｉ−１））の２倍であることを特徴とする、請求項２に記載のフラッシュメモリデータ記憶装置。
4. 前記フラッシュインターフェースは、前記第１〜前記第ｎ伝送制御クロック信号を生成する制御クロック生成部をさらに具備することを特徴とする、請求項３に記載のフラッシュメモリデータ記憶装置。
5. 前記制御クロック生成部は、
   第ｊ伝送制御クロック信号を生成するための基準クロック発生器と、
   前記第ｊ伝送制御クロック信号の周期を変調し、前記第１〜第ｎ伝送制御クロック信号を提供する周期変調器とを具備し、
   前記ｊは（ｎ＋１）／２（ｎが奇数の場合）またはｎ／２（ｎが偶数の場合）であることを特徴とする、請求項４に記載のフラッシュメモリデータ記憶装置。
6. 前記第ｉ段フラッシュ入力バッファ部は、それぞれが前記第ｉ伝送制御クロック信号のＮｉ個ごとのクロックに順次応答して、対応する各自の第ｉ段入力バッファバスグループにデータを提供する前記Ｎｉ個のｉ次データラッチを具備することを特徴とする、請求項１に記載のフラッシュメモリデータ記憶装置。
7. 前記第ｉ段フラッシュ入力バッファ部は、前記第ｉ（ｉがｎの場合は除外）伝送制御クロック信号のクロックをカウントして、対応する前記Ｎｉ個のｉ次データラッチのデータ伝送をそれぞれ制御するＮｉ個のｉ次ラッチカウント信号を提供する第ｉラッチ選択カウンターをさらに具備することを特徴とする、請求項６に記載のフラッシュメモリデータ記憶装置。
8. 前記フラッシュインターフェースは、
   前記第ｎ伝送制御クロック信号に応答して、前記フラッシュメモリのデータを前記Ｎ１個の出力バッファバスグループに伝送する出力バッファ部と、
   前記第１伝送制御クロック信号のＮ１個ごとのクロックに順次応答して、前記Ｎ１個の出力バッファバスグループのいずれか一つを順次選択し、選択された前記出力バッファバスグループのデータを前記外部システムに提供する出力マルチプレクサ部とをさらに具備することを特徴とする、請求項１に記載のフラッシュメモリデータ記憶装置。
9. 前記出力マルチプレクサ部は、
   前記Ｎ１個の出力バッファバスグループのいずれか一つを順次選択する出力マルチプレクサと、
   前記第１伝送制御クロック信号のクロックをカウントして、対応する前記出力バッファバスグループを選択するように制御するＮ１個のマルチプレクサカウント信号を提供するマルチプレクサカウンターとを具備することを特徴とする、請求項８に記載のフラッシュメモリデータ記憶装置。
10. 所定のホストバスグループを通じて、外部システムと並列にデータを送受信することができるフラッシュメモリデータ記憶装置において、
    前記ホストバスのバス幅（ＨＷ）より大きいバス幅（ＦＷ）を有する所定のフラッシュバスグループを通じて並列にデータを送受信することができるフラッシュメモリ（‘バス幅'は同一クロック信号の同一クロックに応答して、並列にデータを送信することができるバスラインの数を言う）と、
    伝送されるデータを一時記憶するバッファメモリと、
    前記ホストバスグループと前記バッファメモリ間でのデータ伝送を制御するホストインターフェースと、
    前記フラッシュバスグループと前記バッファメモリ間でのデータ伝送を制御するフラッシュインターフェースとを具備し、
    前記フラッシュインターフェースは、
    第１〜第ｎ（ｎは２以上の自然数）伝送制御クロック信号に応答して駆動され、前記ホストバスグループから前記フラッシュバスグループに漸進的にデータ伝送を行う第１段〜第ｎ段フラッシュ入力バッファ部を具備し、
    前記第ｉ端（２≦ｉ≦ｎ）フラッシュ入力バッファ部は少なくともＮｉ個の第ｉ段入力バッファバスグループを通じてデータを提供するが、前記第ｉ段入力バッファバスグループのそれぞれのバス幅（ＩＢＷｉ）は前記第（ｉ−１）段フラッシュ入力バッファ部から提供される第（ｉ−１）段入力バッファバスグループのそれぞれのバス幅（ＩＢＷ（ｉ−１））より大きく、前記第ｉ伝送制御クロック信号の周期（Ｔｉ）は前記第（ｉ−１）伝送制御クロック信号の周期（Ｔ（ｉ−１））より長く、前記Ｎｉは前記ＦＷを前記ＩＢＷで分けた値であることを特徴とする、フラッシュメモリデータ記憶装置。
11. 前記バッファメモリは、
    それぞれが前記ホストバスグループのバス幅のデータを前記ホストインターフェースおよび前記フラッシュインターフェースと並列に送受信することができる第１および第２一時記憶手段と、
    前記ホストインターフェースから伝送される前記ホストバスグループのデータを前記第１および前記第２一時記憶手段のいずれか一つに選択的に提供し、前記第１および前記第２一時記憶手段のデータを前記ホストインターフェースおよび前記フラッシュインターフェースのいずれか一つに選択的に提供するバッファマルチプレクサとを具備することを特徴とする、請求項１０に記載のフラッシュメモリデータ記憶装置。
12. 前記第１および前記第２一時記憶手段のそれぞれは、前記フラッシュバスグループのバス幅（ＦＷ）のデータを記憶することができるＳＲＡＭを含むことを特徴とする、請求項１１に記載のフラッシュメモリデータ記憶装置。
13. 前記ホストインターフェースは、
    所定の選択アドレスに応答して、前記外部システムから提供されるチップイネーブル信号をデマルチプレクシングして、第１記憶イネーブル信号および第２記憶イネーブル信号を前記バッファマルチプレクサに提供するチップ選択マルチプレクサであって、前記第１記憶イネーブル信号は前記外部システムから提供されるデータが前記第１一時記憶手段に提供されるように制御し、前記第２記憶イネーブル信号は前記外部システムから提供されるデータが前記第２一時記憶手段に提供されるように制御するようにしたチップ選択マルチプレクサを具備することを特徴とする、請求項１２に記載のフラッシュメモリデータ記憶装置。
14. 前記ホストインターフェースは、
    前記選択アドレスに応答して、前記第１および前記第２一時記憶手段から提供されるデータグループのいずれか一つを選択し、選択されたデータグループを前記外部システムに提供するホスト出力マルチプレクサをさらに具備することを特徴とする、請求項１３に記載のフラッシュメモリデータ記憶装置。

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