JP2003233529A - メモリシステム - Google Patents
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Abstract
(57)【要約】
【課題】 メモリアクセスを伴うデータ処理即率の向上
に寄与するメモリシステムを提供する。 【解決手段】 メモリシステム（１）は、書き換え可能
な不揮発性メモリ（２）と、バッファメモリ（５）と、
コントローラ（４）とを有する。コントローラは、外部
装置からのアクセス要求に応答して、前記コントローラ
と前記外部装置との間の第１データ転送、前記コントロ
ーラと前記不揮発性メモリとの間の第２データ転送、及
び前記コントローラと前記バッファメモリとの間の第３
データ転送を制御し、前記第３データ転送における前記
コントローラから前記バッファメモリへの転送と前記バ
ッファメモリから前記コントローラへの転送とを時分割
で制御し、この時分割による転送に並行して前記第１デ
ータ転送又は前記第２データ転送を可能にする。
に寄与するメモリシステムを提供する。 【解決手段】 メモリシステム（１）は、書き換え可能
な不揮発性メモリ（２）と、バッファメモリ（５）と、
コントローラ（４）とを有する。コントローラは、外部
装置からのアクセス要求に応答して、前記コントローラ
と前記外部装置との間の第１データ転送、前記コントロ
ーラと前記不揮発性メモリとの間の第２データ転送、及
び前記コントローラと前記バッファメモリとの間の第３
データ転送を制御し、前記第３データ転送における前記
コントローラから前記バッファメモリへの転送と前記バ
ッファメモリから前記コントローラへの転送とを時分割
で制御し、この時分割による転送に並行して前記第１デ
ータ転送又は前記第２データ転送を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、外部からのアクセ
ス要求に応答して外部インタフェースと不揮発性メモリ
のアクセス制御とを行うメモリシステムにおけるアクセ
スデータのバッファリング技術に関し、例えばフラッシ
ュメモリカードに適用して有効な技術に関する。
ス要求に応答して外部インタフェースと不揮発性メモリ
のアクセス制御とを行うメモリシステムにおけるアクセ
スデータのバッファリング技術に関し、例えばフラッシ
ュメモリカードに適用して有効な技術に関する。
【０００２】
【従来の技術】フラッシュメモリカードはフラッシュメ
モリとコントローラを備え、フラッシュメモリカードに
接続するホスト装置の動作速度に比べてフラッシュメモ
リの動作速度、特に書き込み若しくは書き換え動作速度
が遅いため、その動作速度の違いを吸収するためにコン
トローラはバッファメモリを備える。前記コントローラ
は外部からの書き込み要求に応答して、外部からの書き
込みデータをバッファメモリに入力し、入力したデータ
をフラッシュメモリに書き込み制御する。また、コント
ローラは外部からの読み出し要求に応答して、フラッシ
ュメモリから読み出したデータをバッファメモリに一時
的に蓄積し、蓄積したデータを外部に出力する。従来の
バッファメモリには比較的小容量のＳＲＡＭ（Static R
andom Access Memory）若しくはスタティックラッチ等
を採用するものが多い。
モリとコントローラを備え、フラッシュメモリカードに
接続するホスト装置の動作速度に比べてフラッシュメモ
リの動作速度、特に書き込み若しくは書き換え動作速度
が遅いため、その動作速度の違いを吸収するためにコン
トローラはバッファメモリを備える。前記コントローラ
は外部からの書き込み要求に応答して、外部からの書き
込みデータをバッファメモリに入力し、入力したデータ
をフラッシュメモリに書き込み制御する。また、コント
ローラは外部からの読み出し要求に応答して、フラッシ
ュメモリから読み出したデータをバッファメモリに一時
的に蓄積し、蓄積したデータを外部に出力する。従来の
バッファメモリには比較的小容量のＳＲＡＭ（Static R
andom Access Memory）若しくはスタティックラッチ等
を採用するものが多い。
【０００３】
【発明が解決しようとする課題】しかしながら、小容量
のＳＲＡＭを採用したのでは、外部からバッファメモリ
に入力したデータをフラッシュメモリに書き込みが完了
するまでホスト装置からメモリカードへのデータ転送を
待たせなければならない。また、フラッシュメモリから
バッファメモリに蓄積した読み出しデータを外部に出力
するまでフラッシュメモリの新たな読み出し動作を待た
せなければならない。特に、フラッシュメモリへの書き
込みを失敗した場合、例えば当初の書き込み動作を行っ
たセクタの不良により代替セクタへの再書き込みを行わ
なければならないとき、ホスト装置から次の書き込みデ
ータをバッファメモリに受取ることができない。すなわ
ち、フラッシュメモリとコントローラとの間の問題によ
りホスト装置とコントローラ間のデータ転送を待たせな
ければならない。これによって、ホスト装置の負担及び
処理時間が増えて、データ処理効率が低下するとい問題
を生ずる。
のＳＲＡＭを採用したのでは、外部からバッファメモリ
に入力したデータをフラッシュメモリに書き込みが完了
するまでホスト装置からメモリカードへのデータ転送を
待たせなければならない。また、フラッシュメモリから
バッファメモリに蓄積した読み出しデータを外部に出力
するまでフラッシュメモリの新たな読み出し動作を待た
せなければならない。特に、フラッシュメモリへの書き
込みを失敗した場合、例えば当初の書き込み動作を行っ
たセクタの不良により代替セクタへの再書き込みを行わ
なければならないとき、ホスト装置から次の書き込みデ
ータをバッファメモリに受取ることができない。すなわ
ち、フラッシュメモリとコントローラとの間の問題によ
りホスト装置とコントローラ間のデータ転送を待たせな
ければならない。これによって、ホスト装置の負担及び
処理時間が増えて、データ処理効率が低下するとい問題
を生ずる。
【０００４】本発明者は上記問題点を検討する過程にお
いて、公知ではないが、本出願人による特許出願の存在
を確認した。特願２００１−１７４９７８、特願２００
１−１７７９２４、特願２００１−２１３６３９、特願
２００１−２１３６４０である。これらの出願は揮発性
メモリとしてのＳＤＲＡＭの記憶情報をバックアップす
るのに不揮発性メモリとしてのフラッシュメモリを用い
る技術を提供する。ＳＤＲＡＭはバッファメモリとして
位置付けられていない。
いて、公知ではないが、本出願人による特許出願の存在
を確認した。特願２００１−１７４９７８、特願２００
１−１７７９２４、特願２００１−２１３６３９、特願
２００１−２１３６４０である。これらの出願は揮発性
メモリとしてのＳＤＲＡＭの記憶情報をバックアップす
るのに不揮発性メモリとしてのフラッシュメモリを用い
る技術を提供する。ＳＤＲＡＭはバッファメモリとして
位置付けられていない。
【０００５】本発明の目的は、メモリアクセスを伴うデ
ータ処理即率の向上に寄与するメモリシステムを提供す
ることにある。
ータ処理即率の向上に寄与するメモリシステムを提供す
ることにある。
【０００６】本発明の別の目的は、外部からのアクセス
要求に応答して外部インタフェースと不揮発性メモリの
アクセス制御とを行うメモリシステムにおいて、ホスト
装置との間のデータ転送に関するホスト装置の待ち時間
短縮、処理負担低減、処理時間低減に寄与することがで
きるメモリシステムを提供することにある。
要求に応答して外部インタフェースと不揮発性メモリの
アクセス制御とを行うメモリシステムにおいて、ホスト
装置との間のデータ転送に関するホスト装置の待ち時間
短縮、処理負担低減、処理時間低減に寄与することがで
きるメモリシステムを提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】〔１〕メモリシステムは、書き換え可能な
不揮発性メモリと、バッファメモリと、コントローラと
を有する。前記コントローラは、外部装置からのアクセ
ス要求に応答して、前記コントローラと前記外部装置と
の間の第１データ転送、前記コントローラと前記不揮発
性メモリとの間の第２データ転送、及び前記コントロー
ラと前記バッファメモリとの間の第３データ転送を制御
し、前記第３データ転送における前記コントローラから
前記バッファメモリへの転送と前記バッファメモリから
前記コントローラへの転送とを時分割で制御し、この時
分割による転送に並行して前記第１データ転送又は前記
第２データ転送を可能にする。
不揮発性メモリと、バッファメモリと、コントローラと
を有する。前記コントローラは、外部装置からのアクセ
ス要求に応答して、前記コントローラと前記外部装置と
の間の第１データ転送、前記コントローラと前記不揮発
性メモリとの間の第２データ転送、及び前記コントロー
ラと前記バッファメモリとの間の第３データ転送を制御
し、前記第３データ転送における前記コントローラから
前記バッファメモリへの転送と前記バッファメモリから
前記コントローラへの転送とを時分割で制御し、この時
分割による転送に並行して前記第１データ転送又は前記
第２データ転送を可能にする。
【００１０】上記より、外部からのライトアクセス要求
に応答するときコントローラは、バッファメモリへの書
込みデータの蓄積とバッファメモリに蓄積した書込みデ
ータの出力とを時分割で行ない、その書き込みデータ蓄
積処理に並行して第２データ転送による不揮発性メモリ
への書込みデータの転送を行なうことができ、また、そ
の書き込みデータ出力処理に並行して第１データ転送に
よる外部装置からの次の書き込みデータの入力を行なう
ことができる。外部からのリードアクセス要求に応答す
るときコントローラは、バッファメモリへの読み出しデ
ータの蓄積とバッファメモリに蓄積した読み出しデータ
の出力とを時分割で行ない、その読み出しデータ蓄積処
理に並行して第１データ転送による外部装置への読み出
しデータの転送を行なうことができ、また、その読み出
しデータ出力処理に並行して第２データ転送による不揮
発性メモリからの次の読み出しデータの入力を行なうこ
とができる。
に応答するときコントローラは、バッファメモリへの書
込みデータの蓄積とバッファメモリに蓄積した書込みデ
ータの出力とを時分割で行ない、その書き込みデータ蓄
積処理に並行して第２データ転送による不揮発性メモリ
への書込みデータの転送を行なうことができ、また、そ
の書き込みデータ出力処理に並行して第１データ転送に
よる外部装置からの次の書き込みデータの入力を行なう
ことができる。外部からのリードアクセス要求に応答す
るときコントローラは、バッファメモリへの読み出しデ
ータの蓄積とバッファメモリに蓄積した読み出しデータ
の出力とを時分割で行ない、その読み出しデータ蓄積処
理に並行して第１データ転送による外部装置への読み出
しデータの転送を行なうことができ、また、その読み出
しデータ出力処理に並行して第２データ転送による不揮
発性メモリからの次の読み出しデータの入力を行なうこ
とができる。
【００１１】上記バッファメモリのバッファリング機能
により、外部装置例えばホスト装置による複数の書込み
データの供給タイミングに多くの待ち時間を必要とせ
ず、また、ホスト装置による複数の読み出しデータの取
得タイミングに多くの待ち時間を必要としない。したが
って、ホスト装置とコントローラとの間のデータ転送に
関するホスト装置の待ち時間短縮、処理負担低減、処理
時間低減に寄与することができる。これは、メモリアク
セスを伴うデータ処理即率の向上に寄与する。
により、外部装置例えばホスト装置による複数の書込み
データの供給タイミングに多くの待ち時間を必要とせ
ず、また、ホスト装置による複数の読み出しデータの取
得タイミングに多くの待ち時間を必要としない。したが
って、ホスト装置とコントローラとの間のデータ転送に
関するホスト装置の待ち時間短縮、処理負担低減、処理
時間低減に寄与することができる。これは、メモリアク
セスを伴うデータ処理即率の向上に寄与する。
【００１２】本発明の望ましい一つの態様として、上記
バッファリング機能を最大限発揮させるには前記第３デ
ータ転送の動作速度を、前記第１データ転送速度の大凡
２倍よりも速くすることが望ましい。理論上ホスト装置
の待ち時間がなくなる。
バッファリング機能を最大限発揮させるには前記第３デ
ータ転送の動作速度を、前記第１データ転送速度の大凡
２倍よりも速くすることが望ましい。理論上ホスト装置
の待ち時間がなくなる。
【００１３】本発明の望ましい一つの態様として、前記
バッファメモリをシングルポートのクロック同期型の揮
発性メモリとし、ＦＩＦＯ動作させるのがよい。バッフ
ァメモリの高速化とアクセス制御の容易を実現できる。
不揮発性メモリは例えばフラッシュメモリである。
バッファメモリをシングルポートのクロック同期型の揮
発性メモリとし、ＦＩＦＯ動作させるのがよい。バッフ
ァメモリの高速化とアクセス制御の容易を実現できる。
不揮発性メモリは例えばフラッシュメモリである。
【００１４】第１転送と第３転送との間のバッファリン
グ、第２転送と第３転送との間のバッファリングを実現
する一つの態様として、前記コントローラは、前記外部
装置とバッファメモリとの間に配置されるデュアルポー
トのデータバッファと、前記バッファメモリと前記不揮
発性メモリとの間に配置されるデュアルポートのデータ
バッファとを有するのが望ましい。第１データ転送と第
３データ転送の並列化、第２データ転送と第３データ転
送の並列化のための制御が更に容易になる。
グ、第２転送と第３転送との間のバッファリングを実現
する一つの態様として、前記コントローラは、前記外部
装置とバッファメモリとの間に配置されるデュアルポー
トのデータバッファと、前記バッファメモリと前記不揮
発性メモリとの間に配置されるデュアルポートのデータ
バッファとを有するのが望ましい。第１データ転送と第
３データ転送の並列化、第２データ転送と第３データ転
送の並列化のための制御が更に容易になる。
【００１５】〔２〕本発明の別の観点によるメモリシス
テムは、書き換え可能な不揮発性メモリと、バッファメ
モリと、コントローラとを有する。前記コントローラ
は、外部装置に接続される第１データ転送制御部と、前
記不揮発性メモリに接続される第２データ転送制御部
と、前記バッファメモリに接続され前記第１データ転送
制御部からの転送要求及び第２データ転送制御部からの
転送要求に応答してバッファメモリとの間のデータ転送
を制御する転送調停部とを有する。前記第１データ転送
制御部は、デュアルポートのデータバッファを介して外
部装置と転送調停部に接続され、転送調停部に転送要求
を出力する。前記第２データ転送制御部は、デュアルポ
ートのデータバッファを介して不揮発性メモリと転送調
停部に接続され、転送調停部に転送要求を出力する。転
送調停部は、第１データ転送制御部からの転送要求と第
２データ転送制御部からの転送要求に対し、前記バッフ
ァメモリに対する書き込み方向の転送と前記バッファメ
モリに対する読み出し方向の転送とを時分割で制御す
る。
テムは、書き換え可能な不揮発性メモリと、バッファメ
モリと、コントローラとを有する。前記コントローラ
は、外部装置に接続される第１データ転送制御部と、前
記不揮発性メモリに接続される第２データ転送制御部
と、前記バッファメモリに接続され前記第１データ転送
制御部からの転送要求及び第２データ転送制御部からの
転送要求に応答してバッファメモリとの間のデータ転送
を制御する転送調停部とを有する。前記第１データ転送
制御部は、デュアルポートのデータバッファを介して外
部装置と転送調停部に接続され、転送調停部に転送要求
を出力する。前記第２データ転送制御部は、デュアルポ
ートのデータバッファを介して不揮発性メモリと転送調
停部に接続され、転送調停部に転送要求を出力する。転
送調停部は、第１データ転送制御部からの転送要求と第
２データ転送制御部からの転送要求に対し、前記バッフ
ァメモリに対する書き込み方向の転送と前記バッファメ
モリに対する読み出し方向の転送とを時分割で制御す
る。
【００１６】上記より、外部装置とコントローラとの間
のデータ転送は第１データ転送制御部におけるデータバ
ッファでバッファリングされ、不揮発性メモリとコント
ローラとの間のデータ転送は第２データ転送制御部にお
けるデータバッファでバッファリングされ、双方のデー
タバッファとバッファメモリとの間のデータ転送を時分
割で行なうことができる。よって、外部からのライトア
クセス要求に応答するときコントローラは、バッファメ
モリへの書込みデータの蓄積とバッファメモリに蓄積し
た書込みデータの出力とを時分割で行ない、その書き込
みデータ蓄積処理に並行して第２転送制御部のデータバ
ッファから不揮発性メモリに書込みデータの転送を行な
うことができ、また、その書き込みデータ出力処理に並
行して第１転送制御部のデータバッファに外部装置から
の次の書き込みデータを取り込むことができる。外部装
置からのリードアクセス要求に応答するときコントロー
ラは、バッファメモリへの読み出しデータの蓄積とバッ
ファメモリに蓄積した読み出しデータの出力とを時分割
で行ない、その読み出しデータ蓄積処理に並行して第１
転送制御部のデータバッファから外部装置へ読み出しデ
ータの転送を行なうことができ、また、その読み出しデ
ータ出力処理に並行して第２転送制御部にデータバッフ
ァに不揮発性メモリからの次の読み出しデータの取込み
を行なうことができる。
のデータ転送は第１データ転送制御部におけるデータバ
ッファでバッファリングされ、不揮発性メモリとコント
ローラとの間のデータ転送は第２データ転送制御部にお
けるデータバッファでバッファリングされ、双方のデー
タバッファとバッファメモリとの間のデータ転送を時分
割で行なうことができる。よって、外部からのライトア
クセス要求に応答するときコントローラは、バッファメ
モリへの書込みデータの蓄積とバッファメモリに蓄積し
た書込みデータの出力とを時分割で行ない、その書き込
みデータ蓄積処理に並行して第２転送制御部のデータバ
ッファから不揮発性メモリに書込みデータの転送を行な
うことができ、また、その書き込みデータ出力処理に並
行して第１転送制御部のデータバッファに外部装置から
の次の書き込みデータを取り込むことができる。外部装
置からのリードアクセス要求に応答するときコントロー
ラは、バッファメモリへの読み出しデータの蓄積とバッ
ファメモリに蓄積した読み出しデータの出力とを時分割
で行ない、その読み出しデータ蓄積処理に並行して第１
転送制御部のデータバッファから外部装置へ読み出しデ
ータの転送を行なうことができ、また、その読み出しデ
ータ出力処理に並行して第２転送制御部にデータバッフ
ァに不揮発性メモリからの次の読み出しデータの取込み
を行なうことができる。
【００１７】上記バッファリング機能により、外部装置
例えばホスト装置による複数の書込みデータの供給タイ
ミングに多くの待ち時間を必要とせず、また、ホスト装
置による複数の読み出しデータの取得タイミングに多く
の待ち時間を必要としない。したがって、ホスト装置と
コントローラ間のデータ転送に関するホスト装置の待ち
時間短縮、処理負担低減、処理時間低減に寄与すること
ができる。これは、メモリアクセスを伴うデータ処理即
率の向上に寄与する。
例えばホスト装置による複数の書込みデータの供給タイ
ミングに多くの待ち時間を必要とせず、また、ホスト装
置による複数の読み出しデータの取得タイミングに多く
の待ち時間を必要としない。したがって、ホスト装置と
コントローラ間のデータ転送に関するホスト装置の待ち
時間短縮、処理負担低減、処理時間低減に寄与すること
ができる。これは、メモリアクセスを伴うデータ処理即
率の向上に寄与する。
【００１８】本発明の具体的な態様として、外部からの
ライトアクセス要求に応答するとき、前記第１データ転
送制御部は外部装置からデータバッファに所定量のデー
タが蓄積されたとき転送調停部にバッファメモリに対す
る書き込みのための転送要求を出力し、前記第２データ
転送制御部はデータバッファに所定量のデータがないと
き転送調停部にバッファメモリからデータバッファに対
する読み出しのための転送要求を出力する。また、外部
からのリードアクセス要求に応答するとき、前記第２デ
ータ転送制御部はバッファメモリからデータバッファに
所定量のデータが蓄積されたとき転送調停部にバッファ
メモリに対する書き込みのための転送要求を出力し、前
記第１データ転送制御部はデータバッファに所定量のデ
ータがないとき転送調停部にバッファメモリに対する読
み出しのための転送要求を出力する。
ライトアクセス要求に応答するとき、前記第１データ転
送制御部は外部装置からデータバッファに所定量のデー
タが蓄積されたとき転送調停部にバッファメモリに対す
る書き込みのための転送要求を出力し、前記第２データ
転送制御部はデータバッファに所定量のデータがないと
き転送調停部にバッファメモリからデータバッファに対
する読み出しのための転送要求を出力する。また、外部
からのリードアクセス要求に応答するとき、前記第２デ
ータ転送制御部はバッファメモリからデータバッファに
所定量のデータが蓄積されたとき転送調停部にバッファ
メモリに対する書き込みのための転送要求を出力し、前
記第１データ転送制御部はデータバッファに所定量のデ
ータがないとき転送調停部にバッファメモリに対する読
み出しのための転送要求を出力する。
【００１９】本発明の望ましい一つの態様として、上記
バッファリング機能を最大限発揮させるには、前記調停
部によるバッファメモリとの間のデータ転送の動作速度
を、前記第１転送制御部による外部との間のデータ転送
の動作速度に対して大凡２倍よりも速くすることが望ま
しい。理論上ホスト装置の待ち時間がなくなる。
バッファリング機能を最大限発揮させるには、前記調停
部によるバッファメモリとの間のデータ転送の動作速度
を、前記第１転送制御部による外部との間のデータ転送
の動作速度に対して大凡２倍よりも速くすることが望ま
しい。理論上ホスト装置の待ち時間がなくなる。
【００２０】本発明の望ましい一つの態様として、前記
バッファメモリをシングルポートのクロック同期型の揮
発性メモリで構成し、ＦＩＦＯ動作させるのがよい。バ
ッファメモリの高速化とアクセス制御が容易である。不
揮発性メモリは例えばフラッシュメモリである。
バッファメモリをシングルポートのクロック同期型の揮
発性メモリで構成し、ＦＩＦＯ動作させるのがよい。バ
ッファメモリの高速化とアクセス制御が容易である。不
揮発性メモリは例えばフラッシュメモリである。
【００２１】
【発明の実施の形態】図１には本発明に係るメモリシス
テムの一例であるフラッシュメモリカードが例示され
る。同図に示されるフラッシュメモリカード１は、所定
のセクタアドレス（物理アドレス）単位にデータ記憶領
域とその管理領域とを有するフラッシュメモリ（不揮発
性メモリ）２と、メモリシステムの外部に接続される外
部情報処理装置例えばホスト装置３からの要求に応答し
て前記フラッシュメモリ２に対するアクセス制御を行う
コントローラ４、前記コントローラ４に接続されたバッ
ファメモリ５とを有する。
テムの一例であるフラッシュメモリカードが例示され
る。同図に示されるフラッシュメモリカード１は、所定
のセクタアドレス（物理アドレス）単位にデータ記憶領
域とその管理領域とを有するフラッシュメモリ（不揮発
性メモリ）２と、メモリシステムの外部に接続される外
部情報処理装置例えばホスト装置３からの要求に応答し
て前記フラッシュメモリ２に対するアクセス制御を行う
コントローラ４、前記コントローラ４に接続されたバッ
ファメモリ５とを有する。
【００２２】前記フラッシュメモリ２は、特に図示はし
ないが、電気的に消去及び書き込み可能なフラッシュッ
メモリセルをマトリクス配置したメモリセルアレイを有
する。フラッシュッメモリセルは、特に制限されない
が、チャンネル領域の上に絶縁膜で分離されたフローテ
ィングゲートとコントロールゲートを有し、例えば、電
子をフローティングゲートにホットエレクトロン注入す
ることでメモリセルの閾値電圧を上げ（例えば書き込み
と称する）、また、フローティングゲートに注入されて
いる電子をゲート絶縁膜を介してトンネル電流で放出さ
せることによりメモリセルの閾値電圧を低くする（消去
と称する）。フラッシュメモリセルのドレインはビット
線に、ソースはソース線に、コントロールゲートはワー
ド線に接続される。例えば、ワード線に割り当てられた
アドレスが前記セクタアドレスである。セクタドレス信
号によるワード線選択はワード線選択回路で行われる。
セクタアドレスで指定された複数のフラッシュメモリセ
ルの一部に対する選択はカラムアドレスを起点にカラム
アドレスカウンタで生成されるカラムアドレス信号に基
づいて行われる。尚、フラッシュメモリとして例えば特
開２００１−２３３８３公報に記載の構成を採用するこ
とができる。
ないが、電気的に消去及び書き込み可能なフラッシュッ
メモリセルをマトリクス配置したメモリセルアレイを有
する。フラッシュッメモリセルは、特に制限されない
が、チャンネル領域の上に絶縁膜で分離されたフローテ
ィングゲートとコントロールゲートを有し、例えば、電
子をフローティングゲートにホットエレクトロン注入す
ることでメモリセルの閾値電圧を上げ（例えば書き込み
と称する）、また、フローティングゲートに注入されて
いる電子をゲート絶縁膜を介してトンネル電流で放出さ
せることによりメモリセルの閾値電圧を低くする（消去
と称する）。フラッシュメモリセルのドレインはビット
線に、ソースはソース線に、コントロールゲートはワー
ド線に接続される。例えば、ワード線に割り当てられた
アドレスが前記セクタアドレスである。セクタドレス信
号によるワード線選択はワード線選択回路で行われる。
セクタアドレスで指定された複数のフラッシュメモリセ
ルの一部に対する選択はカラムアドレスを起点にカラム
アドレスカウンタで生成されるカラムアドレス信号に基
づいて行われる。尚、フラッシュメモリとして例えば特
開２００１−２３３８３公報に記載の構成を採用するこ
とができる。
【００２３】前記フラッシュメモリ２は例えばファイル
メモリとして機能され、ローカルなメモリアドレスマッ
ピングは図２に例示されるように、セクタアドレス１〜
ｎの各アドレスに管理領域とユーザデータ記憶領域が割
当てられ、管理領域には各セクタの良否（有効性）更に
は代替先の有無などの情報が記憶される。
メモリとして機能され、ローカルなメモリアドレスマッ
ピングは図２に例示されるように、セクタアドレス１〜
ｎの各アドレスに管理領域とユーザデータ記憶領域が割
当てられ、管理領域には各セクタの良否（有効性）更に
は代替先の有無などの情報が記憶される。
【００２４】前記バッファメモリ５は例えばクロック同
期型の揮発性メモリであるシングルポートのＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）によっ
て構成される。以下バッファメモリ５を単にＳＤＲＡＭ
５とも記す。前記ＳＤＲＡＭ５は例えばダイナミック型
メモリセルをマトリクス配置したメモリセルアレイを有
し、クロック同期でコマンド及びアドレス等を入力し、
コマンドで指定されるライトアクセス又はリードアクセ
スなどをクロック信号に同期して高速に行なうことがで
きる。例えばホスト装置３とコントローラ４との間のバ
スを介するデータ転送（第１データ転送）の速度を１０
０ＭＢ（メガ・バイト）／ｓ（秒）とすると、ＳＤＲＡ
Ｍ５とコントローラ４との間のバスを介するデータ転送
（第３データ転送）の速度はその２倍以上である２６６
ＭＢ／ｓとされる。フラッシュメモリ２とコントローラ
４との間のバスを介するデータ転送（第２データ転送）
の速度はフラッシュッメモリ２自体のアクセス速度が遅
いのでそれに合わせて２０ＭＢ／ｓ程度である。
期型の揮発性メモリであるシングルポートのＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）によっ
て構成される。以下バッファメモリ５を単にＳＤＲＡＭ
５とも記す。前記ＳＤＲＡＭ５は例えばダイナミック型
メモリセルをマトリクス配置したメモリセルアレイを有
し、クロック同期でコマンド及びアドレス等を入力し、
コマンドで指定されるライトアクセス又はリードアクセ
スなどをクロック信号に同期して高速に行なうことがで
きる。例えばホスト装置３とコントローラ４との間のバ
スを介するデータ転送（第１データ転送）の速度を１０
０ＭＢ（メガ・バイト）／ｓ（秒）とすると、ＳＤＲＡ
Ｍ５とコントローラ４との間のバスを介するデータ転送
（第３データ転送）の速度はその２倍以上である２６６
ＭＢ／ｓとされる。フラッシュメモリ２とコントローラ
４との間のバスを介するデータ転送（第２データ転送）
の速度はフラッシュッメモリ２自体のアクセス速度が遅
いのでそれに合わせて２０ＭＢ／ｓ程度である。
【００２５】前記コントローラ４は、ホストデータ転送
制御部（第１データ転送制御部）１１、フラッシュデー
タ転送制御部（第２データ転送制御部）１２、転送調停
部１３、ＣＰＵ１４、及び制御レジスタ１５から成る。
制御部（第１データ転送制御部）１１、フラッシュデー
タ転送制御部（第２データ転送制御部）１２、転送調停
部１３、ＣＰＵ１４、及び制御レジスタ１５から成る。
【００２６】前記制御レジスタ１５はコマンドレジスタ
（１５Ｃ）、アドレスレジスタ（１５Ａ）及びステータ
スレジスタ（１５Ｓ）を有する。ホスト装置３はフラッ
シュメモリカード１をアクセスするときコマンドレジス
タ１５Ｃにリード又はライトなどのコマンドをセット
し、アクセスアドレスをアドレスレジスタ１５Ａにセッ
トする。ホスト装置３とフラッシュメモリカード１との
状態はステータスレジスタ１５Ｓを介して相互に認識可
能にされる。
（１５Ｃ）、アドレスレジスタ（１５Ａ）及びステータ
スレジスタ（１５Ｓ）を有する。ホスト装置３はフラッ
シュメモリカード１をアクセスするときコマンドレジス
タ１５Ｃにリード又はライトなどのコマンドをセット
し、アクセスアドレスをアドレスレジスタ１５Ａにセッ
トする。ホスト装置３とフラッシュメモリカード１との
状態はステータスレジスタ１５Ｓを介して相互に認識可
能にされる。
【００２７】ＣＰＵ１４はフラッシュメモリカード１を
全体的に制御する。コマンドレジスタ１５Ｃにコマンド
がセットされると、ＣＰＵ１４はそのコマンドを解釈
し、フラッシュメモリ２に対するメモリインタフェース
制御と、ホスト装置３との間のデータインタフェース制
御、そして、インタフェース制御されるデータに対する
バッファ制御等を行なうことによって、アドレスレジス
タ１５Ａにセットされたアドレスに対応するフラッシュ
メモリ２のセクタに対するアクセスを完了する。
全体的に制御する。コマンドレジスタ１５Ｃにコマンド
がセットされると、ＣＰＵ１４はそのコマンドを解釈
し、フラッシュメモリ２に対するメモリインタフェース
制御と、ホスト装置３との間のデータインタフェース制
御、そして、インタフェース制御されるデータに対する
バッファ制御等を行なうことによって、アドレスレジス
タ１５Ａにセットされたアドレスに対応するフラッシュ
メモリ２のセクタに対するアクセスを完了する。
【００２８】前記ホストデータ転送制御部１１はデュア
ルポートのデータバッファ２０を介してホスト装置３と
転送調停部１３を接続する。転送要求回路２１は転送調
停部１３に対して信号ＨＤＲＱで転送要求を出し、信号
ＨＤＡＣＫでアクノリッジを受けることにより転送調停
部１３との間でデータバッファ２０がデータの入力又は
出力動作される。この入力又は出力は、ホストデータ転
送制御部１１が、信号ＨＤＩＲを使って転送調停部１３
に指示する。このＨＤＩＲ信号は、ＣＰＵ１４が転送動
作開始前に、ホストデータ転送制御部１１に設定する。
ホストデータ転送制御部１１は信号ＨＤＡＣＫによるア
クノリッジに応答して開始したデータバッファ２０の転
送調停部１３に対する入力又は出力動作量が規定量に達
したとき信号ＨＥＮＤ＿ＩＲＱをＣＰＵにアサートして
転送動作を終了する。これによってＣＰＵ１４は転送調
停部１３に新たな転送要求を受付可能にする。ホストデ
ータ転送制御部１１はホスト装置３にウェイト信号ＨＷ
ＡＩＴを出力し、それをアサートすることによってホス
ト装置３に動作の休止を指示することができる。
ルポートのデータバッファ２０を介してホスト装置３と
転送調停部１３を接続する。転送要求回路２１は転送調
停部１３に対して信号ＨＤＲＱで転送要求を出し、信号
ＨＤＡＣＫでアクノリッジを受けることにより転送調停
部１３との間でデータバッファ２０がデータの入力又は
出力動作される。この入力又は出力は、ホストデータ転
送制御部１１が、信号ＨＤＩＲを使って転送調停部１３
に指示する。このＨＤＩＲ信号は、ＣＰＵ１４が転送動
作開始前に、ホストデータ転送制御部１１に設定する。
ホストデータ転送制御部１１は信号ＨＤＡＣＫによるア
クノリッジに応答して開始したデータバッファ２０の転
送調停部１３に対する入力又は出力動作量が規定量に達
したとき信号ＨＥＮＤ＿ＩＲＱをＣＰＵにアサートして
転送動作を終了する。これによってＣＰＵ１４は転送調
停部１３に新たな転送要求を受付可能にする。ホストデ
ータ転送制御部１１はホスト装置３にウェイト信号ＨＷ
ＡＩＴを出力し、それをアサートすることによってホス
ト装置３に動作の休止を指示することができる。
【００２９】尚、図示はしないが、データバッファ２０
とホスト装置３側との間の転送動作の可否についてはス
テータスレジスタ１５Ｓを介するステータスの交換によ
り判断する。ホスト装置３から見るとデータバッファ２
１はそのアドレス空間にマッピングされている。コント
ローラ４のホストインタフェース部分のアドレスマッピ
ングを全体的に示すと図３のようになる。
とホスト装置３側との間の転送動作の可否についてはス
テータスレジスタ１５Ｓを介するステータスの交換によ
り判断する。ホスト装置３から見るとデータバッファ２
１はそのアドレス空間にマッピングされている。コント
ローラ４のホストインタフェース部分のアドレスマッピ
ングを全体的に示すと図３のようになる。
【００３０】前記フラッシュデータ転送制御部１２はデ
ュアルポートのデータバッファ２２を介してフラッシュ
メモリ２と転送調停部１３を接続する。データバッファ
２２はデュアルポートのＦＩＦＯバッファにより構成さ
れる。転送要求回路２３は転送調停部１３に対して信号
ＦＤＲＱで転送要求を出し、信号ＦＤＡＣＫでアクノリ
ッジを受けることにより転送調停部１３との間でデータ
バッファ２２がデータの入力又は出力動作される。この
入力又は出力は、フラッシュデータ転送制御部１３が、
信号ＦＤＩＲを使って転送調停部１３に指示する。この
信号ＦＤＩＲは、ＣＰＵ１４が転送動作開始前に、フラ
ッシュデータ転送制御部１２に設定する。フラッシュデ
ータ転送制御部１２は信号ＦＤＡＣＫによるアクノリッ
ジに応答して開始したデータバッファ２２の転送調停部
１３に対する入力又は出力動作量が規定量に達したとき
信号ＦＥＮＤ＿ＩＲＱをＣＰＵにアサートして転送動作
を終了する。これによってＣＰＵ１４は転送調停部１３
に新たな転送要求を受付可能にする。尚、図示はしない
が、データバッファ２２とフラッシュメモリ２側との間
の転送動作の可否についてはフラッシュデータ転送制御
部１２がフラッシュッメモリ２のステータスレジスタを
介するステータスの交換により判断する。
ュアルポートのデータバッファ２２を介してフラッシュ
メモリ２と転送調停部１３を接続する。データバッファ
２２はデュアルポートのＦＩＦＯバッファにより構成さ
れる。転送要求回路２３は転送調停部１３に対して信号
ＦＤＲＱで転送要求を出し、信号ＦＤＡＣＫでアクノリ
ッジを受けることにより転送調停部１３との間でデータ
バッファ２２がデータの入力又は出力動作される。この
入力又は出力は、フラッシュデータ転送制御部１３が、
信号ＦＤＩＲを使って転送調停部１３に指示する。この
信号ＦＤＩＲは、ＣＰＵ１４が転送動作開始前に、フラ
ッシュデータ転送制御部１２に設定する。フラッシュデ
ータ転送制御部１２は信号ＦＤＡＣＫによるアクノリッ
ジに応答して開始したデータバッファ２２の転送調停部
１３に対する入力又は出力動作量が規定量に達したとき
信号ＦＥＮＤ＿ＩＲＱをＣＰＵにアサートして転送動作
を終了する。これによってＣＰＵ１４は転送調停部１３
に新たな転送要求を受付可能にする。尚、図示はしない
が、データバッファ２２とフラッシュメモリ２側との間
の転送動作の可否についてはフラッシュデータ転送制御
部１２がフラッシュッメモリ２のステータスレジスタを
介するステータスの交換により判断する。
【００３１】転送調停部１３は、転送許可回路３０、ホ
スト転送用アドレスカウンタ３１及びフラッシュ転送用
アドレスカウンタ３２から成る。前記ホスト転送用アド
レスカウンタ３１はデータバッファ２０とバッファメモ
リ５との間のデータ転送におけるＳＤＲＡＭ５のアクセ
スアドレスを生成する。前記フラッシュ転送用アドレス
カウンタ３２はデータバッファ２２とフラッシュメモリ
２との間のデータ転送におけるＳＤＲＡＭ５のアクセス
アドレスを生成する。前記アドレスカウンタ３１，３２
に対するアドレスプリセットはホスト装置３からのアク
セス要求毎にＣＰＵ１４が行なう。ここでは、ＳＤＲＡ
Ｍ５は図４に例示されるようにＦＩＦＯ形式でアクセス
制御される。前記ホスト転送用アドレスカウンタ３１は
データバッファ２０からＳＤＲＡＭ５への書き込みにお
いてはライトアドレスポインタとして機能され、ＳＤＲ
ＡＭ５からデータバッファ２０への読み出しにおいては
リードアドレスポインタとして機能される。前記フラッ
シュ転送用アドレスカウンタ３２はデータバッファ２２
からＳＤＲＡＭ５への書き込みにおいてはライトアドレ
スポインタとして機能され、ＳＤＲＡＭ５からデータバ
ッファ２２への読み出しにおいてはリードアドレスポイ
ンタとして機能される。転送許可回路３０は転送要求信
号ＨＤＲＱとＦＤＲＱとの競合を調停し、調停結果を信
号ＨＤＡＣＫ、ＦＤＡＣＫにより転送要求回路２１，２
３に返す。
スト転送用アドレスカウンタ３１及びフラッシュ転送用
アドレスカウンタ３２から成る。前記ホスト転送用アド
レスカウンタ３１はデータバッファ２０とバッファメモ
リ５との間のデータ転送におけるＳＤＲＡＭ５のアクセ
スアドレスを生成する。前記フラッシュ転送用アドレス
カウンタ３２はデータバッファ２２とフラッシュメモリ
２との間のデータ転送におけるＳＤＲＡＭ５のアクセス
アドレスを生成する。前記アドレスカウンタ３１，３２
に対するアドレスプリセットはホスト装置３からのアク
セス要求毎にＣＰＵ１４が行なう。ここでは、ＳＤＲＡ
Ｍ５は図４に例示されるようにＦＩＦＯ形式でアクセス
制御される。前記ホスト転送用アドレスカウンタ３１は
データバッファ２０からＳＤＲＡＭ５への書き込みにお
いてはライトアドレスポインタとして機能され、ＳＤＲ
ＡＭ５からデータバッファ２０への読み出しにおいては
リードアドレスポインタとして機能される。前記フラッ
シュ転送用アドレスカウンタ３２はデータバッファ２２
からＳＤＲＡＭ５への書き込みにおいてはライトアドレ
スポインタとして機能され、ＳＤＲＡＭ５からデータバ
ッファ２２への読み出しにおいてはリードアドレスポイ
ンタとして機能される。転送許可回路３０は転送要求信
号ＨＤＲＱとＦＤＲＱとの競合を調停し、調停結果を信
号ＨＤＡＣＫ、ＦＤＡＣＫにより転送要求回路２１，２
３に返す。
【００３２】図５には転送調停部１３による制御動作が
例示される。転送調停部１３は信号ＨＤＲＱによってホ
スト転送要求があるか（Ｓ１）、信号ＦＤＲＱによって
フラッシュ転送要求があるか（Ｓ２）、リフレッシュす
る必要があるか（Ｓ３）を順次サイクリックに判定して
いる。信号ＨＤＲＱによりホスト転送要求がある場合、
ホスト装置３からのライトアクセス要求に応答する処理
ではアドレスカウンタ３１が示すＳＤＲＡＭ５のアドレ
スへの書き込みを行ない、ホスト装置３からのリードア
クセス要求に応答する処理ではアドレスカウンタ３１が
示すＳＤＲＡＭ５のアドレスに対する読み出しを行なっ
て（Ｓ１Ａ）、アドレスカウンタ３１をインクリメント
する（Ｓ１Ｂ）。信号ＦＤＲＱによりフラッシュ転送要
求がある場合、ホスト装置３からのライトアクセス要求
に応答する処理ではアドレスカウンタ３２が示すＳＤＲ
ＡＭ５のアドレスに対する読み出し、ホスト装置３から
のリードアクセス要求に応答する処理ではアドレスカウ
ンタ３２が示すＳＤＲＡＭ５のアドレス対する書き込み
を行なって、アドレスカウンタ３２をインクリメントす
る。リフレッシュを要すると判断されればＳＤＲＡＭ５
に対する記憶情報のリフレッシュを行なう。リフレッシ
ュアドレスは転送調停部１３が保有する図示しないリフ
レッシュアドレスカウンタを用いて生成される。
例示される。転送調停部１３は信号ＨＤＲＱによってホ
スト転送要求があるか（Ｓ１）、信号ＦＤＲＱによって
フラッシュ転送要求があるか（Ｓ２）、リフレッシュす
る必要があるか（Ｓ３）を順次サイクリックに判定して
いる。信号ＨＤＲＱによりホスト転送要求がある場合、
ホスト装置３からのライトアクセス要求に応答する処理
ではアドレスカウンタ３１が示すＳＤＲＡＭ５のアドレ
スへの書き込みを行ない、ホスト装置３からのリードア
クセス要求に応答する処理ではアドレスカウンタ３１が
示すＳＤＲＡＭ５のアドレスに対する読み出しを行なっ
て（Ｓ１Ａ）、アドレスカウンタ３１をインクリメント
する（Ｓ１Ｂ）。信号ＦＤＲＱによりフラッシュ転送要
求がある場合、ホスト装置３からのライトアクセス要求
に応答する処理ではアドレスカウンタ３２が示すＳＤＲ
ＡＭ５のアドレスに対する読み出し、ホスト装置３から
のリードアクセス要求に応答する処理ではアドレスカウ
ンタ３２が示すＳＤＲＡＭ５のアドレス対する書き込み
を行なって、アドレスカウンタ３２をインクリメントす
る。リフレッシュを要すると判断されればＳＤＲＡＭ５
に対する記憶情報のリフレッシュを行なう。リフレッシ
ュアドレスは転送調停部１３が保有する図示しないリフ
レッシュアドレスカウンタを用いて生成される。
【００３３】図５より明らかなように、ホスト装置３か
らのライトアクセス要求に応答する処理では、アドレス
カウンタ３１が示すＳＤＲＡＭ５のアドレスへの書き込
みと、アドレスカウンタ３２が示すＳＤＲＡＭ５のアド
レスに対する読み出しを、８バイト単位などで時分割即
ち交互に行なうことができる。ホスト装置３からのリー
ドアクセス要求に応答する処理ではアドレスカウンタ３
１が示すＳＤＲＡＭ５のアドレスに対する読み出しと、
アドレスカウンタ３２が示すＳＤＲＡＭのアドレス対す
る書き込みを、８バイト単位などで時分割即ち交互に行
なうことができる。
らのライトアクセス要求に応答する処理では、アドレス
カウンタ３１が示すＳＤＲＡＭ５のアドレスへの書き込
みと、アドレスカウンタ３２が示すＳＤＲＡＭ５のアド
レスに対する読み出しを、８バイト単位などで時分割即
ち交互に行なうことができる。ホスト装置３からのリー
ドアクセス要求に応答する処理ではアドレスカウンタ３
１が示すＳＤＲＡＭ５のアドレスに対する読み出しと、
アドレスカウンタ３２が示すＳＤＲＡＭのアドレス対す
る書き込みを、８バイト単位などで時分割即ち交互に行
なうことができる。
【００３４】図６にはライト転送要求時におけるＣＰＵ
の制御動作が例示される。ＣＰＵ１４は、ホスト装置３
からのライトアクセス要求を検出すると（Ｓ１０）、ホ
スト転送用アドレスカウンタ３１のセット、即ち、初期
化若しくは初期値のプリセットを行なう（Ｓ１１）。更
にＣＰＵ１４はホストデータ転送制御部１１にホスト装
置３からデータバッファ２０に入力されるデータを転送
調停部１３に転送制御する指示を与える（Ｓ１２）。こ
の後、ＣＰＵ１４はステータスレジスタ１５Ｓに転送可
能ステータスをセットしてホスト装置３に書き込みデー
タのデータバッファ２０への転送開始を通知する（Ｓ１
３）。これによって転送調停部１３は図５で説明した前
記ホスト転送要求（Ｓ１）があった時の処理を行うこと
により、ホスト装置３からデータバッファ２０に８バイ
トのデータが入力される度にそのデータをアドレスカウ
ンタ３１で指定されるＳＤＲＡＭ５に格納可能にされ
る。更にＣＰＵ１４は、アドレスレジスタ１５Ａに入力
されたアクセスアドレスからフラッシュメモリ２の物理
アドレス即ちセクタアドレスを算出し（Ｓ１４）、算出
したセクタアドレスへのライトコマンドをフラッシュデ
ータ転送制御部４を介してフラッシュメモリ２に設定す
る（Ｓ１５）。この後、ＣＰＵ１４はフラッシュ転送用
アドレスカウンタ３２のセット、即ち、初期化若しくは
初期値のプリセットを行なう（Ｓ１６）。そしてＣＰＵ
１４はフラッシュデータ転送制御部１２にＳＤＲＡＭ５
からデータバッファ２２に８バイトのデータが入力され
る度にそのデータをフラッシュメモリ２に転送可能とす
る指示を与える（Ｓ１７）。この間に転送調停部１３は
図５で説明した前記フラッシュ転送要求（Ｓ２）があっ
た時の処理を行うことにより、データバッファ２２の保
持データが８バイトになるように、ＳＤＲＡＭ５の記憶
データをアドレスカウンタ３２の値に従ってデータバッ
ファ２２の転送する。
の制御動作が例示される。ＣＰＵ１４は、ホスト装置３
からのライトアクセス要求を検出すると（Ｓ１０）、ホ
スト転送用アドレスカウンタ３１のセット、即ち、初期
化若しくは初期値のプリセットを行なう（Ｓ１１）。更
にＣＰＵ１４はホストデータ転送制御部１１にホスト装
置３からデータバッファ２０に入力されるデータを転送
調停部１３に転送制御する指示を与える（Ｓ１２）。こ
の後、ＣＰＵ１４はステータスレジスタ１５Ｓに転送可
能ステータスをセットしてホスト装置３に書き込みデー
タのデータバッファ２０への転送開始を通知する（Ｓ１
３）。これによって転送調停部１３は図５で説明した前
記ホスト転送要求（Ｓ１）があった時の処理を行うこと
により、ホスト装置３からデータバッファ２０に８バイ
トのデータが入力される度にそのデータをアドレスカウ
ンタ３１で指定されるＳＤＲＡＭ５に格納可能にされ
る。更にＣＰＵ１４は、アドレスレジスタ１５Ａに入力
されたアクセスアドレスからフラッシュメモリ２の物理
アドレス即ちセクタアドレスを算出し（Ｓ１４）、算出
したセクタアドレスへのライトコマンドをフラッシュデ
ータ転送制御部４を介してフラッシュメモリ２に設定す
る（Ｓ１５）。この後、ＣＰＵ１４はフラッシュ転送用
アドレスカウンタ３２のセット、即ち、初期化若しくは
初期値のプリセットを行なう（Ｓ１６）。そしてＣＰＵ
１４はフラッシュデータ転送制御部１２にＳＤＲＡＭ５
からデータバッファ２２に８バイトのデータが入力され
る度にそのデータをフラッシュメモリ２に転送可能とす
る指示を与える（Ｓ１７）。この間に転送調停部１３は
図５で説明した前記フラッシュ転送要求（Ｓ２）があっ
た時の処理を行うことにより、データバッファ２２の保
持データが８バイトになるように、ＳＤＲＡＭ５の記憶
データをアドレスカウンタ３２の値に従ってデータバッ
ファ２２の転送する。
【００３５】ＣＰＵ１４は図５のホスト転送要求に応ず
る処理とフラッシュ転送要求に応ずる処理が時分割で繰
り返されていくいとき、前記信号ＨＥＮＤ＿ＩＲＱ及び
ＦＥＮＤ＿ＩＲＱが共にアクティブになる状態を検出し
て（Ｓ１８）、ライトアクセス要求待ち状態に入る（Ｓ
１０）。即ち、ホスト装置３から指示されたライトアク
セス要求に応答して実行すべきライトデータ数に応ずる
データがＳＤＲＡＭ５に格納されたときＨＥＮＤ＿ＩＲ
Ｑがアクティブにされ、前記実行すべきライトデータ数
に応ずるデータがＳＤＲＡＭ５から読み出されたとき信
号ＦＥＮＤ＿ＩＲＱがアクティブにされる。
る処理とフラッシュ転送要求に応ずる処理が時分割で繰
り返されていくいとき、前記信号ＨＥＮＤ＿ＩＲＱ及び
ＦＥＮＤ＿ＩＲＱが共にアクティブになる状態を検出し
て（Ｓ１８）、ライトアクセス要求待ち状態に入る（Ｓ
１０）。即ち、ホスト装置３から指示されたライトアク
セス要求に応答して実行すべきライトデータ数に応ずる
データがＳＤＲＡＭ５に格納されたときＨＥＮＤ＿ＩＲ
Ｑがアクティブにされ、前記実行すべきライトデータ数
に応ずるデータがＳＤＲＡＭ５から読み出されたとき信
号ＦＥＮＤ＿ＩＲＱがアクティブにされる。
【００３６】図７にはリードアクセス要求時におけるＣ
ＰＵの制御動作が例示される。ＣＰＵ１４は、ホスト装
置３からのリードアクセス要求を検出すると（Ｓ２
０）、アドレスレジスタ１５Ａに入力されたアクセスア
ドレスからフラッシュメモリ２の物理アドレス即ちセク
タアドレスを算出し（Ｓ２１）、算出したセクタアドレ
スへのリードコマンドをフラッシュデータ転送制御部４
を介してフラッシュメモリ２に設定する（Ｓ２２）。そ
してＣＰＵ１４はフラッシュ転送用アドレスカウンタ３
２のセット、即ち、初期化若しくは初期値のプリセット
を行なう（Ｓ２３）。更にＣＰＵ１４はフラッシュデー
タ転送制御部１２に、フラッシュメモリ２からデータバ
ッファ２２に入力されるデータを転送調停部１３に転送
制御する指示を与える（Ｓ２４）。これによって転送調
停部１３は図５で説明した前記フラッシュ転送要求（Ｓ
２）があった時の処理を行うことにより、フラッシュメ
モリ２からデータバッファ２２に例えば８バイトのデー
タが入力される度に、そのデータをアドレスカウンタ３
２で指定されるＳＤＲＡＭ５に格納可能にする。この
後、ＣＰＵ１４はホスト転送用アドレスカウンタ３１の
セット、即ち、初期化若しくは初期値のプリセットを行
なう（Ｓ２５）。そしてＣＰＵ１４はホストデータ転送
制御部１１にＳＤＲＡＭ５からデータを読み出してデー
タバッファ２０に供給する指示を与える（Ｓ２６）。Ｃ
ＰＵ１４はステータスレジスタ１５に転送可能ステータ
スをセットしてホスト装置３に読み出しデータの取込み
が可能であることを通知し（Ｓ１３）、転送調停部１３
は図５で説明した前記ホスト転送要求（Ｓ１）があった
時の処理を行なって、データバッファ２０の保持データ
が８バイトになるようにＳＤＲＡＭ５の記憶データをア
ドレスカウンタ３１の値に従ってデータバッファ２０の
転送する。
ＰＵの制御動作が例示される。ＣＰＵ１４は、ホスト装
置３からのリードアクセス要求を検出すると（Ｓ２
０）、アドレスレジスタ１５Ａに入力されたアクセスア
ドレスからフラッシュメモリ２の物理アドレス即ちセク
タアドレスを算出し（Ｓ２１）、算出したセクタアドレ
スへのリードコマンドをフラッシュデータ転送制御部４
を介してフラッシュメモリ２に設定する（Ｓ２２）。そ
してＣＰＵ１４はフラッシュ転送用アドレスカウンタ３
２のセット、即ち、初期化若しくは初期値のプリセット
を行なう（Ｓ２３）。更にＣＰＵ１４はフラッシュデー
タ転送制御部１２に、フラッシュメモリ２からデータバ
ッファ２２に入力されるデータを転送調停部１３に転送
制御する指示を与える（Ｓ２４）。これによって転送調
停部１３は図５で説明した前記フラッシュ転送要求（Ｓ
２）があった時の処理を行うことにより、フラッシュメ
モリ２からデータバッファ２２に例えば８バイトのデー
タが入力される度に、そのデータをアドレスカウンタ３
２で指定されるＳＤＲＡＭ５に格納可能にする。この
後、ＣＰＵ１４はホスト転送用アドレスカウンタ３１の
セット、即ち、初期化若しくは初期値のプリセットを行
なう（Ｓ２５）。そしてＣＰＵ１４はホストデータ転送
制御部１１にＳＤＲＡＭ５からデータを読み出してデー
タバッファ２０に供給する指示を与える（Ｓ２６）。Ｃ
ＰＵ１４はステータスレジスタ１５に転送可能ステータ
スをセットしてホスト装置３に読み出しデータの取込み
が可能であることを通知し（Ｓ１３）、転送調停部１３
は図５で説明した前記ホスト転送要求（Ｓ１）があった
時の処理を行なって、データバッファ２０の保持データ
が８バイトになるようにＳＤＲＡＭ５の記憶データをア
ドレスカウンタ３１の値に従ってデータバッファ２０の
転送する。
【００３７】ＣＰＵ１４は図５のホスト転送要求に応ず
る処理とフラッシュ転送要求に応ずる処理が時分割で繰
り返されていくいとき、前記信号ＨＥＮＤ＿ＩＲＱ及び
ＦＥＮＤ＿ＩＲＱが共にアクティブになる状態を検出し
て（Ｓ２８）、リードアクセス要求待ち状態に入る（Ｓ
２０）。即ち、ホスト装置３から指示されたリードアク
セス要求に応答して実行すべきリードデータ数に応ずる
データがＳＤＲＡＭ５に格納されたときＦＥＮＤ＿ＩＲ
Ｑがアクティブにされ、前記実行すべきリードデータ数
に応ずるデータがＳＤＲＡＭ５から読み出されたとき信
号ＨＥＮＤ＿ＩＲＱがアクティブにされる。
る処理とフラッシュ転送要求に応ずる処理が時分割で繰
り返されていくいとき、前記信号ＨＥＮＤ＿ＩＲＱ及び
ＦＥＮＤ＿ＩＲＱが共にアクティブになる状態を検出し
て（Ｓ２８）、リードアクセス要求待ち状態に入る（Ｓ
２０）。即ち、ホスト装置３から指示されたリードアク
セス要求に応答して実行すべきリードデータ数に応ずる
データがＳＤＲＡＭ５に格納されたときＦＥＮＤ＿ＩＲ
Ｑがアクティブにされ、前記実行すべきリードデータ数
に応ずるデータがＳＤＲＡＭ５から読み出されたとき信
号ＨＥＮＤ＿ＩＲＱがアクティブにされる。
【００３８】図８にはライトアクセス要求があったとき
のホスト装置３、ＳＤＲＡＭ５及びフラッシュメモリ２
のデータ転送動作を相関的に示す。（Ａ）はホスト装置
３の動作状態、（Ｂ）はＳＤＲＡＭ５の動作状態、
（Ｃ）はフラッシュメモリ２の動作状態を示す。Ｈ＿Ａ
ＤＲはホスト装置３からコントローラ４に接続するアド
レスバス、Ｈ＿ＤＡＴはホスト装置３とコントローラ４
を接続するデータバス、Ｈ＿ＷＥはホスト装置３が出力
するライトイネーブル信号、Ｈ＿ＯＥはホスト装置３が
出力するアウトプットイネーブル信号である。Ｄ＿ＣＬ
ＫはＳＤＲＡＭ５に供給される同期クロック信号、Ｄ＿
ＷＥはコントローラ４からＳＤＲＡＭ５に供給されるラ
イトイネーブル信号、Ｄ＿ＤＡＴはコントローラ４とＳ
ＤＲＡＭ５を接続するデータバスである。Ｆ＿ＯＥはコ
ントローラ４がフラッシュメモリ２に出力するアウトプ
ットイネーブル信号、Ｆ＿ＷＥはコントローラ４からフ
ラッシュメモリ２に供給されるライトイネーブル信号、
Ｆ＿ＣＳはコントローラ４からフラッシュメモリ２に出
力されるシリアルクロック信号、Ｆ＿ＤＡＴはコントロ
ーラ４とフラッシュメモリ２を接続するデータバスであ
る。
のホスト装置３、ＳＤＲＡＭ５及びフラッシュメモリ２
のデータ転送動作を相関的に示す。（Ａ）はホスト装置
３の動作状態、（Ｂ）はＳＤＲＡＭ５の動作状態、
（Ｃ）はフラッシュメモリ２の動作状態を示す。Ｈ＿Ａ
ＤＲはホスト装置３からコントローラ４に接続するアド
レスバス、Ｈ＿ＤＡＴはホスト装置３とコントローラ４
を接続するデータバス、Ｈ＿ＷＥはホスト装置３が出力
するライトイネーブル信号、Ｈ＿ＯＥはホスト装置３が
出力するアウトプットイネーブル信号である。Ｄ＿ＣＬ
ＫはＳＤＲＡＭ５に供給される同期クロック信号、Ｄ＿
ＷＥはコントローラ４からＳＤＲＡＭ５に供給されるラ
イトイネーブル信号、Ｄ＿ＤＡＴはコントローラ４とＳ
ＤＲＡＭ５を接続するデータバスである。Ｆ＿ＯＥはコ
ントローラ４がフラッシュメモリ２に出力するアウトプ
ットイネーブル信号、Ｆ＿ＷＥはコントローラ４からフ
ラッシュメモリ２に供給されるライトイネーブル信号、
Ｆ＿ＣＳはコントローラ４からフラッシュメモリ２に出
力されるシリアルクロック信号、Ｆ＿ＤＡＴはコントロ
ーラ４とフラッシュメモリ２を接続するデータバスであ
る。
【００３９】ホスト装置３はコントローラ４に向けて、
アドレスレジスタ１５Ａにアドレス値、コマンドレジス
タ１５Ｃにライト転送コマンドを出力し、コントローラ
４のステータスレジスタ１５Ｓを読み込む。転送可能を
示すステータスを読み込んだ後、データバッファ２０の
データレジスタにデータを転送していく。データ転送は
ブロック単位であり、各ブロック例えば８バイトであ
る。コントローラ４はフラッシュメモリ２に書き込みの
セクタアドレス値、ライト転送コマンドを与えておく。
コントローラ４はデータブロック１のデータを入力する
と、そのデータをＳＤＲＡＭ５に書き込む。このときの
書き込みサイクルはＴｄｗで示される。これによって書
き込まれたデータブロック１のデータは今度はＳＤＲＡ
Ｍ５からコントローラ４に読み出される。このときの読
み出しサイクルはＴｄｒで示される。コントローラ４に
読み出されたデータブロック１のデータはフラッシュメ
モリ２に転送される。ＳＤＲＡＭ５がデータブロック１
のデータに対して書き込みサイクルＴｄｗと読み出しサ
イクルを行っている最中に、ホスト装置３は、次のデー
タブロック２のデータをコントローラ４のバッファ２０
に向けて出力している。フラッシュメモリ２にデータブ
ロック１のデータを転送しているときＳＤＲＡＭ５には
データブロック２のデータに対するライトサイクルとリ
ードサイクルが時分割で行われる。データブロック４ま
でのデータに対して上記と同様の処理が行なわれる。
アドレスレジスタ１５Ａにアドレス値、コマンドレジス
タ１５Ｃにライト転送コマンドを出力し、コントローラ
４のステータスレジスタ１５Ｓを読み込む。転送可能を
示すステータスを読み込んだ後、データバッファ２０の
データレジスタにデータを転送していく。データ転送は
ブロック単位であり、各ブロック例えば８バイトであ
る。コントローラ４はフラッシュメモリ２に書き込みの
セクタアドレス値、ライト転送コマンドを与えておく。
コントローラ４はデータブロック１のデータを入力する
と、そのデータをＳＤＲＡＭ５に書き込む。このときの
書き込みサイクルはＴｄｗで示される。これによって書
き込まれたデータブロック１のデータは今度はＳＤＲＡ
Ｍ５からコントローラ４に読み出される。このときの読
み出しサイクルはＴｄｒで示される。コントローラ４に
読み出されたデータブロック１のデータはフラッシュメ
モリ２に転送される。ＳＤＲＡＭ５がデータブロック１
のデータに対して書き込みサイクルＴｄｗと読み出しサ
イクルを行っている最中に、ホスト装置３は、次のデー
タブロック２のデータをコントローラ４のバッファ２０
に向けて出力している。フラッシュメモリ２にデータブ
ロック１のデータを転送しているときＳＤＲＡＭ５には
データブロック２のデータに対するライトサイクルとリ
ードサイクルが時分割で行われる。データブロック４ま
でのデータに対して上記と同様の処理が行なわれる。
【００４０】この例に従えば、コントローラ４が例えば
データバッファ２０の転送調停部１３側ポートからデー
タブロック３のデータを読み出してＳＤＲＡＭ５に格納
し（Ｔｉ〜Ｔｊ）、これに続けてＳＤＲＡＭ５に格納し
たデータをデータバッファ２２にその転送調停部１３側
ポートから格納しているとき（Ｔｊ〜Ｔｋ）、データバ
ッファ２０のホスト装置３側ポートから次のデータブロ
ック４のデータがデータバッファ２０に入力されると共
に、データバッファ２２のフラッシュメモリ２側ポート
からその前のデータブロック２のデータがフラッシュメ
モリ２に転送される。要するに、ホスト装置３からのラ
イトアクセス要求に応答するときコントローラ４は、Ｓ
ＤＲＡＭ５への書込みデータの蓄積とＳＤＲＡＭ５に蓄
積した書込みデータの出力とを時分割で行ない、前記Ｓ
ＤＲＡＭ５への書き込みデータ蓄積処理に並行してフラ
ッシュメモリ２への書込みデータの転送を行なうことが
でき、また、ＳＤＲＡＭ５からの前記書き込みデータ出
力処理に並行してホスト装置３からの次の書き込みデー
タの入力を行なうことができる。
データバッファ２０の転送調停部１３側ポートからデー
タブロック３のデータを読み出してＳＤＲＡＭ５に格納
し（Ｔｉ〜Ｔｊ）、これに続けてＳＤＲＡＭ５に格納し
たデータをデータバッファ２２にその転送調停部１３側
ポートから格納しているとき（Ｔｊ〜Ｔｋ）、データバ
ッファ２０のホスト装置３側ポートから次のデータブロ
ック４のデータがデータバッファ２０に入力されると共
に、データバッファ２２のフラッシュメモリ２側ポート
からその前のデータブロック２のデータがフラッシュメ
モリ２に転送される。要するに、ホスト装置３からのラ
イトアクセス要求に応答するときコントローラ４は、Ｓ
ＤＲＡＭ５への書込みデータの蓄積とＳＤＲＡＭ５に蓄
積した書込みデータの出力とを時分割で行ない、前記Ｓ
ＤＲＡＭ５への書き込みデータ蓄積処理に並行してフラ
ッシュメモリ２への書込みデータの転送を行なうことが
でき、また、ＳＤＲＡＭ５からの前記書き込みデータ出
力処理に並行してホスト装置３からの次の書き込みデー
タの入力を行なうことができる。
【００４１】図８の例では、フラッシュメモリ２に対す
るライトコマンド列は、アドレス値（セクタドレス
値）、ライト転送コマンド、書き込みデータ（データブ
ロック１〜データブロック４）、及びライトスタートコ
マンドとされ、フラッシュメモリ２はライトスタートコ
マンドが入力されること条件に、その直前までに入力さ
れた情報を一かたまりのコマンド列と解釈し、その結果
にしたがってフラッシュメモリ２の内部で書き込み動作
を開始する。図８においてアドレス値入力からライトス
タートコマンド入力までのコマンド列供給サイクルはＴ
ｆｗとして図示される。
るライトコマンド列は、アドレス値（セクタドレス
値）、ライト転送コマンド、書き込みデータ（データブ
ロック１〜データブロック４）、及びライトスタートコ
マンドとされ、フラッシュメモリ２はライトスタートコ
マンドが入力されること条件に、その直前までに入力さ
れた情報を一かたまりのコマンド列と解釈し、その結果
にしたがってフラッシュメモリ２の内部で書き込み動作
を開始する。図８においてアドレス値入力からライトス
タートコマンド入力までのコマンド列供給サイクルはＴ
ｆｗとして図示される。
【００４２】図９にはリードアクセス要求があったとき
のホスト装置、ＳＤＲＡＭ及びフラッシュメモリのデー
タ転送動作を相関的に示す。（Ａ）はホスト装置３の動
作状態、（Ｂ）はＳＤＲＡＭ５の動作状態、（Ｃ）はフ
ラッシュメモリ２の動作状態を示す。
のホスト装置、ＳＤＲＡＭ及びフラッシュメモリのデー
タ転送動作を相関的に示す。（Ａ）はホスト装置３の動
作状態、（Ｂ）はＳＤＲＡＭ５の動作状態、（Ｃ）はフ
ラッシュメモリ２の動作状態を示す。
【００４３】ホスト装置３はコントローラ４に向けて、
アドレスレジスタ１５Ａにアドレス値、コマンドレジス
タ１５Ｃにリード転送コマンドを出力する。コントロー
ラ４はそのアドレス値とフラッシュリード転送コマンド
をフラッシュメモリ２に与える。これによって、フラッ
シュメモリ２はクロック信号Ｆ＿ＣＳに同期してデータ
ブロック１〜データブロック４のデータを順次読み出
す。図９においてその読み出しサイクルはＴｆｒとして
図示される。最初に読み出されたデータブロック１のデ
ータはデータバッファ２２を介してＳＤＲＡＭ５に書き
込まれる。この書き込みサイクルはＴｄｗとして図示さ
れる。更に書き込まれたデータブロック１のデータはＳ
ＤＲＡＭ５から読み出されてデータバッファ２０に供給
される。この読み出しサイクルはＴｄｒとして図示され
る。データバッファ２０にデータブロック１のデータが
揃ったところで、ステータスレジスタ１５Ｓが転送可能
とされる。ホスト装置３はそのステータスを認識するこ
とによりデータブロック１のデータを取りこむ。データ
ブロック２〜データブロック４についても上記同様の処
理が行なわれる。
アドレスレジスタ１５Ａにアドレス値、コマンドレジス
タ１５Ｃにリード転送コマンドを出力する。コントロー
ラ４はそのアドレス値とフラッシュリード転送コマンド
をフラッシュメモリ２に与える。これによって、フラッ
シュメモリ２はクロック信号Ｆ＿ＣＳに同期してデータ
ブロック１〜データブロック４のデータを順次読み出
す。図９においてその読み出しサイクルはＴｆｒとして
図示される。最初に読み出されたデータブロック１のデ
ータはデータバッファ２２を介してＳＤＲＡＭ５に書き
込まれる。この書き込みサイクルはＴｄｗとして図示さ
れる。更に書き込まれたデータブロック１のデータはＳ
ＤＲＡＭ５から読み出されてデータバッファ２０に供給
される。この読み出しサイクルはＴｄｒとして図示され
る。データバッファ２０にデータブロック１のデータが
揃ったところで、ステータスレジスタ１５Ｓが転送可能
とされる。ホスト装置３はそのステータスを認識するこ
とによりデータブロック１のデータを取りこむ。データ
ブロック２〜データブロック４についても上記同様の処
理が行なわれる。
【００４４】この例に従えば、コントローラ４が例えば
データバッファ２２の転送調停部１３側ポートからデー
タブロック３のデータを読み出してＳＤＲＡＭ５に格納
し（Ｔｐ〜Ｔｑ）、これに続けてＳＤＲＡＭ５に格納し
たデータをデータバッファ２０に格納しているとき（Ｔ
ｑ〜Ｔｒ）、データバッファ２２のフラッシュメモリ２
側ポートから次のデータブロック４のデータがデータバ
ッファ２２に入力されると共に、データバッファ２０の
ホスト装置３側ポートからその前のデータブロック２の
データがホスト装置３に取り込まれる。要するに、ホス
ト装置３からのリードアクセス要求に応答するときコン
トローラ４は、ＳＤＲＡＭ５に対する読み出しデータの
蓄積とＳＤＲＡＭ５に蓄積した読み出しデータの出力と
を時分割で行ない、前記ＳＤＲＡＭ５に対する読み出し
データ蓄積処理に並行してホスト装置３がバッファメモ
リ２０から読み出しデータを取り込むことができ、ま
た、ＳＤＲＡＭ５から前記読み出しデータを出力する処
理に並行してフラッシュメモリ２からの次の読み出しデ
ータをバッファメモリ２２に入力する処理を行なうこと
ができる。
データバッファ２２の転送調停部１３側ポートからデー
タブロック３のデータを読み出してＳＤＲＡＭ５に格納
し（Ｔｐ〜Ｔｑ）、これに続けてＳＤＲＡＭ５に格納し
たデータをデータバッファ２０に格納しているとき（Ｔ
ｑ〜Ｔｒ）、データバッファ２２のフラッシュメモリ２
側ポートから次のデータブロック４のデータがデータバ
ッファ２２に入力されると共に、データバッファ２０の
ホスト装置３側ポートからその前のデータブロック２の
データがホスト装置３に取り込まれる。要するに、ホス
ト装置３からのリードアクセス要求に応答するときコン
トローラ４は、ＳＤＲＡＭ５に対する読み出しデータの
蓄積とＳＤＲＡＭ５に蓄積した読み出しデータの出力と
を時分割で行ない、前記ＳＤＲＡＭ５に対する読み出し
データ蓄積処理に並行してホスト装置３がバッファメモ
リ２０から読み出しデータを取り込むことができ、ま
た、ＳＤＲＡＭ５から前記読み出しデータを出力する処
理に並行してフラッシュメモリ２からの次の読み出しデ
ータをバッファメモリ２２に入力する処理を行なうこと
ができる。
【００４５】図１０には前記ＳＤＲＡＭの書き込みサイ
クルＴｄｗの一例が示される。ＣＬＫは前記Ｄ＿ＣＬＫ
に対応するクロック信号、ＣＫＥはクロックイネーブル
信号、ＣＳ＿Ｎはチップ選択信号、ＲＡＳ＿Ｎはロウア
ドレスストローブ信号、ＣＡＳ＿Ｎは絡むアドレススト
ローブ信号、ＷＥ＿Ｎは前記Ｄ＿ＷＥに対応するライト
イネーブル信号、Ａ１４〜Ａ０はアドレス信号、Ｄ１５
〜Ｄ０はデータである。
クルＴｄｗの一例が示される。ＣＬＫは前記Ｄ＿ＣＬＫ
に対応するクロック信号、ＣＫＥはクロックイネーブル
信号、ＣＳ＿Ｎはチップ選択信号、ＲＡＳ＿Ｎはロウア
ドレスストローブ信号、ＣＡＳ＿Ｎは絡むアドレススト
ローブ信号、ＷＥ＿Ｎは前記Ｄ＿ＷＥに対応するライト
イネーブル信号、Ａ１４〜Ａ０はアドレス信号、Ｄ１５
〜Ｄ０はデータである。
【００４６】図１１には前記ＳＤＲＡＭの読み出しサイ
クルＴｄｒの一例が示される。
クルＴｄｒの一例が示される。
【００４７】図１２にはフラッシュメモリ２に対する書
き込みサイクルＴｆｗの一例が示される。１ＦＨはライ
ト転送コマンド、ＳＡ８（１）、ＳＡ（２）はアドレス
値、４０Ｈはライトスタートコマンドを意味する。書込
みデータ（Ｄｉｎ）はシリアルクロックＳＣに同期して
入力される。
き込みサイクルＴｆｗの一例が示される。１ＦＨはライ
ト転送コマンド、ＳＡ８（１）、ＳＡ（２）はアドレス
値、４０Ｈはライトスタートコマンドを意味する。書込
みデータ（Ｄｉｎ）はシリアルクロックＳＣに同期して
入力される。
【００４８】図１３にはフラッシュメモリ２に対する読
み出しサイクルＴｆｒの一例が示される。００Ｈ／Ｆ０
Ｈはリードト転送コマンド、ＳＡ８（１）、ＳＡ（２）
はアドレス値を意味する。読み出しデータ（Ｄｏｕｔ）
はシリアルクロックＳＣに同期して出力される。
み出しサイクルＴｆｒの一例が示される。００Ｈ／Ｆ０
Ｈはリードト転送コマンド、ＳＡ８（１）、ＳＡ（２）
はアドレス値を意味する。読み出しデータ（Ｄｏｕｔ）
はシリアルクロックＳＣに同期して出力される。
【００４９】図１４にはライトアクセス要求に応答する
データ転送処理フローが例示される。同図の処理フロー
はフラッシュメモリ２に対する書き込みエラーがない場
合を想定する。ホスト装置３からライトアクセス要求が
発行されると、コントローラ４はホスト装置３にライト
転送準備可能を通知し、フラッシュメモリ２にライト転
送要求を出す。これを受けてホスト装置３はコントロー
ラ４に書込みデータのライト転送を行い、コントローラ
４はフラッシュメモリ２に書込みデータをライト転送す
る。フラッシュメモリ２はライト動作を行ない、ここで
は、コントローラ４に正常終了を返す。データバッファ
２０に新たなブロックの書込みデータを蓄積する余裕が
ないような場合にコントローラ４は信号ＨＷＡＩＴをア
サートしてライト転送一時中断要求をホスト装置３に出
す。コントローラ４は新たなブロックの書込みデータを
蓄積可能になると、信号ＨＷＡＩＴをネゲートしてライ
ト転送再開をホスト装置３に与える。これによって、ホ
スト装置３はコントローラ４にライト転送を再開し、コ
ントローラ４はフラッシュメモリ２に書き込みデータの
転送を再開する。ライトアクセス要求に応答する全ての
処理を終えるとコントローラ４はホスト装置３にライト
転送終了通知を与える。
データ転送処理フローが例示される。同図の処理フロー
はフラッシュメモリ２に対する書き込みエラーがない場
合を想定する。ホスト装置３からライトアクセス要求が
発行されると、コントローラ４はホスト装置３にライト
転送準備可能を通知し、フラッシュメモリ２にライト転
送要求を出す。これを受けてホスト装置３はコントロー
ラ４に書込みデータのライト転送を行い、コントローラ
４はフラッシュメモリ２に書込みデータをライト転送す
る。フラッシュメモリ２はライト動作を行ない、ここで
は、コントローラ４に正常終了を返す。データバッファ
２０に新たなブロックの書込みデータを蓄積する余裕が
ないような場合にコントローラ４は信号ＨＷＡＩＴをア
サートしてライト転送一時中断要求をホスト装置３に出
す。コントローラ４は新たなブロックの書込みデータを
蓄積可能になると、信号ＨＷＡＩＴをネゲートしてライ
ト転送再開をホスト装置３に与える。これによって、ホ
スト装置３はコントローラ４にライト転送を再開し、コ
ントローラ４はフラッシュメモリ２に書き込みデータの
転送を再開する。ライトアクセス要求に応答する全ての
処理を終えるとコントローラ４はホスト装置３にライト
転送終了通知を与える。
【００５０】図１５にはライトアクセス要求に応答する
別のデータ転送処理フローが例示される。同図の処理フ
ローはフラッシュメモリ２に対する書き込みエラーがあ
る場合を想定する。ホスト装置３からライトアクセス要
求が発行されると、コントローラ４はホスト装置３にラ
イト転送準備可能を通知し、フラッシュメモリ２にライ
ト転送要求を出す。これを受けてホスト装置３はコント
ローラ４に書込みデータのライト転送を行い、コントロ
ーラ４はフラッシュメモリ２に書込みデータをライト転
送する。フラッシュメモリ２はライト動作を行ない、こ
こでは、書き込みエラーを生じ、コントローラ４に書き
込み失敗終了を通知する。これを受けてコントローラ４
は信号ＨＷＡＩＴをアサートしてライト転送一時中断要
求をホスト装置３に出す。その後、コントローラ４は、
信号ｂＨＷＡＩＴをネゲートしてホスト装置３にライト
転送再開を通知し、フラッシュメモリ２に代替ブロック
ライト転送要求を出す。そして、ホスト装置３が書込み
データをコントローラ４にライト転送し、コントローラ
４はそのライトデータをフラッシュメモリ２にライト転
送する。ここではフラッシュメモリ２は更に書き込み失
敗し、書き込み失敗終了をコントローラ４に通知する。
その後もコントローラ４は失敗に係る書き込み処理をフ
ラッシュメモリ２に要求する。この間に、ホスト装置３
は後続のライトデータをコントローラ４に予め転送して
おくことができる。最後にライトアクセス要求に応答す
る全ての処理を終えるとコントローラ４はホスト装置３
にライト転送終了通知を与える。
別のデータ転送処理フローが例示される。同図の処理フ
ローはフラッシュメモリ２に対する書き込みエラーがあ
る場合を想定する。ホスト装置３からライトアクセス要
求が発行されると、コントローラ４はホスト装置３にラ
イト転送準備可能を通知し、フラッシュメモリ２にライ
ト転送要求を出す。これを受けてホスト装置３はコント
ローラ４に書込みデータのライト転送を行い、コントロ
ーラ４はフラッシュメモリ２に書込みデータをライト転
送する。フラッシュメモリ２はライト動作を行ない、こ
こでは、書き込みエラーを生じ、コントローラ４に書き
込み失敗終了を通知する。これを受けてコントローラ４
は信号ＨＷＡＩＴをアサートしてライト転送一時中断要
求をホスト装置３に出す。その後、コントローラ４は、
信号ｂＨＷＡＩＴをネゲートしてホスト装置３にライト
転送再開を通知し、フラッシュメモリ２に代替ブロック
ライト転送要求を出す。そして、ホスト装置３が書込み
データをコントローラ４にライト転送し、コントローラ
４はそのライトデータをフラッシュメモリ２にライト転
送する。ここではフラッシュメモリ２は更に書き込み失
敗し、書き込み失敗終了をコントローラ４に通知する。
その後もコントローラ４は失敗に係る書き込み処理をフ
ラッシュメモリ２に要求する。この間に、ホスト装置３
は後続のライトデータをコントローラ４に予め転送して
おくことができる。最後にライトアクセス要求に応答す
る全ての処理を終えるとコントローラ４はホスト装置３
にライト転送終了通知を与える。
【００５１】図１６にはリードアクセス要求に応答する
データ転送処理フローが例示される。ホスト装置３から
リードアクセス要求が発行されると、コントローラ４は
ホスト装置３にリード転送準備可能を通知し、フラッシ
ュメモリ２にリード転送要求を出す。これを受けてフラ
ッシュメモリ２は読み出しデータをコントローラ４にリ
ード転送し、コントローラ４はそのリードデータをホス
ト装置３にリード転送する。ここでは、フラッシュメモ
リ２はコントローラ４に正常終了を返す。データバッフ
ァ２０に新たなブロックの読み出しデータを蓄積する余
裕がないような場合にコントローラ４は信号ＨＷＡＩＴ
をアサートしてリード転送一時中断要求をホスト装置３
に出す。コントローラ４は新たなブロックの読み出しデ
ータを蓄積可能になると、信号ＨＷＡＩＴをネゲートし
てリード転送再開をホスト装置３に要求し、フラッシュ
メモリ２にリード転送要求を出す。これにより、上記同
様に、フラッシュメモリ２は読み出しデータをコントロ
ーラ４にリード転送し、コントローラ４はそのリードデ
ータをホスト装置３にリード転送する。リードアクセス
要求に応答する全ての処理を終えるとコントローラ４は
ホスト装置３にリード転送終了通知を与える。
データ転送処理フローが例示される。ホスト装置３から
リードアクセス要求が発行されると、コントローラ４は
ホスト装置３にリード転送準備可能を通知し、フラッシ
ュメモリ２にリード転送要求を出す。これを受けてフラ
ッシュメモリ２は読み出しデータをコントローラ４にリ
ード転送し、コントローラ４はそのリードデータをホス
ト装置３にリード転送する。ここでは、フラッシュメモ
リ２はコントローラ４に正常終了を返す。データバッフ
ァ２０に新たなブロックの読み出しデータを蓄積する余
裕がないような場合にコントローラ４は信号ＨＷＡＩＴ
をアサートしてリード転送一時中断要求をホスト装置３
に出す。コントローラ４は新たなブロックの読み出しデ
ータを蓄積可能になると、信号ＨＷＡＩＴをネゲートし
てリード転送再開をホスト装置３に要求し、フラッシュ
メモリ２にリード転送要求を出す。これにより、上記同
様に、フラッシュメモリ２は読み出しデータをコントロ
ーラ４にリード転送し、コントローラ４はそのリードデ
ータをホスト装置３にリード転送する。リードアクセス
要求に応答する全ての処理を終えるとコントローラ４は
ホスト装置３にリード転送終了通知を与える。
【００５２】コントローラ４によるＳＤＲＡＭ５を用い
た上記バッファリング機能により、ホスト装置３による
複数の書込みデータの供給タイミングに多くの待ち時間
を必要とせず、また、ホスト装置３による複数の読み出
しデータの取得タイミングに多くの待ち時間を必要とし
ない。したがって、ホスト装置３とコントローラ４間の
データ転送に関するホスト装置３の待ち時間短縮、処理
負担低減、処理時間低減に寄与することができる。これ
は、フラッシュメモリカード１に対するアクセスを伴う
データ処理効率を向上させることができる。
た上記バッファリング機能により、ホスト装置３による
複数の書込みデータの供給タイミングに多くの待ち時間
を必要とせず、また、ホスト装置３による複数の読み出
しデータの取得タイミングに多くの待ち時間を必要とし
ない。したがって、ホスト装置３とコントローラ４間の
データ転送に関するホスト装置３の待ち時間短縮、処理
負担低減、処理時間低減に寄与することができる。これ
は、フラッシュメモリカード１に対するアクセスを伴う
データ処理効率を向上させることができる。
【００５３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５４】例えば、不揮発性メモリはフラッシュメモ
リに限定されず、高誘電体メモリ等その他の記憶形式を
採用する書換え可能な不揮発性メモリであってよい。ま
た、１個のメモリセルに対する情報記憶ビット数も１ビ
ットに限定されず、２ビット以上であってもよい。ま
た、メモリシステムはＰＣカードのようなフラッシュメ
モリカードに限定されず、データプロセッサを実装した
プロセッサボード上において構成することも可能であ
る。また、コントローラにおいてホストインタフェース
部分のデータバッファ、不揮発性メモリインタフェース
部分のデータバッファはデュアルポートに限定されず、
シングルポートのメモリ、若しくはレジスタ或はラッチ
回路であってもよい。要するに、バッファメモリに対す
る前記時分割によるデータ転送に並行してホストインタ
フェース又はフラッシュインタフェース部分でデータ入
出力が可能であればよい。
リに限定されず、高誘電体メモリ等その他の記憶形式を
採用する書換え可能な不揮発性メモリであってよい。ま
た、１個のメモリセルに対する情報記憶ビット数も１ビ
ットに限定されず、２ビット以上であってもよい。ま
た、メモリシステムはＰＣカードのようなフラッシュメ
モリカードに限定されず、データプロセッサを実装した
プロセッサボード上において構成することも可能であ
る。また、コントローラにおいてホストインタフェース
部分のデータバッファ、不揮発性メモリインタフェース
部分のデータバッファはデュアルポートに限定されず、
シングルポートのメモリ、若しくはレジスタ或はラッチ
回路であってもよい。要するに、バッファメモリに対す
る前記時分割によるデータ転送に並行してホストインタ
フェース又はフラッシュインタフェース部分でデータ入
出力が可能であればよい。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５６】すなわち、外部からのライトアクセス要求
に応答するときコントローラは、バッファメモリへの書
込みデータの蓄積とバッファメモリに蓄積した書込みデ
ータの出力とを時分割で行なうことができる。データバ
ッファをデュアルポート化すれば、その書き込みデータ
蓄積処理に並行して第２データ転送による不揮発性メモ
リへの書込みデータの転送を行なうことができ、また、
その書き込みデータ出力処理に並行して第１データ転送
による外部装置からの次の書き込みデータの入力を行な
うことができる。
に応答するときコントローラは、バッファメモリへの書
込みデータの蓄積とバッファメモリに蓄積した書込みデ
ータの出力とを時分割で行なうことができる。データバ
ッファをデュアルポート化すれば、その書き込みデータ
蓄積処理に並行して第２データ転送による不揮発性メモ
リへの書込みデータの転送を行なうことができ、また、
その書き込みデータ出力処理に並行して第１データ転送
による外部装置からの次の書き込みデータの入力を行な
うことができる。
【００５７】外部からのリードアクセス要求に応答する
ときコントローラは、バッファメモリへの読み出しデー
タの蓄積とバッファメモリに蓄積した読み出しデータの
出力とを時分割で行なう。データバッファのデュアルポ
ート化により、その読み出しデータ蓄積処理に並行して
第１データ転送による外部装置への読み出しデータの転
送を行なうことができ、また、その読み出しデータ出力
処理に並行して第２データ転送による不揮発性メモリか
らの次の読み出しデータの入力を行なうことができる。
ときコントローラは、バッファメモリへの読み出しデー
タの蓄積とバッファメモリに蓄積した読み出しデータの
出力とを時分割で行なう。データバッファのデュアルポ
ート化により、その読み出しデータ蓄積処理に並行して
第１データ転送による外部装置への読み出しデータの転
送を行なうことができ、また、その読み出しデータ出力
処理に並行して第２データ転送による不揮発性メモリか
らの次の読み出しデータの入力を行なうことができる。
【００５８】これにより、外部装置例えばホスト装置に
よる複数の書込みデータの供給タイミングに多くの待ち
時間を必要とさせず、また、ホスト装置による複数の読
み出しデータの取得タイミングに多くの待ち時間を必要
とさせない。したがって、ホスト装置とコントローラ間
のデータ転送に関するホスト装置の待ち時間短縮、処理
負担低減、処理時間低減に寄与することができる。メモ
リアクセスを伴うデータ処理効率を向上させることがで
きる。
よる複数の書込みデータの供給タイミングに多くの待ち
時間を必要とさせず、また、ホスト装置による複数の読
み出しデータの取得タイミングに多くの待ち時間を必要
とさせない。したがって、ホスト装置とコントローラ間
のデータ転送に関するホスト装置の待ち時間短縮、処理
負担低減、処理時間低減に寄与することができる。メモ
リアクセスを伴うデータ処理効率を向上させることがで
きる。
【図１】本発明に係るメモリシステムの一例であるフラ
ッシュメモリカードのブロック図である。
ッシュメモリカードのブロック図である。
【図２】ファイルメモリとして機能されるフラッシュメ
モリのローカルなメモリアドレスマッピング図である。
モリのローカルなメモリアドレスマッピング図である。
【図３】コントローラのホストインタフェース部分のア
ドレスマッピングを全体的に示す説明図である。
ドレスマッピングを全体的に示す説明図である。
【図４】ＳＤＲＡＭのＦＩＦＯ形式を例示する説明図で
ある。
ある。
【図５】転送調停部による制御動作を例示するフローチ
ャートである。
ャートである。
【図６】ライト転送要求時におけるＣＰＵの制御動作を
例示するフローチャートである。
例示するフローチャートである。
【図７】リードアクセス要求時におけるＣＰＵの制御動
作を例示するフローチャートである。
作を例示するフローチャートである。
【図８】ライトアクセス要求があったときのホスト装
置、ＳＤＲＡＭ及びフラッシュメモリのデータ転送動作
を相関的に示すタイミングチャートである。
置、ＳＤＲＡＭ及びフラッシュメモリのデータ転送動作
を相関的に示すタイミングチャートである。
【図９】リードアクセス要求があったときのホスト装
置、ＳＤＲＡＭ及びフラッシュメモリのデータ転送動作
を相関的に示すタイミングチャートである。
置、ＳＤＲＡＭ及びフラッシュメモリのデータ転送動作
を相関的に示すタイミングチャートである。
【図１０】ＳＤＲＡＭの書き込みサイクルＴｄｗの一例
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１１】ＳＤＲＡＭの読み出しサイクルＴｄｒの一例
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１２】フラッシュメモリに対する書き込みサイクル
Ｔｆｗの一例を示すタイミングチャートである。
Ｔｆｗの一例を示すタイミングチャートである。
【図１３】フラッシュメモリに対する読み出しサイクル
Ｔｆｒの一例を示すタイミングチャートである。
Ｔｆｒの一例を示すタイミングチャートである。
【図１４】ライトアクセス要求に応答するデータ転送処
理フローとしてフラッシュメモリに対する書き込みエラ
ーがない場合を示したフローチャートである。
理フローとしてフラッシュメモリに対する書き込みエラ
ーがない場合を示したフローチャートである。
【図１５】ライトアクセス要求に応答する別のデータ転
送処理フローとしてフラッシュメモリに対する書き込み
エラーがある場合を示したフローチャートである。
送処理フローとしてフラッシュメモリに対する書き込み
エラーがある場合を示したフローチャートである。
【図１６】リードアクセス要求に応答するデータ転送処
理フローを例示するフローチャートである。
理フローを例示するフローチャートである。
１ フラッシュメモリカード
２ フラッシュメモリ
３ ホスト装置
４ コントローラ
５ バッファメモリ（ＳＤＲＡＭ）
１１ ホストデータ転送制御部
１２ フラッシュデータ転送制御部
１３ 転送調停部
１４ ＣＰＵ
１５ 制御レジスタ（コマンドレジスタ、アドレスレジ
スタ、ステータスレジスタ） ２０ データバッファ ２１ 転送要求回路 ２２ データバッファ ２３ 転送要求回路 ３１ ホスト転送アドレスカウンタ ３２ フラッシュ転送アドレスカウンタ ３３ 転送許可回路
スタ、ステータスレジスタ） ２０ データバッファ ２１ 転送要求回路 ２２ データバッファ ２３ 転送要求回路 ３１ ホスト転送アドレスカウンタ ３２ フラッシュ転送アドレスカウンタ ３３ 転送許可回路
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フロントページの続き
(72)発明者 塩田 茂雅
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 後藤 啓之
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 澁谷 洋文
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 原 郁夫
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 中村 靖宏
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B060 AB20 AC07 CB01 CB06
5B065 BA09 CE01 CE11
5B077 AA18 AA24 BA02 DD03
Claims (12)
- 【請求項１】 書き換え可能な不揮発性メモリと、バッ
ファメモリと、コントローラとを有し、 前記コントローラは、外部装置からのアクセス要求に応
答して、前記コントローラと前記外部装置との間の第１
データ転送、前記コントローラと前記不揮発性メモリと
の間の第２データ転送、及び前記コントローラと前記バ
ッファメモリとの間の第３データ転送を制御し、前記第
３データ転送における前記コントローラから前記バッフ
ァメモリへの転送と前記バッファメモリから前記コント
ローラへの転送とを時分割で制御し、この時分割による
転送に並行して前記第１データ転送又は前記第２データ
転送を可能にすることを特徴とするメモリシステム。 - 【請求項２】 前記第３データ転送の動作速度は、前記
第１データ転送のデータ転送速度に対して大凡２倍より
も速いことを特徴とする請求項１記載のメモリシステ
ム。 - 【請求項３】 バッファメモリはシングルポートのクロ
ック同期型の揮発性メモリであり、ＦＩＦＯ動作される
ことを特徴とする請求項１又は２記載のメモリシステム - 【請求項４】 前記コントローラは、前記外部装置とバ
ッファメモリとの間に配置されるデュアルポートのデー
タバッファと、前記バッファメモリと前記不揮発性メモ
リとの間に配置されるデュアルポートのデータバッファ
とを有して成るものであることを特徴とする請求項３記
載のメモリシステム。 - 【請求項５】 不揮発性メモリはフラッシュメモリであ
ることを特徴とする請求項４記載のメモリシステム。 - 【請求項６】 書き換え可能な不揮発性メモリと、バッ
ファメモリと、コントローラとを有し、 前記コントローラは、外部装置に接続される第１データ
転送制御部と、前記不揮発性メモリに接続される第２デ
ータ転送制御部と、前記バッファメモリに接続され前記
第１データ転送制御部からの転送要求及び第２データ転
送制御部からの転送要求に応答してバッファメモリとの
間のデータ転送を制御する転送調停部とを有し、 前記第１データ転送制御部は、データバッファを介して
外部装置と転送調停部に接続され、転送調停部に転送要
求を出力し、 前記第２データ転送制御部は、データバッファを介して
不揮発性メモリと転送調停部に接続され、転送調停部に
転送要求を出力し、 転送調停部は、第１データ転送制御部からの転送要求と
第２データ転送制御部からの転送要求に対し、前記バッ
ファメモリに対する書き込み方向の転送と前記バッファ
メモリに対する読み出し方向の転送とを時分割で制御す
ることを特徴とするメモリシステム。 - 【請求項７】 前記データバッファはデュアルポートを
持つことを特徴とする請求項６記載のメモリシステム。 - 【請求項８】 外部からのライトアクセス要求に応答す
るとき、前記第１データ転送制御部は外部装置からデー
タバッファに所定量のデータが蓄積されたとき転送調停
部にバッファメモリに対する書き込みのための転送要求
を出力し、前記第２データ転送制御部はデータバッファ
に所定量のデータがないとき転送調停部にバッファメモ
リからデータバッファに対する読み出しのための転送要
求を出力することを特徴とする請求項６記載のメモリシ
ステム。 - 【請求項９】 外部からのリードアクセス要求に応答す
るとき、前記第２データ転送制御部はバッファメモリか
らデータバッファに所定量のデータが蓄積されたとき転
送調停部にバッファメモリに対する書き込みのための転
送要求を出力し、前記第１データ転送制御部はデータバ
ッファに所定量のデータがないとき転送調停部にバッフ
ァメモリに対する読み出しのための転送要求を出力する
ことを特徴とする請求項６記載のメモリシステム。 - 【請求項１０】 前記調停部によるバッファメモリとの
間のデータ転送の動作速度は、前記第１転送制御部によ
る外部との間のデータ転送の動作速度に対して大凡２倍
よりも速いことを特徴とする請求項６記載のメモリシス
テム。 - 【請求項１１】 バッファメモリはシングルポートのク
ロック同期型のＤＲＡＭであり、ＦＩＦＯ動作されるこ
とを特徴とする請求項８又は９記載のメモリシステム - 【請求項１２】 不揮発性メモリはフラッシュメモリで
あることを特徴とする請求項１０記載のメモリシステ
ム。
Priority Applications (10)
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|---|---|---|---|
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| US10/341,367 US6744692B2 (en) | 2002-02-07 | 2003-01-14 | Memory system's improvement in efficiency of data process between host, buffer memory and nonvolatile memory |
| TW092100698A TW200302965A (en) | 2002-02-07 | 2003-01-14 | Memory system |
| KR1020030004693A KR101021840B1 (ko) | 2002-02-07 | 2003-01-24 | 메모리 시스템 |
| US10/404,547 US6882568B2 (en) | 2002-02-07 | 2003-04-02 | Memory system with improved efficiency of data transfer between host, buffer and nonvolatile memory |
| US11/082,859 US7206233B2 (en) | 2002-02-07 | 2005-03-18 | Memory system with parallel data transfer between host, buffer and flash memory |
| US11/785,177 US7450457B2 (en) | 2002-02-07 | 2007-04-16 | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
| US12/251,444 US8036040B2 (en) | 2002-02-07 | 2008-10-14 | Memory system with improved efficiency of data transfer between host, buffer, and nonvolatile memory |
| US13/270,224 US20120176842A1 (en) | 2002-02-07 | 2011-10-10 | Memory System |
| US14/243,330 US9904619B2 (en) | 2002-02-07 | 2014-04-02 | Memory system with improved efficiency of data transfer between host, buffer, and nonvolatile memory |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002030191A JP4082913B2 (ja) | 2002-02-07 | 2002-02-07 | メモリシステム |
Related Child Applications (1)
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|---|---|---|---|
| JP2007159653A Division JP4598025B2 (ja) | 2007-06-18 | 2007-06-18 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003233529A true JP2003233529A (ja) | 2003-08-22 |
| JP4082913B2 JP4082913B2 (ja) | 2008-04-30 |
Family
ID=27654730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002030191A Expired - Fee Related JP4082913B2 (ja) | 2002-02-07 | 2002-02-07 | メモリシステム |
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|---|---|
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| JP (1) | JP4082913B2 (ja) |
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| TW (1) | TW200302965A (ja) |
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