CN103092743A - 片外存储器带宽检测方法及装置 - Google Patents
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Abstract
本发明提供了一种片外存储器带宽检测方法及装置，通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，获取片外存储器访问的实时带宽。已知，处理器内核通过系统总线与存储控制器信号连接，接着通过所述存储控制器对片外存储器发起访问，即对片外存储器发起的访问都将经过存储控制器，从而通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，便可获取片外存储器访问的实时带宽。此外，由于处理器内核与存储控制器之间具有系统总线，因此可通过该系统总线方便地获取各检测数据，从而可十分方便地获取片外存储器访问的实时带宽。
Description
技术领域
本发明涉及移动通信技术领域，特别涉及一种片外存储器带宽检测方法及装置。
背景技术
在移动终端中出现了将多个处理器内核集成到单个的集成电路芯片上的片上系统(System On Chip，SOC)。数目更多的处理器内核可以允许集成电路芯片的更多的处理能力，例如，可以在完成无线通信数据处理的同时实现丰富的多媒体应用，这些高性能的多核处理器对片外存储器提出了更高的访问带宽的要求。
由此，对于片外存储器的带宽信息的获取显得非常重要，特别地，获取片外存储器访问的实时带宽可有助于对多核处理器的控制，提高片上系统的运行效率等。
请参考图1，其为现有的处理器内核访问片外存储器的结构示意图。如图1所示，片上系统中的第一中央处理单元(CPU)、第二中央处理单元、第三中央处理单元、直接存储存取(DMA)等处理器内核通过系统总线(System Bus)与存储控制器(MEMCTL)信号连接，而通过所述存储控制器对片外存储器发起访问。
现有技术中，通过逻辑分析仪等测试设备测试存储器接口的读写信号的时序来获取片外存储器访问的实时带宽。请参考图2，其为现有技术中利用逻辑分析仪获取片外存储器访问的实时带宽需测试的读写信号的时序示意图。如图2所示，例如，对于片外存储器中的DDR SDRAM(Double Data Rate SynchronousDynamic Random Access Memory，双倍速率同步动态随机存储器)而言，需要在给定的时钟信号(CLK)内测试该DDR SDRAM的片选信号(CS)、行选信号(RAS)、列选信号(CAS)、写信号(WR)、地址信号(ADDRESS)及数据信号(DATA)的时序。具体的，设时钟周期为TCLK，数据总线的宽度为WDATA，在N个时钟周期里，SOC芯片对片外存储器发起了M次写操作，则在这个过程中存储器的访问带宽为：M×WDATA/(N×TCLK)，即获取了DDR SDRAM的访问的实时带宽。
但是，通过上述方法获取片外存储器访问的实时带宽需要配备额外的设备，从而给访问的实时带宽的获取带来了不便。此外，目前移动终端越来越多地使用DDR2、DDR3器件，这些器件对时序的要求非常严格，从而更多地采用POP(PIN ON PIN)封装，因此想捕获片外存储器接口的信号非常困难，从而使得通过逻辑分析仪等测试设备测试片外存储器接口的读写信号的时序来获取片外存储器访问的实时带宽变得非常困难。
发明内容
本发明的目的在于提供一种片外存储器带宽检测方法及装置，以解决现有技术中获取片外存储器访问的实时带宽非常困难的问题。
为解决上述技术问题，本发明提供一种片外存储器带宽检测方法，包括：获取处理器内核对存储控制器的访问次数、操作时间及数据带宽；根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
可选的，在所述的片外存储器带宽检测方法中，确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽。
可选的，在所述的片外存储器带宽检测方法中，利用寄存器对处理器内核访问存储控制器计数，从而获取访问次数。
可选的，在所述的片外存储器带宽检测方法中，利用定时器对处理器内核访问存储控制器计时，从而获取操作时间。
可选的，在所述的片外存储器带宽检测方法中，同时获取处理器内核对存储控制器的访问次数及操作时间。
本发明还提供一种片外存储器带宽检测装置，包括：总线检测寄存模块，所述总线检测寄存模块与系统总线信号连接，用以获取处理器内核对存储控制器的访问次数、操作时间及数据带宽，并根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
可选的，在所述的片外存储器带宽检测装置中，所述总线检测寄存模块包括：选择模块，用以确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽；寄存器，用以对处理器内核访问存储控制器计数，从而获取访问次数；定时器，用以对处理器内核访问存储控制器计时，从而获取操作时间；计算模块，用以根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
可选的，在所述的片外存储器带宽检测装置中，还包括使能总线，所述使能总线与所述寄存器、定时器连接，用以控制所述寄存器及定时器的开启与关闭。
可选的，在所述的片外存储器带宽检测装置中，所述使能总线控制所述寄存器及定时器同时开启与关闭。
可选的，在所述的片外存储器带宽检测装置中，所述总线检测寄存模块集成在片上系统上。
在本发明提供的片外存储器带宽检测方法及装置中，通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，获取片外存储器访问的实时带宽。已知，处理器内核通过系统总线与存储控制器信号连接，接着通过所述存储控制器对片外存储器发起访问，即对片外存储器发起的访问都将经过存储控制器，从而通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，便可获取片外存储器访问的实时带宽。此外，由于处理器内核与存储控制器之间具有系统总线，因此可通过该系统总线方便地获取各检测数据，从而可十分方便地获取片外存储器访问的实时带宽。
附图说明
图1是现有的处理器内核访问片外存储器的结构示意图；
图2是现有技术中利用逻辑分析仪获取片外存储器访问的实时带宽需测试的读写信号的时序示意图；
图3是本发明实施例的片外存储器带宽检测方法的流程示意图；
图4a～4b是本发明实施例的片外存储器带宽检测装置的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提供的片外存储器带宽检测方法及装置作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种片外存储器带宽检测方法及装置，通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，获取片外存储器访问的实时带宽。已知，处理器内核通过系统总线与存储控制器信号连接，接着通过所述存储控制器对片外存储器发起访问，即对片外存储器发起的访问都将经过存储控制器，从而通过处理器内核对存储控制器的访问次数、操作时间及数据带宽的检测，便可获取片外存储器访问的实时带宽。此外，由于处理器内核与存储控制器之间具有系统总线，因此可通过该系统总线方便地获取各检测数据，从而可十分方便地获取片外存储器访问的实时带宽。
请参考图3，其为本发明实施例的片外存储器带宽检测方法的流程示意图。如图3所示，片外存储器带宽检测方法包括如下步骤：
首先，执行步骤S10：开始测试；
接着，执行步骤S21：获取对存储控制器的数据带宽；
步骤S22：获取对存储控制器的访问次数；
步骤S23：获取对存储控制器的操作时间；
其中，步骤S21、步骤S22及步骤S23可同时进行，通过该三个步骤获取处理器内核对存储控制器的访问次数、操作时间及数据带宽。
然后，执行步骤S30：计算片外存储器访问的实时带宽，在此利用步骤S21、步骤S22及步骤S23获取的处理器内核对存储控制器的访问次数、操作时间及数据带宽，根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，计算得到片外存储器访问的实时带宽。
最后，执行步骤S40：结束测试。
本发明还提供一种片外存储器带宽检测装置，请参考图4a～4b，其为本发明实施例的片外存储器带宽检测装置的结构示意图。
如图4a所示，片外存储器带宽检测装置包括：
总线检测寄存模块10，所述总线检测寄存模块10与系统总线40信号连接，用以获取处理器内核对存储控制器20的访问次数、操作时间及数据带宽，并根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器30访问的实时带宽。
在本实施例中，所述处理器内核包括：第一中央处理单元50、第二中央处理单元60、直接存储存取70、第三中央处理单元80，即所述处理器内核包括多个具体处理器内核。
已知，处理器内核通过系统总线40与存储控制器20信号连接，接着通过所述存储控制器20对片外存储器30发起访问，即对片外存储器30发起的访问都将经过存储控制器20，从而通过处理器内核对存储控制器20的访问次数、操作时间及数据带宽的检测，便可获取片外存储器30访问的实时带宽。此外，由于处理器内核与存储控制器20之间具有系统总线40，因此可通过该系统总线40方便地获取各检测数据，从而可十分方便地获取片外存储器30访问的实时带宽。
具体的，请参考图4b，所述总线检测寄存模块10包括：
选择模块100，用以确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽；
寄存器200，用以对处理器内核访问存储控制器计数，从而获取访问次数；
定时器300，用以对处理器内核访问存储控制器计时，从而获取操作时间；
计算模块400，用以根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
进一步的，还包括使能总线500，所述使能总线500与所述寄存器200、定时器300连接，用以控制所述寄存器200及定时器300的开启与关闭。
具体的，可通过如下方法，利用片外存储器带宽检测装置进行片外存储器带宽检测：
当执行开始测试后，选择模块100确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽，即确定对片外存储器进行访问的是第一中央处理单元、第二中央处理单元、直接存储存取还是第三中央处理单元，获取该具体处理器内核既定的数据带宽；
使能总线500开启寄存器200及定时器300，所述寄存器200对处理器内核访问存储控制器计数，获取访问次数；所述定时器300对处理器内核访问存储控制器计时，获取操作时间；
将所述选择模块100、寄存器200及定时器300获取的数据带宽、访问次数及操作时间发送至计算模块400，所述计算模块400利用处理器内核对存储控制器的访问次数、操作时间及数据带宽，根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，计算得到片外存储器访问的实时带宽。
进一步的，所述总线检测寄存模块10可集成在片上系统上，即在本实施例中，所述总线检测寄存模块10与所述第一中央处理单元50、第二中央处理单元60、直接存储存取70、第三中央处理单元80、系统总线40、存储控制器20共同集成在一块芯片上，从而可便于片外存储器带宽检测装置的携带，便于对片外存储器访问的实时带宽的检测。
更进一步的，可利用片上系统的其他定时器对处理器内核访问存储控制器计时，获取操作时间，从而可节省器件，提高对片上系统的利用率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种片外存储器带宽检测方法，其特征在于，包括：
获取处理器内核对存储控制器的访问次数、操作时间及数据带宽；
根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
2.如权利要求1所述的片外存储器带宽检测方法，其特征在于，确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽。
3.如权利要求1所述的片外存储器带宽检测方法，其特征在于，利用寄存器对处理器内核访问存储控制器计数，从而获取访问次数。
4.如权利要求1所述的片外存储器带宽检测方法，其特征在于，利用定时器对处理器内核访问存储控制器计时，从而获取操作时间。
5.如权利要求1至4中的任一项所述的片外存储器带宽检测方法，其特征在于，同时获取处理器内核对存储控制器的访问次数及操作时间。
6.一种片外存储器带宽检测装置，其特征在于，包括：总线检测寄存模块，所述总线检测寄存模块与系统总线信号连接，用以获取处理器内核对存储控制器的访问次数、操作时间及数据带宽，并根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
7.如权利要求6所述的片外存储器带宽检测装置，其特征在于，所述总线检测寄存模块包括：
选择模块，用以确定对存储控制器访问的具体处理器内核，根据具体处理器内核获取数据带宽；
寄存器，用以对处理器内核访问存储控制器计数，从而获取访问次数；
定时器，用以对处理器内核访问存储控制器计时，从而获取操作时间；
计算模块，用以根据公式：访问的实时带宽＝访问次数*数据带宽/操作时间，获取片外存储器访问的实时带宽。
8.如权利要求7所述的片外存储器带宽检测装置，其特征在于，还包括使能总线，所述使能总线与所述寄存器、定时器连接，用以控制所述寄存器及定时器的开启与关闭。
9.如权利要求8所述的片外存储器带宽检测装置，其特征在于，所述使能总线控制所述寄存器及定时器同时开启与关闭。
10.如权利要求6至9中的任一项所述的片外存储器带宽检测装置，其特征在于，所述总线检测寄存模块集成在片上系统上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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ID=48205344
Family Applications (1)
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| CN (1) | CN103092743A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1537280A (zh) * | 2000-09-22 | 2004-10-13 | ض� | 诸如在实时系统中节流rdram访问的存储器访问的自适应节流 |
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2011
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