CN105070317B - 高速读取存储器的方法 - Google Patents
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Abstract
本发明提供了一种高速读取存储器的方法，该方法将原始的占空比为50%的读信号转变为周期相同且上升沿一致的小脉冲信号，再将所述小脉冲信号反向形成新的读信号，所述新的读信号和读取使能信号进行“与”运算输出的信号作为进入存储器的读脉冲；所述读取使能信号是一个持续高电平信号，在读取结束时刻变为低电平，用于关闭读取线路。本发明的优点是：通过改变读信号，将一个周期内绝大部分时间都变为高电平，极大的增加了进行读操作的时间，提高了读取存储器的速度。
Description
技术领域
本发明涉及一种高速读取存储器的方法，尤其是高速读取MTP、OTP、embeddedEEPROM或embedded flash的方法。
背景技术
现在的很多芯片，特别是SoC芯片里需要的时钟速度很高。对于触摸屏芯片，速度的要求更高，因为要进行一些计算，然后快速的把计算结果传给相应的芯片做出相应的动作。如果太慢的话，当人在进行触摸操作时，就会影响体验。在高速处理的时候，读取MTP、OTP、embedded EEPROM或embedded flash时读取数据的速度要求比较高。
图1所示为OTP或MTP存储模块的结构示意图，包括存储器阵列、数据选择器（MUX）、信号读出放大器（SA ，Sensing Amplifier）和控制器，存储器阵列的输出依次连接数据选择器和信号读出放大器，控制器分别与存储器阵列、数据选择器、信号读出放大器相连。
MTP 、OTP 、embedded EEPROM或embedded flash读取信号（Read）的线路，是用信号读出放大器SA把存储单元小的信号转换成大的信号，一般是用电流的读出，如图2所示。通常这种读取方法，是图3的Read信号为高电平的时候，做读取时间（sensing time），当Read信号为低电平的时候，就把读取信号这边的线路关掉了，位线（bit line），字线（wordline）做一些存储单元预充电（pre-charge）的动作，为下一次读或下一个动作做好前续的动作。也可以说是变成了等待状态。由于Read信号为低电平的时候不进行读操作，因此一半的时间被浪费。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种能够高速读取存储器的方法，改变控制存储器读操作的Read信号。
按照本发明提供的技术方案，所述高速读取存储器的方法是：将原始的占空比为50%的读信号转变为周期相同且上升沿一致的小脉冲信号，再将所述小脉冲信号反向形成新的读信号，所述新的读信号和读取使能信号进行“与”运算输出的信号作为进入存储器的读脉冲；所述读取使能信号是一个持续高电平信号，在读取结束时刻变为低电平，用于关闭读取线路。
进一步的，所述小脉冲信号的脉冲宽度为1～5纳秒。
所述将读信号转变为小脉冲信号的方法是：将所述读信号经过延时模块延时1～5纳秒，再经过非门反向，所得信号与所述读信号进行“与”运算，即输出脉冲宽度为1～5纳秒的小脉冲信号。其中所述延时模块包括偶数个非门的串联，起到对输入信号的延时作用。
本发明的优点是：通过改变读信号，将一个周期内绝大部分时间都变为高电平，极大的增加了进行读操作的时间，提高了读取存储器的速度。
附图说明
图1是OTP或MTP存储模块的结构示意图。
图2是信号读出放大器SA的读取原理图。
图3是常规的Read信号图。
图4是Read信号的转变过程示意图。
图5是从Read信号产生Read_new信号的线路逻辑图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明。
如图4所示，初始读取信号Read一般是CPU给的，是占空比（duty cycle）为50%的信号。从这个信号产生一个同周期且上升沿一致的小脉冲信号Read_small pulse，一个脉冲大约在1～5纳秒。实际进入存储器控制读操作的新读取信号Read_new由小脉冲信号Read_small pulse反向得到。这样就产生了一种周期内大部分时间都是高电平的信号去触发MTP、OTP 、embedded EEPROM或embedded flash 的读取线路和信号读出放大器SA的线路。
因为Read_new 在最后一个周期结束时，还是在高电平，这需要一个外部信号将其关掉。否则，会一直在读，产生功耗。因此还需要一个读取使能信号Readen，在最后一个读周期的时候将Read_new关掉。读取使能信号Readen是一个持续高电平信号，在读取结束时刻变为低电平，关闭读取线路。
如图5是从 Read信号产生Read_new信号的线路逻辑图。Read信号首先经过延时模块delay延时几个纳秒，延时信号的非和Read信号经过与非门NAND gate和非门NOT gate输出图4的小脉冲信号Read_small pulse，小脉冲信号Read_small pulse再经过非门反向成为Read_new，读取使能信号Readen和Read_new经过与非门和非门输出的信号作为进入存储器的读脉冲。其中所述延时模块delay可以用偶数个非门串联得到，将输入信号延时1～5纳秒输出。
Claims (3)
1.高速读取存储器的方法，其特征是：将原始的占空比为50%的读信号转变为周期相同且上升沿一致的小脉冲信号，再将所述小脉冲信号反向形成新的读信号，所述新的读信号和读取使能信号进行“与”运算输出的信号作为进入存储器的读脉冲；所述读取使能信号是一个持续高电平信号，在读取结束时刻变为低电平，用于关闭读取线路；
其中，所述将读信号转变为小脉冲信号的方法是：将所述读信号经过延时模块延时1～5纳秒，再经过非门反向，所得信号与所述读信号进行“与”运算，即输出脉冲宽度为1～5纳秒的小脉冲信号。
2.如权利要求1所述高速读取存储器的方法，其特征是：所述小脉冲信号的脉冲宽度为1～5纳秒。
3.如权利要求1所述高速读取存储器的方法，其特征是：所述延时模块包括偶数个非门的串联。
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| CN105070317A CN105070317A (zh) | 2015-11-18 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6031769A (en) * | 1997-10-24 | 2000-02-29 | Lg Semicon Co., Ltd. | Data reading circuit for semiconductor memory device |
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2015
- 2015-09-09 CN CN201510567648.1A patent/CN105070317B/zh active Active
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| CN105070317A (zh) | 2015-11-18 |
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