KR20150014611A - 데이터 출력회로 - Google Patents

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KR20150014611A
KR20150014611A KR1020130089980A KR20130089980A KR20150014611A KR 20150014611 A KR20150014611 A KR 20150014611A KR 1020130089980 A KR1020130089980 A KR 1020130089980A KR 20130089980 A KR20130089980 A KR 20130089980A KR 20150014611 A KR20150014611 A KR 20150014611A
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Abstract

데이터 출력회로는 리드커맨드에 응답하여 입력펄스신호 및 펄스폭이 기 설정된 구간만큼 조절되는 펄스를 포함하는 래치제어신호를 생성하는 래치제어신호생성부 및 상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간동안 입출력라인에 실린 데이터를 래치하여 래치데이터를 생성하고, 상기 리드커맨드로부터 생성되는 출력제어신호에 따라 상기 래치데이터를 버퍼링하여 출력데이터로 출력하는 데이터출력부를 포함한다.

Description

데이터 출력회로{DATA OUTPUT CIRCUIT}
본 발명은 파이프래치를 포함하는 데이터 출력회로에 관한 것이다.
최근 반도체 장치는 기술 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 기존의 반도체 장치는 다수의 데이터를 외부클럭(CLK)의 라이징에지(Risig edge)에 동기하여 출력한다. 또한, 기술 발달에 따른 고속동작을 위해 제안된 반도체 장치는 다수의 데이터를 외부클럭(CLK)의 라이징에지(Risig edge)뿐 아니라 폴링에지(Falling edge)에 동기하여 출력한다.
한편, 반도체 창치는 데이터를 효율적으로 처리하기 위해 외부클럭(CLK)에 동기되어 연속적으로 다수의 데이터를 출력하는 파이프래치(Pipe Latch) 회로를 사용한다. 파이프래치(Pipe Latch) 회로는 반도체 장치의 메모리셀에 저장된 다수의 데이터를 래치하고 어드레스에 따라 순서대로 데이터를 입력받아 출력하는 동작을 수행한다. 여기서, 다수의 데이터를 래치하는 동작을 프리패치(pre_fetch)동작이라고 한다. 예를 들어 2 프리패치(pre_fetch)동작은 한번의 리드커맨드에 따라 2 개의 데이터를 래치하는 동작을 말하며, 4 프리패치(pre_fetch)동작은 한번의 리드커맨드에 따라 4 개의 데이터를 래치하는 동작을 말한다.
이와 같이 반도체 장치는 파이프래치를 사용하여 다수의 데이터를 효율적으로 처리하는 것이 가능하다.
본 발명은 안정적으로 데이터를 출력할 수 있는 데이터 출력회로를 제공한다.
이를 위해 본 발명은 리드커맨드에 응답하여 입력펄스신호 및 펄스폭이 기 설정된 구간만큼 조절되는 펄스를 포함하는 래치제어신호를 생성하는 래치제어신호생성부 및 상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간동안 입출력라인에 실린 데이터를 래치하여 래치데이터를 생성하고, 상기 리드커맨드로부터 생성되는 출력제어신호에 따라 상기 래치데이터를 버퍼링하여 출력데이터로 출력하는 데이터출력부를 포함하는 데이터 출력회로를 제공한다.
또한, 본 발명은 리드커맨드의 제1 펄스에 응답하여 제1 입력펄스 및 상기 리드커맨드의 제1 펄스의 입력시점부터 상기 리드커맨드의 제3 펄스의 입력시점까지 인에이블되는 제1 래치제어신호를 생성하고, 상기 리드커맨드의 제2 펄스에 응답하여 제2 입력펄스 및 상기 리드커맨드의 제2 펄스의 입력시점부터 상기 리드커맨드의 제4 펄스의 입력시점까지 인에이블되는 제2 래치제어신호를 생성하는 래치제어신호생성부 및 상기 제1 입력펄스신호에 응답하여 상기 제1 래치제어신호의 펄스폭 구간동안 제1 및 제2 입출력라인에 실린 제1 및 제2 데이터를 래치하여 제1 및 제2 래치데이터를 생성하고, 상기 제2 입력펄스신호에 응답하여 상기 제2 래치제어신호의 펄스폭 구간동안 제3 및 제4 입출력라인에 실린 제3 및 제4 데이터를 래치하여 제3 및 제4 래치데이터를 생성하는 래치부를 포함하는 데이터 출력회로를 제공한다.
또한, 본 발명은 리드커맨드에 응답하여 입력펄스신호와 출력펄스신호 및 펄스폭이 기 설정된 구간만큼 조절되는 펄스를 포함하는 래치제어신호를 생성하는 래치제어신호생성부와 상기 출력펄스신호가 입력되는 경우 순차적으로 인에이블되는 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성부 및 상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간도안 제1 및 제2 입출력라인에 실린 제1 및 제2 데이터를 래치하여 제1 및 제2 래치데이터를 생성하고, 상기 제1 및 제2 출력제어신호에 따라 상기 제1 및 제2 래치데이터를 버퍼링하여 순차적으로 제1 및 제2 출력데이터를 출력하는 데이터출력부를 포함하는 데이터 출력회로를 제공한다.
본 발명에 의하면 데이터를 래치하기위한 제어신호의 펄스폭을 조절하여 래치된 데이터와 출력제어신호간의 마진을 확보함으로써 안정적인 출력데이터를 출력할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 래치제어신호생성부에 포함된 펄스폭조절부의 회로도이다.
도 3 은 도 1에 도시된 출력제어신호생성부에 포함된 선택신호생성부의 구성을 도시한 회로도이다.
도 4 는 도 1에 도시된 데이터출력부에 포함된 래치부의 구성을 도시한 도면이다.
도 5 는 도 1에 도시된 데이터출력부에 포함된 버퍼부의 구성을 도시한 도면이다.
도 6 은 본 발명의 일 실시예에 따른 데이터 출력회로의 동작을 설명하기위한 타이밍도이다.
도 7 은 본 발명의 또 다든 실시예에 따른 래치부의 구성을 도시한 도면이다.
도 8 은 본 발명의 또 다른 실시예에 따른 데이터 출력회로의 동작을 설명하기위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 데이터 출력회로는 래치제어신호생성부(10), 출력제어신호생성부(20) 및 데이터출력부(30)로 구성된다.
래치제어신호생성부(10)는 리드커맨드(RD)의 펄스가 입력되는 경우 순차적으로 생성되는 제1 내지 제4 입력펄스신호(PIN<1:4>)와 제1 내지 제4 출력펄스신호(POUT<1:4>)를 생성하는 펄스생성부(11) 및 제1 내지 제4 출력펄스신호(POUT<1:4>)의 펄스폭을 기 설정된 구간만큼 조절하여 제1 내지 제4 래치제어신호(LCON<1:4>)를 생성하는 펄스폭조절부(12)로 구성된다. 즉, 래치제어신호생성부(10)는 리드커맨드(RD)의 펄스가 입력되는 경우 순차적으로 생성되는 제1 내지 제4 입력펄스신호(PPIN<1:4>)와 펄스폭이 기 설정된 구간만큼 조절되는 제1 내지 제4 래치제어신호(LCON<1:4>)를 생성한다.
출력제어신호생성부(20)는 제1 및 제3 출력펄스신호(POUT<1>,POUT<3>)가 생성되는 경우 인에이블되는 제1 선택신호(SEL<1>)와 제2 및 제 4 출력펄스신호(POUT<2>,POUT<4>)가 생성되는 경우 인에이블되는 제2 선택신호(SEL<2>)를 생성하는 선택신호생성부(21) 및 제1 선택신호(SEL<1>) 또는 제2 선택신호(SEL<2>)가 생성되는 경우 순차적으로 생성되는 제1 및 제2 출력제어신호(SOSE<1:2>)를 생성하는 출력제어신호출력부(22)로 구성된다. 즉, 출력제어신호생성부(20)는 제1 내지 제4 출력펄스신호(POUT<1:4>)중 어느하나가 입력되는 경우 순차적으로 인에이블되는 제1 및 제2 출력제어신호(SOSE<1:2>)를 생성한다.
데이터출력부(30)는 제1 내지 제4 입력펄스신호(PIN<1:4>)에 따라 제1 내지 제8 입출력라인(GIO<1:8>)에 실린 데이터를 입력받고, 제1 내지 제4 래치제어신호(LCON<1:4>)의 펄스폭 구간동안 제1 내지 제8 입출력라인(GIO<1:8>)에 실린 데이터를 병렬로 래치하여 제1 내지 제8 래치데이터(LD<1:8>)를 생성하는 래치부(31) 및 제1 및 제2 출력제어신호(SOSE<1:2>)를 입력받아 병렬로 래치된 제1 내지 제8 래치데이터(LD<1:8>)를 버퍼링하여 제1 내지 제8 출력데이터(DOUT<1:8>)를 직렬로 출력하는 버퍼부(32)로 구성된다. 즉, 데이터출력부(30)는 제1 내지 제4 입력펄스신호(PIN<1:4>)에 따라 제1 내지 제8 입출력라인(GIO<1:8>)에 실린 데이터를 입력받고, 제1 내지 제4 래치제어신호(LCON<1:4>)의 펄스폭 구간동안 제1 내지 제8 입출력라인(GIO<1:8>)에 실린 데이터를 병렬로 래치하여 제1 내지 제8 래치데이터(LD<1:8>)를 생성하며, 제1 및 제2 출력제어신호(SOSE<1:2>)를 입력받아 병렬로 래치된 제1 내지 제8 래치데이터(LD<1:8>)를 버퍼링하여 제1 내지 제8 출력데이터(DOUT<1:8>)를 직렬로 출력한다.
좀더 구체적으로 펄스폭조절부(12)의 구성을 도 2를 참고하여 살펴보면 다음과 같다.
도 2를 참고하면, 펄스폭조절부(12)는 제1 내지 제4 펄스폭조절부(121~124)를 포함한다. 제1 펄스폭조절부(121)는 제1 출력펄스신호(POUT<1>)를 외부클럭(CLK)의 반 주기만큼 지연하여 노드(nd11)로 출력하는 제1 지연부(1211), 노드(nd11)의 신호를 외부클럭(CLK)의 반 주기만큼 지연하여 노드(nd12)로 출력하는 제2 지연부(1212) 및 제1 출력펄스신호(POUT<1>)와 노드(nd12)의 신호를 부정논리합 연산을 수행하여 제1 래치제어신호(LCON<1>)를 생성하는 논리부(1213)로 구성된다. 즉, 제1 펄스폭조절부(121)는 외부클럭(CLK)의 라이징에지에 동기되는 제1 출력펄스신호(POUT<1>)가 인에이블되는 시점에 인에이블되고, 제1 출력펄스신호(POUT<1>)가 디스에이블되는 시점부터 외부클럭(CLK)의 한 주기 이후 디스에이블되는 제1 래치제어신호(LCON<1>)를 생성한다. 여기서, 제2 내지 제4 펄스폭조절부(122~124)는 제1 펄스폭조절부(121)와 입출력신호만 차이가 있을 뿐 제1 펄스폭조절부(121)의 구성을 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다. 또한, 외부클럭(CLK)는 외부에서 입력되는 신호이고, 반전외부클럭(CLKB)는 외부클럭(CLK)이 반전되는 신호이다.
좀더 구체적으로 선택신호생성부(21)의 구성을 도 3을 참고하여 살펴보면 다음과 같다.
도 3을 참고하면, 선택신호생성부(21)는 제1 선택신호생성부(211) 및 제2 선택신호생성부(212)를 포함한다.
제1 선택신호생성부(211)는 제1 출력펄스신호(POUT<1>) 또는 제3 출력펄스신호(POUT<3>)가 입력되는 경우 외부클럭(CLK)의 폴링에지에 동기되어 인에이블되는 제1 선택신호(SEL<1>)를 생성한다. 제2 선택신호생성부(212)는 제2 출력펄스신호(POUT<2>) 또는 제4 출력펄스신호(POUT<4>)가 입력되는 경우 외부클럭(CLK)의 폴링에지에 동기되어 인에이블되는 제2 선택신호(SEL<2>)를 생성한다. 즉, 선택신호생성부(21)는 외부클럭(CLK)의 폴링에지에 동기되어 제1 및 제3 출력펄스신호(POUT<1>,POUT<3>) 가 입력되는 경우 로직하이레벨의 제1 선택신호(SEL<1>)를 생성한다. 그리고, 선택신호생성부(21)는 외부클럭(CLK)의 폴링에지에 동기되어 제2 및 제4 출력펄스신호(POUT<2>,POUT<4>) 가 입력되는 경우 로직하이레벨의 제2 선택신호(SEL<2>)를 생성한다.
좀더 구체적으로 래치부(31)의 구성을 도 4를 참고하여 살펴보면 다음과 같다.
도 4를 참고하면, 래치부(31)는 제1 내지 제8 래치부(311 ~ 318)를 포함한다.
제1 래치부(311)는 제1 입력펄스신호(PIN<1>)가 입력되는 경우 제1 입출력라인(GIO<1>)에 실린 데이터를 반전버퍼링하여 노드(nd31)로 출력하는 제1 구동부(3111), 노드(nd31)의 신호를 래치하고 반전버퍼링하여 노드(nd32)로 출력하는 래치(3112) 및 제1 래치제어신호(LCON<1>)의 펄스 구간동안 노드(nd32)의 신호를 버퍼링하여 제1 래치데이터(LD<1>)를 출력하는 제2 구동부(3113)로 구성된다. 제2 래치부(312)는 제1 입력펄스신호(PIN<1>)가 입력되는 경우 제1 래치제어신호(LCON<1>)의 펄스 구간동안 제2 입출력라인(GIO<2>)의 신호를 래치하여 제2 래치데이터(LD<2>)를 생성한다. 제3 래치부(313)는 제2 입력펄스신호(PIN<2>)가 입력되는 경우 제2 래치제어신호(LCON<2>)의 펄스 구간동안 제3 입출력라인(GIO<3>)의 신호를 래치하여 제3 래치데이터(LD<3>)를 생성한다. 제4 래치부(314)는 제2 입력펄스신호(PIN<2>)가 입력되는 경우 제2 래치제어신호(LCON<2>)의 펄스 구간동안 제4 입출력라인(GIO<4>)의 신호를 래치하여 제4 래치데이터(LD<4>)를 생성한다. 제5 래치부(315)는 제3 입력펄스신호(PIN<3>)가 입력되는 경우 제3 래치제어신호(LCON<3>)의 펄스 구간동안 제5 입출력라인(GIO<5>)의 신호를 래치하여 제5 래치데이터(LD<5>)를 생성한다. 제6 래치부(316)는 제3 입력펄스신호(PIN<3>)가 입력되는 경우 제3 래치제어신호(LCON<3>)의 펄스 구간동안 제6 입출력라인(GIO<6>)의 신호를 래치하여 제6 래치데이터(LD<6>)를 생성한다. 제7 래치부(317)는 제4 입력펄스신호(PIN<4>)가 입력되는 경우 제4 래치제어신호(LCON<4>)의 펄스 구간동안 제7 입출력라인(GIO<7>)의 신호를 래치하여 제7 래치데이터(LD<7>)를 생성한다. 제8 래치부(318)는 제4 입력펄스신호(PIN<4>)가 입력되는 경우 제4 래치제어신호(LCON<4>)의 펄스 구간동안 제8 입출력라인(GIO<8>)의 신호를 래치하여 제8 래치데이터(LD<8>)를 생성한다. 여기서, 제2 내지 제8 래치부(312~318)는 제1 래치부(311)와 입출력신호만 차이가 있을 뿐 제1 래치부(311) 구성을 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다.
좀더 구체적으로 버퍼부(32)의 구성을 도 5를 참고하여 살펴보면 다음과 같다.
도 5를 참고하면, 버퍼부(32)는 제1 내지 제8 버퍼부(321 ~ 328)를 포함한다.
제1 버퍼부(321)는 제1 선택신호(SEL<1>)가 인에이블되고 제1 출력제어신호(SOSE<1>)가 인에이블되는 경우 노드(nd33)를 로직로우레벨로 구동하는 논리소자(3211) 및 노드(nd33)가 로직로우레벨로 구동되는 경우 제1 래치데이터(LD<1>)를 반전버퍼링하여 제1 출력데이터(DOUT<1>)를 생성하는 버퍼(3212)로 구성된다. 제2 버퍼부(322)는 제1 선택신호(SEL<1>)가 인에이블되고 제2 출력제어신호(SOSE<2>)가 인에이블되는 경우 제2 래치데이터(LD<2>)를 반전버퍼링하여 제2 출력데이터(DOUT<2>)를 생성한다. 제3 버퍼부(323)는 제2 선택신호(SEL<2>)가 인에이블되고 제1 출력제어신호(SOSE<1>)가 인에이블되는 경우 제3 래치데이터(LD<3>)를 반전버퍼링하여 제3 출력데이터(DOUT<3>)를 생성한다. 제4 버퍼부(324)는 제2 선택신호(SEL<2>)가 인에이블되고 제2 출력제어신호(SOSE<2>)가 인에이블되는 경우 제4 래치데이터(LD<4>)를 반전버퍼링하여 제4 출력데이터(DOUT<4>)를 생성한다. 제5 버퍼부(325)는 제1 선택신호(SEL<1>)가 인에이블되고 제1 출력제어신호(SOSE<1>)가 인에이블되는 경우 제5 래치데이터(LD<5>)를 반전버퍼링하여 제5 출력데이터(DOUT<5>)를 생성한다. 제6 버퍼부(326)는 제1 선택신호(SEL<1>)가 인에이블되고 제2 출력제어신호(SOSE<2>)가 인에이블되는 경우 제6 래치데이터(LD<6>)를 반전버퍼링하여 제6 출력데이터(DOUT<6>)를 생성한다. 제7 버퍼부(327)는 제2 선택신호(SEL<2>)가 인에이블되고 제1 출력제어신호(SOSE<1>)가 인에이블되는 경우 제7 래치데이터(LD<7>)를 반전버퍼링하여 제7 출력데이터(DOUT<7>)를 생성한다. 제8 버퍼부(328)는 제2 선택신호(SEL<2>)가 인에이블되고 제2 출력제어신호(SOSE<2>)가 인에이블되는 경우 제8 래치데이터(LD<8>)를 반전버퍼링하여 제8 출력데이터(DOUT<>)를 생성한다. 여기서, 제2 내지 제8 버퍼부(322~328)는 제1 버퍼부(321)와 입출력신호만 차이가 있을 뿐 제1 버퍼부(321) 구성을 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다.
이와 같이 구성된 본 실시의 데이터 출력회로의 동작을 도 6을 참고하여 설명하되, 리드커맨드(RD)의 제1 펄스의해 생성되는 제1 래치제어신호(LCON<1>)의 펄스폭 구간동안 입출력라인에 실린 데이터가 래치되어 출력되는 동작을 설명하면 다음과 같다.
우선, T1 시점에 래치제어신호생성부(10)의 펄스신호생성부(11)는 외부클럭(CLK)에 동기된 리드커맨드(RD)의 제1 펄스를 입력받아 제1 입력펄스신호(PIN<1>)를 로직하이레벨로 생성하고, 제1 출력펄스신호(POUT<1>)를 로직하이레벨로 생성한다.
다음으로, T2시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 로직하이레벨의 제1 출력펄스신호(POUT<1>)를 입력받아 제1 래치제어신호(LCON<1>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직하이레벨의 제1 입력펄스신호(PIN<1>)를 입력받아 제1 및 제2 입출력라인(GIO<1>,GIO<2>)에 실린 데이터를 입력받아 래치하고, 로직하이레벨의 제1 래치제어신호(LCON<1>)를 입력받아 제1 및 제2 래치데이터(LD<1>,LD<2>)를 생성한다.
다음으로, T3 시점에 출력제어신호생성부(20)의 선택신호생성부(21)는 로직하이레벨의 제1 출력펄스신호(POUT<1>)를 입력받아 제1 선택신호(SEL<1>)를 로직하이레벨로 생성한다. 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제1 선택신호(SEL<1>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직하이레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직로우레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제1 출력제어신호(SOSE<1>)를 입력받아 T2 시점에 래치된 제1 래치데이터(LD<1>)를 제1 출력데이터(DOUT<1>)로 출력한다. 즉, 데이터출력부(30)는 제1 래치데이터(LD<1>)의 레벨이 안정화된 이후 제1 출력제어신호(SOSE<1>)를 입력받아 안정적인 제1 출력데이터(DOUT<1>)를 출력한다.
다음으로, T4 시점에 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제1 선택신호(SEL<1>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직로우레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제2 출력제어신호(SOSE<2>)를 입력받아 T2 시점에 래치된 제2 래치데이터(LD<2>)를 제2 출력데이터(DOUT<2>)로 출력한다. 즉, 데이터출력부(30)는 제2 래치데이터(LD<2>)의 레벨이 안정화된 이후 제2 출력제어신호(SOSE<2>)를 입력받아 안정적인 제2 출력데이터(DOUT<2>)를 생성한다.
다음으로, T5 시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 제1 출력펄스신호(POUT<1>)가 로직로우레벨로 생성되는 시점부터 외부클럭(CLK)의 한 주기 구간 이후 제1 래치제어신호(LCON<1>)를 로직로우레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직로우레벨의 제1 입력펄스신호(PIN<1>)를 입력받아 제1 및 제2 래치데이터(LD<1>,LD<2>)를 생성하지않는다.
여기서, 제3 내지 제8 출력데이터(DOUT<3:8>)가 생성되는 동작은 제1 및 제2 출력데이터(DOUT<1:2>)의 생성동작과 동일하므로 구체적인 설명은 생략한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 데이터 출력회로는 리드커맨드에 의해 생성되는 래치제어신호의 펄스폭을 증가시켜 데이터의 래치구간을 증가시키고, 래치제어신호의 펄스폭 구간내에서 출력제어신호를 생성하여 래치되는 데이터가 안정화된 이후 출력데이터로 출력함으로써 안정적인 출력데이터를 생성할 수 있다.
도 7 은 본 발명의 또 다든 실시예에 따른 래치부의 구성을 도시한 도면이다.
도 7을 참고하면, 래치부(31)는 제1 내지 제8 래치부(331 ~ 338)을 포함한다. 제1 래치부(331)는 제1 입력펄스신호(PIN<1>)가 입력되는 경우 제1 입출력라인(GIO<1>)에 실린 데이터를 반전버퍼링하여 노드(nd34)로 출력하는 제1 구동부(3311), 제1 래치제어신호(LCON<1>)가 입력되는 경우 노드(nd34)의 신호를 반전버퍼링하여 노드(nd34)로 출력하는 제2 구동부(3312) 및 노드(nd34)의 신호를 래치하고 반전버퍼링하여 제1 래치데이터(LD<1>)를 생성하는 래치(3313)로 구성된다. 제2 래치부(332)는 제1 입력펄스신호(PIN<1>) 및 제1 래치제어신호(LCON<1>)가 입력되는 경우 제2 입출력라인(GIO<2>)의 신호를 래치하여 제2 래치데이터(LD<2>)를 생성한다. 여기서, 제1 및 제2 래치부(331,332)는 실시예에 따라 제3 래치제어신호(LCON<3>)가 입력되는 시점까지 제1 및 제2 래치데이터(LD<1:2>)를 래치하도록 설계될수 있다. 또한, 제1 및 제2 래치부(331,332)는 실시예에 따라 제3 래치제어신호(LCON<3>)가 입력되는 시점 이후까지 제1 및 제2 래치데이터(LD<1:2>)를 래치하도록 설계될수 있다. 제3 래치부(333)는 제2 입력펄스신호(PIN<2>) 및 제2 래치제어신호(LCON<2>)가 입력되는 경우 제3 입출력라인(GIO<3>)의 신호를 래치하여 제3 래치데이터(LD<3>)를 생성한다. 제4 래치부(334)는 제2 입력펄스신호(PIN<2>) 및 제2 래치제어신호(LCON<2>)가 입력되는 경우 제4 입출력라인(GIO<4>)의 신호를 래치하여 제4 래치데이터(LD<4>)를 생성한다. 제5 래치부(335)는 제3 입력펄스신호(PIN<3>) 및 제3 래치제어신호(LCON<3>)가 입력되는 경우 제5 입출력라인(GIO<5>)의 신호를 래치하여 제5 래치데이터(LD<5>)를 생성한다. 제6 래치부(336)는 제3 입력펄스신호(PIN<3>) 및 제3 래치제어신호(LCON<3>)가 입력되는 경우 제6 입출력라인(GIO<6>)의 신호를 래치하여 제6 래치데이터(LD<6>)를 생성한다. 제7 래치부(337)는 제4 입력펄스신호(PIN<4>) 및 제4 래치제어신호(LCON<4>)가 입력되는 경우 제7 입출력라인(GIO<7>)의 신호를 래치하여 제7 래치데이터(LD<7>)를 생성한다. 제8 래치부(338)는 제4 입력펄스신호(PIN<4>) 및 제4 래치제어신호(LCON<4>)가 입력되는 경우 제8 입출력라인(GIO<8>)의 신호를 래치하여 제8 래치데이터(LD<8>)를 생성한다. 여기서, 제2 내지 제8 래치부(332~338)는 제1 래치부(331)와 입출력신호만 차이가 있을뿐 제1 래치부(331)의 구성을 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다.
이와 같이 구성된 본 실시의 데이터 출력회로의 동작을 도 8을 참고하여 리드커맨드(RD)의 제1 및 제2 펄스의해 생성되는 제1 및 제2 래치제어신호(LCON<1:2>)에 따라 입출력라인에 실린 데이터가 래치되고, 리드커맨드(RD)의 제3 및 제4 펄스의해 생성되는 제3 및 제4 래치제어신호(LCON<3:4>)에 의해 데이터의 래치구간이 조절되어 제1 내지 제4 출력데이터(DOUT<1:4>)가 출력되는 동작을 설명하면 다음과 같다.
우선, T11 시점에 래치제어신호생성부(10)의 펄스신호생성부(11)는 외부클럭(CLK)에 동기된 리드커맨드(RD)의 제1 펄스를 입력받아 제1 입력펄스신호(PIN<1>)를 로직하이레벨로 생성하고, 제1 출력펄스신호(POUT<1>)를 로직하이레벨로 생성한다.
다음으로, T12시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 로직하이레벨의 제1 출력펄스신호(POUT<1>)를 입력받아 제1 래치제어신호(LCON<1>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직하이레벨의 제1 입력펄스신호(PIN<1>)를 입력받아 제1 및 제2 입출력라인(GIO<1>,GIO<2>)에 실린 데이터를 입력받아 래치하고, 로직하이레벨의 제1 래치제어신호(LCON<1>)를 입력받아 제1 및 제2 래치데이터(LD<1>,LD<2>)를 생성한다.
다음으로, T13 시점에 출력제어신호생성부(20)의 선택신호생성부(21)는 로직하이레벨의 제1 출력펄스신호(POUT<1>)를 입력받아 제1 선택신호(SEL<1>)를 로직하이레벨로 생성한다. 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제1 선택신호(SEL<1>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직하이레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직로우레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제1 출력제어신호(SOSE<1>)를 입력받아 T12 시점에 래치된 제1 래치데이터(LD<1>)를 제1 출력데이터(DOUT<1>)로 출력한다. 즉, 데이터출력부(30)는 제1 래치데이터(LD<1>)의 레벨이 안정화된 이후 제1 출력제어신호(SOSE<1>)를 입력받아 안정적인 제1 출력데이터(DOUT<1>)를 출력한다.
다음으로, T14 시점에 래치제어신호생성부(10)의 펄스신호생성부(11)는 외부클럭(CLK)에 동기된 리드커맨드(RD)의 제2 펄스를 입력받아 제2 입력펄스신호(PIN<2>)를 로직하이레벨로 생성하고, 제2 출력펄스신호(POUT<2>)를 로직하이레벨로 생성한다. 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제1 선택신호(SEL<1>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직로우레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제2 출력제어신호(SOSE<2>)를 입력받아 T12 시점에 래치된 제2 래치데이터(LD<2>)를 제2 출력데이터(DOUT<2>)로 출력한다. 즉, 데이터출력부(30)는 제2 래치데이터(LD<2>)의 레벨이 안정화된 이후 제2 출력제어신호(SOSE<2>)를 입력받아 안정적인 제2 출력데이터(DOUT<2>)를 생성한다.
다음으로, T15 시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 로직하이레벨의 제2 출력펄스신호(POUT<2>)를 입력받아 제2 래치제어신호(LCON<2>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직하이레벨의 제2 입력펄스신호(PIN<2>)를 입력받아 제3 및 제4 입출력라인(GIO<3>,GIO<4>)에 실린 데이터를 입력받아 래치하고, 로직하이레벨의 제2 래치제어신호(LCON<2>)를 입력받아 제3 및 제4 래치데이터(LD<3>,LD<4>)를 생성한다.
다음으로, T16 시점에 출력제어신호생성부(20)의 선택신호생성부(21)는 로직하이레벨의 제2 출력펄스신호(POUT<2>)를 입력받아 제2 선택신호(SEL<2>)를 로직하이레벨로 생성한다. 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제2 선택신호(SEL<2>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직하이레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직로우레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제1 출력제어신호(SOSE<1>)를 입력받아 T15 시점에 래치된 제3 래치데이터(LD<3>)를 제3 출력데이터(DOUT<3>)로 출력한다. 즉, 데이터출력부(30)는 제3 래치데이터(LD<3>)의 레벨이 안정화된 이후 제1 출력제어신호(SOSE<1>)를 입력받아 안정적인 제3 출력데이터(DOUT<3>)를 출력한다.
다음으로, T17 시점에 래치제어신호생성부(10)의 펄스신호생성부(11)는 외부클럭(CLK)에 동기된 리드커맨드(RD)의 제3 펄스를 입력받아 제3 입력펄스신호(PIN<3>)를 로직하이레벨로 생성하고, 제3 출력펄스신호(POUT<3>)를 로직하이레벨로 생성한다. 출력제어신호생성부(20)의 출력제어신호출력부(22)는 로직하이레벨의 제2 선택신호(SEL<2>)를 입력받아 제1 출력제어신호(SOSE<1>)를 로직로우레벨로 생성하고, 제2 출력제어신호(SOSE<2>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 버퍼부(32)는 로직하이레벨의 제2 출력제어신호(SOSE<2>)를 입력받아 T15 시점에 래치된 제4 래치데이터(LD<4>)를 제4 출력데이터(DOUT<4>)로 출력한다. 즉, 데이터출력부(30)는 제4 래치데이터(LD<4>)의 레벨이 안정화된 이후 제2 출력제어신호(SOSE<2>)를 입력받아 안정적인 제4 출력데이터(DOUT<4>)를 생성한다.
다음으로, T18 시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 로직하이레벨의 제3 출력펄스신호(POUT<3>)를 입력받아 제3 래치제어신호(LCON<3>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직하이레벨의 제3 래치제어신호(LCON<3>)에 의해 제1 및 제2 래치데이터(LD<1>,LD<2>)를 생성하지 않는다.
다음으로, T19 시점에 래치제어신호생성부(10)의 펄스신호생성부(11)는 외부클럭(CLK)에 동기된 리드커맨드(RD)의 제4 펄스를 입력받아 제4 입력펄스신호(PIN<4>)를 로직하이레벨로 생성하고, 제4 출력펄스신호(POUT<4>)를 로직하이레벨로 생성한다.
다음으로, T20 시점에 래치제어신호생성부(10)의 펄스폭조절부(12)는 로직하이레벨의 제4 출력펄스신호(POUT<4>)를 입력받아 제4 래치제어신호(LCON<4>)를 로직하이레벨로 생성한다. 데이터출력부(30)의 래치부(31)는 로직하이레벨의 제4 래치제어신호(LCON<4>)에 의해 제3 및 제4 래치데이터(LD<3>,LD<4>)를 생성하지 않는다. 여기서, 제5 내지 제8 출력데이터(DOUT<5:8>)가 생성되는 동작은 제1 내지 제4 출력데이터(DOUT<1:4>)의 생성동작과 동일하므로 구체적인 설명은 생략한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 데이터 출력회로는 리드커맨드에 의해 생성되는 래치제어신호의 펄스폭을 증가시켜 데이터의 래치구간을 증가시키고, 래치제어신호의 펄스폭 구간내에서 출력제어신호를 생성하여 래치되는 데이터가 안정화된 이후 출력데이터로 출력함으로써 안정적인 출력데이터를 생성할 수 있다.
10. 래치제어신호생성부 11. 펄스생성부
12. 펄스폭조절부 20. 출력제어신호생성부
21. 선택신호생성부 22. 출력제어신호생성부
30. 데이터출력부 31. 래치부
32. 버퍼부 121. 제1 지연부
122. 제2 지연부 123. 논리부
211. 제1 선택신호생성부 212. 제2 선택신호생성부
제1 실시예
311 ~ 318. 제1 내지 제8 래치부
321 ~ 328. 제1 내지 제8 버퍼부
제2 실시예
331 ~ 338. 제1 내지 제8 버퍼부

Claims (20)

  1. 리드커맨드에 응답하여 입력펄스신호 및 펄스폭이 기 설정된 구간만큼 조절되는 펄스를 포함하는 래치제어신호를 생성하는 래치제어신호생성부; 및
    상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간동안 입출력라인에 실린 데이터를 래치하여 래치데이터를 생성하고, 상기 리드커맨드로부터 생성되는 출력제어신호에 따라 상기 래치데이터를 버퍼링하여 출력데이터로 출력하는 데이터출력부를 포함하는 데이터 출력회로.
  2. 제 1 항에 있어서, 상기 래치데이터의 펄스폭은 상기 래치제어신호의 펄스폭과 동일한 데이터 출력회로.
  3. 제 1 항에 있어서, 상기 출력제어신호의 펄스폭은 상기 래치제어신호의 펄스폭 보다 작은 펄스폭을 갖는 데이터 출력회로.
  4. 제 1 항에 있어서, 상기 래치제어신호생성부는
    상기 리드커맨드가 입력되는 시점에 인에이블되는 상기 입력펄스신호와 출력펄스신호를 생성하는 펄스생성부; 및
    상기 출력펄스신호의 펄스폭을 기 설정된 구간만큼 지연시켜 상기 래치제어신호를 생성하는 펄스폭조절부를 포함하는 데이터 출력회로.
  5. 제 4 항에 있어서, 상기 펄스폭조절부는
    상기 출력펄스신호를 입력받아 외부클럭의 반 주기만큼 지연시켜 제1 노드로 출력하는 제1 지연부;
    상기 제1 노드의 신호를 상기 외부클럭의 반 주기만큼 지연시켜 제2 노드로 출력하는 제2 지연부; 및
    상기 출력펄스신호의 펄스가 입력되는 시점에 인에이블되고, 상기 제2 노드의 신호가 디스에이블되는 경우 디스에이블되는 상기 래치제어신호를 생성하는 논리부를 포함하는 데이터 출력회로.
  6. 제 1 항에 있어서, 상기 데이터출력부는
    상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간동안 상기 입출력라인에 실린 데이터를 래치하여 상기 래치데이터를 생성하는 래치부; 및
    상기 출력제어신호에 응답하여 상기 래치데이터를 버퍼링하여 상기 출력데이터로 출력하는 버퍼부를 포함하는 데이터 출력회로.
  7. 리드커맨드의 제1 펄스에 응답하여 제1 입력펄스 및 상기 리드커맨드의 제1 펄스의 입력시점부터 상기 리드커맨드의 제3 펄스의 입력시점까지 인에이블되는 제1 래치제어신호를 생성하고, 상기 리드커맨드의 제2 펄스에 응답하여 제2 입력펄스 및 상기 리드커맨드의 제2 펄스의 입력시점부터 상기 리드커맨드의 제4 펄스의 입력시점까지 인에이블되는 제2 래치제어신호를 생성하는 래치제어신호생성부; 및
    상기 제1 입력펄스신호에 응답하여 상기 제1 래치제어신호의 펄스폭 구간동안 제1 및 제2 입출력라인에 실린 제1 및 제2 데이터를 래치하여 제1 및 제2 래치데이터를 생성하고, 상기 제2 입력펄스신호에 응답하여 상기 제2 래치제어신호의 펄스폭 구간동안 제3 및 제4 입출력라인에 실린 제3 및 제4 데이터를 래치하여 제3 및 제4 래치데이터를 생성하는 래치부를 포함하는 데이터 출력회로.
  8. 제 7 항에 있어서, 상기 제1 및 제2 래치데이터의 펄스폭은 상기 제1 래치제어신호의 펄스폭과 동일하고, 상기 제3 및 제4 래치데이터의 펄스폭은 상기 제2 래치제어신호의 펄스폭과 동일한 데이터 출력회로.
  9. 제 7 항에 있어서,
    상기 리드커맨드로부터 생성되는 제1 및 제2 출력제어신호에 따라 상기 제1 및 제2 래치데이터를 순차적으로 제1 및 제2 출력데이터로 출력하고, 상기 제1 및 제2 출력제어신호에 따라 상기 제3 및 제4 래치데이터를 순차적으로 제3 및 제4 출력데이터로 출력하는 버퍼부를 더 포함하는 데이터 출력회로.
  10. 제 9 항에 있어서, 상기 제1 및 제2 출력제어신호는 상기 제1 래치제어신호 또는 제2 래치제어신호의 펄스폭 구간내에서 생성되는 신호인 데이터 출력회로.
  11. 제 9 항에 있어서, 상기 제1 및 제2 출력제어신호는 상기 리드커맨드의 제1 펄스 또는 제2 펄스가 입력되는 경우 순차적으로 발생하는 신호인 데이터 출력회로.
  12. 제 7 항에 있어서, 상기 래치제어신호생성부는
    상기 리드커맨드의 제1 및 제2 펄스가 입력되는 시점에 인에이블되는 상기 제1 및 제2 입력펄스신호와 제1 및 제2 출력펄스신호를 생성하는 펄스생성부; 및
    상기 제1 및 제2 출력펄스신호의 펄스폭을 기 설정된 구간만큼 지연시켜 상기 제1 및 제2 래치제어신호를 생성하는 펄스폭조절부를 포함하는 데이터 출력회로.
  13. 제 12 항에 있어서, 상기 펄스폭조절부는
    상기 제1 출력펄스신호의 펄스폭을 외부클럭의 한 주기만큼 지연시켜 상기 제1 래치제어신호로 출력하는 제1 펄스폭조절부; 및
    상기 제2 출력펄스신호의 펄스폭을 상기 외부클럭의 한 주기만큼 지연시켜 상기 제2 래치제어신호로 출력하는 제2 펄스폭조절부를 포함하는 데이터 출력회로.
  14. 제 13 항에 있어서, 상기 제1 펄스폭조절부는
    상기 제1 출력펄스신호를 입력받아 상기 외부클럭의 반 주기만큼 지연시켜 제1 노드로 출력하는 제1 지연부;
    상기 제1 노드의 신호를 상기 외부클럭의 반 주기만큼 지연시켜 제2 노드로 출력하는 제2 지연부; 및
    상기 제1 출력펄스신호의 펄스가 입력되는 시점에 인에이블되고, 상기 제2 노드의 신호가 디스에이블되는 경우 디스에이블되는 상기 제1 래치제어신호를 생성하는 논리부를 포함하는 데이터 출력회로.
  15. 제 14 항에 있어서, 상기 제2 펄스폭조절부는
    상기 제2 출력펄스신호를 입력받아 상기 외부클럭의 반 주기만큼 지연시켜 제3 노드로 출력하는 제3 지연부;
    상기 제3 노드의 신호를 상기 외부클럭의 반 주기만큼 지연시켜 제4 노드로 출력하는 제4 지연부; 및
    상기 제2 출력펄스신호의 펄스가 입력되는 시점에 인에이블되고, 상기 제4 노드의 신호가 디스에이블되는 경우 디스에이블되는 상기 제2 래치제어신호를 생성하는 논리부를 포함하는 데이터 출력회로.
  16. 제 11 항에 있어서,
    제1 출력펄스신호 또는 제2 출력펄스신호가 입력되는 경우 순차적으로 인에이블되는 상기 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성부를 더 포함하는 데이터 출력회로.
  17. 제 16 항에 있어서, 상기 제1 및 제2 출력제어신호는 상기 제1 및 제2 래치제어신호의 펄스폭 구간 내에서 인에이블되는 신호인 데이터 출력회로.
  18. 제 16 항에 있어서, 상기 데이터출력부는
    상기 제1 및 제2 입력펄스신호에 응답하여 상기 제1 내지 제4 입출력라인에 실린 상기 제1 내지 제4 데이터를 래치하여 상기 제1 내지 제4 래치데이터를 생성하되, 상기 제1 내지 제4 래치데이터의 래치구간은 상기 제1 및 제2 래치제어신호의 펄스폭으로 설정되는 래치부; 및
    상기 제1 및 제2 출력제어신호에 응답하여 상기 제1 및 제2 래치데이터를 순차적으로 상기 제1 및 제2 출력데이터로 출력하고, 상기 제1 및 제2 출력제어신호에 응답하여 상기 제3 및 제4 래치데이터를 순차적으로 상기 제3 및 제4 출력데이터로 출력하는 버퍼부를 포함하는 데이터 출력회로.
  19. 리드커맨드에 응답하여 입력펄스신호와 출력펄스신호 및 펄스폭이 기 설정된 구간만큼 조절되는 펄스를 포함하는 래치제어신호를 생성하는 래치제어신호생성부;
    상기 출력펄스신호가 입력되는 경우 순차적으로 인에이블되는 제1 및 제2 출력제어신호를 생성하는 출력제어신호생성부; 및
    상기 입력펄스신호에 응답하여 상기 래치제어신호의 펄스폭 구간도안 제1 및 제2 입출력라인에 실린 제1 및 제2 데이터를 래치하여 제1 및 제2 래치데이터를 생성하고, 상기 제1 및 제2 출력제어신호에 따라 상기 제1 및 제2 래치데이터를 버퍼링하여 순차적으로 제1 및 제2 출력데이터를 출력하는 데이터출력부를 포함하는 데이터 출력회로.
  20. 제 19 항에 있어서, 상기 제1 및 제2 래치데이터의 펄스폭은 상기 래치제어신호의 펄스폭과 동일하고, 상기 제1 및 제2 출력제어신호는 상기 래치제어신호의 펄스폭 구간내에서 인에이블되는 신호인 데이터 출력회로.
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