KR101047002B1 - 데이터버퍼 제어회로 및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 지연커맨드신호들이 기설정된 레벨 조합으로 입력되는 경우 인에이블되는 내부커맨드신호를 생성하는 내부커맨드신호 생성부; 및 내부클럭신호의 폴링에지에 동기하여 상기 내부커맨드신호로부터 라이트동작 시 데이터가 입력되는 데이터버퍼를 인에이블시키기 위한 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함하는 데이터버퍼 제어회로를 제공한다.
Figure R1020090057626
데이터버퍼, 커맨드신호, tDQSS

Description

데이터버퍼 제어회로 및 반도체 메모리 장치{DATA BUFFER CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 데이터버퍼 인에이블시점과 데이터 입력시점간의 마진을 충분히 확보할 수 있도록 한 데이터버퍼 제어회로에 관한 것이다.
반도체 메모리 장치는 지속적으로 고집적화 및 고속화되어 가고 있는데, 이는 좀 더 많은 데이터를 좀 더 빠른 속도로 처리하여 시스템 성능을 향상시키기 위함이다. 반도체 메모리 장치의 고속화는 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되어 큰 진전이 있었다.
싱크로너스 디램은 시스템 클럭의 한 클럭 싸이클 타임 내에서 데이터의 입출력이 이루어져, 싱크로너스디램과 디램 콘트롤러 간의 대역폭(Bandwidth), 즉, 단위시간당 메모리장치로부터 입출력되는 데이터의 양을 증가시키는 데 한계가 있다. 따라서, 근래에는 데이터 전송속도를 더 증가시키기 위해, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램이 개발되었다. DDR 싱크로너스 디램에서는 DDR 싱크로너스 디램들간에 발생되는 타이밍 스큐(Skew)에 의한 타이밍 마진 손실, PVT 변동(Process, Voltage, Temperature variation)에 따른 액세스 시간의 차이, 메모리 콘트롤러로부터 각각의 메모리 모듈까지 또는 각각의 메모리 모듈로부터 메모리 콘트롤러까지의 전달지연(Propagation delay)의 차이등을 최소화하기 위해서 데이터 스트로브 신호가 이용된다.
한편, DDR 싱크로너스 디램에서는 안전한 라이트동작을 보증하기 위하여 tDQSS가 정의된다. tDQSS는 라이트명령이 입력되는 클럭의 상승에지부터 데이터스트로브 신호의 첫 번째 상승에지까지의 지연구간을 말한다. 현재 표준화된 사양(specification)에서 tDQSS의 최소 클럭 사이클 타임은 0.75tCK로 설정되어 있고, 최대 클럭 사이클 타임은 1.25tCK로 설정되어 있다. 따라서, DDR 싱크로너스 디램은 최소 0.75tCK 내지 최대 1.25tCK 내에서 정상적으로 데이터 라이트동작이 수행되어야 한다.
도 1은 종래기술에 따른 데이터 버퍼 제어동작을 설명하기 위한 타이밍도이다. 도 1에 도시된 데이터 버퍼 제어동작은 tDQSS가 최소 클럭 사이클 타임인 0.75tCK로 설정된 상태에서 수행되는 라이트 동작에서 데이터가 입력되는 데이터 버퍼를 인에이블시키는 버퍼인에이블신호(BFREN1)의 생성과정을 보여준다.
우선, 다수의 지연커맨드신호들이 기설정된 레벨조합(제1 지연커맨드신호(CSBD)가 로우레벨, 제2 지연커맨드신호(RASBD)가 하이레벨, 제3 지연커맨드신 호(CASBD)가 로우레벨, 제4 지연커맨드신호(WEBD)가 로우레벨인)으로 천이하고, 지연커맨드신호들의 셋업타임이 경과된 A1시점은 라이트 커맨드(WT CMD)의 입력시점으로 설정된다. 따라서, 라이트 동작에서 데이터는 0.75tCK로 설정된 tDQSS에 의해 A3 시점에서 입력되어야 한다.
다음으로, 데이터가 입력되는 데이터버퍼를 인에이블시키는 버퍼인에이블신호(BFREN1)는 내부클럭신호(ICLK)의 라이징에지에 동기되어 생성되는 제어신호(CON)에 의해 A2 시점에서 로우레벨로 인에이블된다. 여기서, 내부클럭신호(ICLK)는 외부클럭신호(CLK)의 라이징에지에 동기되어 생성된 클럭신호이다.
그런데, 반도체 메모리 장치가 고속화 되어감에 따라 클럭 사이클 타임이 작아지므로, 버퍼인에이블신호(BFREN1)가 인에이블되는 A2 시점과 데이터가 입력되는 A3 시점 간의 마진을 충분히 확보할 수 없는 문제가 있다.
따라서, 본 발명은 데이터버퍼의 인에이블 시점을 앞당김으로써, 데이터버퍼 인에이블시점과 데이터 입력시점 간의 마진을 충분히 확보할 수 있도록 한 데이터버퍼 제어회로를 개시한다.
이를 위해 본 발명은 다수의 지연커맨드신호들이 기설정된 레벨 조합으로 입력되는 경우 인에이블되는 내부커맨드신호를 생성하는 내부커맨드신호 생성부; 및 내부클럭신호의 폴링에지에 동기하여 상기 내부커맨드신호로부터 라이트동작 시 데이터가 입력되는 데이터버퍼를 인에이블시키기 위한 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함하는 데이터버퍼 제어회로를 제공한다.
또한, 본 발명은 다수의 외부커맨드신호들이 기설정된 레벨 조합으로 입력될 때 내부커맨드신호를 생성하고, 내부클럭신호에 응답하여 상기 내부커맨드신호로부터 버퍼인에이블신호를 생성하는 데이터버퍼 제어회로; 및 상기 버퍼인에이블신호에 응답하여 라이트동작 시 데이터를 입력받는 데이터버퍼를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 데이터버퍼 제어회로의 구성을 포함한 반 도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 데이터버퍼 제어회로(1) 및 데이터버퍼(2)로 구성된다. 데이터버퍼 제어회로(1)의 커맨드버퍼(10), 내부커맨드신호 생성부(11) 및 버퍼인에이블신호 생성부(12)로 구성된다.
커맨드버퍼(10)는 제1 커맨드신호(CSB), 제2 커맨드신호(RASB), 제3 커맨드신호(CASB) 및 제4 커맨드신호(WEB)를 입력받아 버퍼링하여 제1 지연커맨드신호(CSBD), 제2 지연커맨드신호(RASBD), 제3 지연커맨드신호(CASBD) 및 제4 지연커맨드신호(WEBD)를 생성한다. 여기서, 제1 커맨드신호(CSB)는 칩선택신호로서 칩이 선택되는 경우 로우레벨로 인에이블되는 신호이고, 제2 커맨드신호(RASB)는 로우어드레스 스트로브신호로서 액티브 동작을 위해 로우레벨로 인에이블되는 신호이며, 제3 지연커맨드신호(CASBD)는 컬럼어드레스 스트로브신호로서 리드 또는 라이트 동작을 위해 로우레벨로 인에이블되는 신호이고, 제4 지연커맨드신호(WEBD)는 라이트 인에이블신호로서 라이트 동작 시 로우레벨 리드 동작 시 하이레벨인 신호이다. 커맨드버퍼(10)는 일반적인 커맨드버퍼회로로 구현할 수 있다.
도 3을 참고하면, 내부커맨드신호 생성부(11)는 제1 지연커맨드신호(CSBD) 및 제2 지연커맨드신호(RASBD)의 반전신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR10)와, 제3 지연커맨드신호(CASBD) 및 제4 지연커맨드신호(WEBD)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR11)와, 노어게이트(NR10) 및 노어게이트(NR11)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(110)로 구성된다. 이와 같은 구성의 내부커맨드신호 생성부(11)는 제1 지연커맨드신 호(CSBD), 제2 지연커맨드신호(RASBD), 제3 지연커맨드신호(CASBD) 및 제4 지연커맨드신호(WEBD)가 각각 로우레벨, 하이레벨, 로우레벨 및 로우레벨의 레벨조합으로 입력되는 경우 하이레벨로 인에이블되는 내부커맨드신호(INCMD)를 생성한다.
도 4를 참고하면 버퍼인에이블신호 생성부(12)는 전달부(120), 래치부(121), NMOS 트랜지스터(N10), 래치(122) 및 버퍼(123)로 구성된다.
전달부(120)는 내부클럭신호(ICLK)의 폴링에지, 즉, 하이레벨에서 로우레벨로 천이한 후 내부커맨드신호(INCMD)를 반전버퍼링하여 출력하는 낸드게이트(ND10)로 구성된다. 여기서, 내부클럭신호(ICLK)는 외부클럭신호(CLK)의 라이징에지에 동기되어 생성된 클럭신호이다. 래치부(121)는 SR 래치로 구성되어 낸드게이트(ND10)의 출력신호가 로우레벨인 경우 하이레벨의 내부신호(INT)를 출력하고, 버스트종료신호(WT_OFF)가 하이레벨인 경우 로우레벨의 내부신호(INT)를 출력한다. 여기서, 버스트종료신호(WT_OFF)는 MRS(Mode Register Set)에 의해 설정된 버스트랭쓰(Burst length)만큼의 데이터가 입력된 후, 즉, 버스트구간이 종료되고 난 후 하이레벨로 인에이블되는 신호이다. NMOS 트랜지스터(N10)는 리셋신호(RESET)에 응답하여 내부신호(INT)를 로우레벨로 초기화한다. 래치(122)는 내부신호(INT)를 래치한다. 버퍼(123)는 내부신호(INT)를 버퍼링하여 버퍼인에이블신호(BFREN2)를 생성한다.
이와 같은 구성의 버퍼인에이블신호 생성부(12)는 하이레벨로 인에이블된 내부커맨드신호(INCMD)가 입력되는 경우 내부클럭신호(ICLK)의 폴링에지에 동기하여 로우레벨로 인에이블되는 버퍼인에이블신호(BFREN2)를 생성한다. 또한, 버퍼인에이 블신호 생성부(12)는 하이레벨의 버스트종료신호(WT_OFF)가 입력되는 경우 버퍼인에이블신호(BFREN2)를 하이레벨로 디스에이블시킨다.
데이터버퍼(2)는 입력데이터(DIN)에 응답하여 노드(nd20)을 풀업구동하는 PMOS 트랜지스터(P20) 및 입력데이터(DIN)에 응답하여 노드(nd20)을 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된 구동부(20)와, 버퍼인에이블신호(BFREN2)에 응답하여 구동부(20)의 구동을 조절하는 NMOS 트랜지스터(N21) 및 PMOS 트랜지스터(P21)로 구성된다. 이와 같은 구성의 데이터버퍼(2)는 버퍼인에이블신호(BFREN2)가 로우레벨인 경우 구동부(20)를 구동시키고, 입력데이터(DIN)는 버퍼링되어 출력데이터(DOUT)로 출력된다.
이와 같이 구성된 데이터버퍼 제어회로의 구성을 포함한 반도체 메모리 장치의 동작을 도 6을 참고하여 설명하면 다음과 같다.
도 6에 도시된 데이터 버퍼 제어동작은 tDQSS가 최소 클럭 사이클 타임인 0.75tCK로 설정된 상태에서 수행되는 라이트 동작에서 데이터가 입력되는 데이터 버퍼를 인에이블시키는 버퍼인에이블신호(BFREN2)의 생성과정을 보여준다.
제1 지연커맨드신호(CSBD)가 로우레벨, 제2 지연커맨드신호(RASBD)가 하이레벨, 제3 지연커맨드신호(CASBD)가 로우레벨, 제4 지연커맨드신호(WEBD)가 로우레벨로 천이하고, 지연커맨드신호들의 셋업타임이 경과된 B2시점은 라이트 커맨드(WT CMD)의 입력시점으로 설정된다. 따라서, 라이트 동작에서 데이터는 0.75tCK로 설정된 tDQSS에 의해 B3 시점에서 입력되어야 한다.
B2 시점에서 제1 지연커맨드신호(CSBD), 제2 지연커맨드신호(RASBD), 제3 지연커맨드신호(CASBD) 및 제4 지연커맨드신호(WEBD) 각각은 기설정된 레벨 조합, 즉, 로우레벨, 하이레벨, 로우레벨 및 로우레벨로 천이하므로, 내부커맨드신호 생성부(11)는 하이레벨로 인에이블되는 내부커맨드신호(INCMD)를 생성한다.
버퍼인에이블신호 생성부(12)는 하이레벨로 인에이블된 내부커맨드신호(INCMD)를 입력받아 내부클럭신호(ICLK)의 폴링에지에 동기하여 B1 시점에서 로우레벨로 인에이블되는 버퍼인에이블신호(BFREN2)를 생성한다.
이후, 버스트구간이 종료되어 하이레벨의 버스트종료신호(WT_OFF)가 입력되는 경우 버퍼인에이블신호 생성부(12)는 버퍼인에이블신호(BFREN2)를 하이레벨로 디스에이블시킨다.
이상 설명한 바와 같이, 본 실시예의 반도체 메모리 장치는 제1 지연커맨드신호(CSBD), 제2 지연커맨드신호(RASBD), 제3 지연커맨드신호(CASBD) 및 제4 지연커맨드신호(WEBD)가 기설정된 레벨조합으로 천이하는 구간에서 인에이블되는 내부커맨드신호(INCMD)를 생성하고, 내부클럭신호(ICLK)의 폴링에지에 동기하여 내부커맨드신호(INCMD)로부터 버퍼인에이블신호(BFREN2)를 생성한다. 이와 같이, 본 실시예의 반도체 메모리 장치는 버퍼인에이블신호(BFREN2)가 종래기술보다 빠른 B1시점에서 로우레벨로 천이되도록 하여, 버퍼인에이블신호(BFREN2)가 인에이블되는 시점과 데이터가 입력되는 시점 간의 마진을 충분히 확보할 수 있도록 한다.
도 1은 종래기술에 따른 데이터 버퍼 제어동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 데이터버퍼 제어회로의 구성을 포함한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 내부커맨드신호 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 버퍼인에이블신호 생성부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치에 포함된 데이터버퍼의 회로도이다.
도 6은 도 2에 도시된 데이터버퍼 제어회로의 동작을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 데이터버퍼 제어회로 10: 커맨드버퍼
11: 내부커맨드신호 생성부 12: 버퍼인에이블신호 생성부
120: 전달부 121: 래치부
122: 래치 123: 버퍼
2: 데이터버퍼 20: 구동부

Claims (14)

  1. 다수의 지연커맨드신호들이 기설정된 레벨 조합으로 입력되는 경우 인에이블되는 내부커맨드신호를 생성하는 내부커맨드신호 생성부; 및
    내부클럭신호의 폴링에지에 동기하여 상기 내부커맨드신호로부터 라이트동작 시 데이터가 입력되는 데이터버퍼를 인에이블시키기 위한 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부를 포함하되,
    상기 버퍼인에이블신호 생성부는 상기 내부클럭신호의 폴링에지에서 상기 내부커맨드신호를 버퍼링하여 전달하는 전달부와, 상기 전달부의 출력신호에 응답하여 인에이블되고, 버스트종료신호에 응답하여 디스에이블되는 내부신호를 생성하는 래치부를 포함하는 데이터버퍼 제어회로.
  2. 제 1 항에 있어서, 상기 내부커맨드신호 생성부는
    제1 지연커맨드신호 및 제2 지연커맨드신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    제3 및 제4 지연커맨드신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제1 및 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 데이터버퍼 제어회로.
  3. 제 2 항에 있어서, 상기 제1 지연커맨드신호는 칩셀렉트신호가 버퍼링된 신호이고, 제2 지연커맨드신호는 로우어드레스 스트로브신호가 버퍼링된 신호이며, 제3 지연커맨드신호는 컬럼어드레스 스트로브신호가 버퍼링된 신호이고, 제4 지연커맨드신호는 라이트인에이블신호가 버퍼링된 신호인 데이터버퍼 제어회로.
  4. 삭제
  5. 제 1 항에 있어서, 상기 버퍼인에이블신호 생성부는
    리셋신호에 응답하여 상기 내부신호를 초기화하는 초기화소자;
    상기 내부신호를 래치하는 래치; 및
    상기 래치의 출력신호를 버퍼링하여 상기 버퍼인에이블신호를 생성하는 버퍼를 포함하는 데이터버퍼 제어회로.
  6. 제 1 항에 있어서, 상기 버스트종료신호는 버스트구간 종료 후 인에이블되는 데이터버퍼 제어회로.
  7. 삭제
  8. 다수의 외부커맨드신호들을 버퍼링하여 다수의 지연커맨드신호들을 생성하는 커맨드버퍼;
    상기 지연커맨드신호들이 기설정된 레벨 조합으로 입력되는 경우 인에이블되는 내부커맨드신호를 생성하는 내부커맨드신호 생성부; 및
    내부클럭신호의 폴링에지에 동기하여 상기 내부커맨드신호로부터 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부; 및
    상기 버퍼인에이블신호에 응답하여 라이트동작 시 데이터를 입력받는 데이터버퍼를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 내부커맨드신호 생성부는
    제1 지연커맨드신호 및 제2 지연커맨드신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    제3 및 제4 지연커맨드신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제1 및 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제1 지연커맨드신호는 칩셀렉트신호가 버퍼링된 신호이고, 제2 지연커맨드신호는 로우어드레스 스트로브신호가 버퍼링된 신호이며, 제3 지연커맨드신호는 컬럼어드레스 스트로브신호가 버퍼링된 신호이고, 제4 지연커맨드신호는 라이트인에이블신호가 버퍼링된 신호인 반도체 메모리 장치.
  11. 제 8 항에 있어서, 상기 버퍼인에이블신호 생성부는
    상기 내부클럭신호의 폴링에지에서 상기 내부커맨드신호를 버퍼링하여 전달하는 전달부;
    상기 전달부의 출력신호 및 버스트종료신호를 입력받아 내부신호를 생성하는 래치부를 포함하되, 상기 내부신호는 상기 전달부의 출력신호에 응답하여 인에이블 되고, 상기 버스트종료신호에 응답하여 디스에이블되는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 버퍼인에이블신호 생성부는
    리셋신호에 응답하여 상기 내부신호를 초기화하는 초기화소자;
    상기 내부신호를 래치하는 래치; 및
    상기 래치의 출력신호를 버퍼링하여 상기 버퍼인에이블신호를 생성하는 버퍼를 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 버스트종료신호는 버스트구간 종료 후 인에이블되는 반도체 메모리 장치.
  14. 제 8 항에 있어서, 상기 데이터버퍼는
    입력데이터에 응답하여 출력노드를 구동하는 구동부; 및
    상기 버퍼인에이블신호에 응답하여 상기 구동부의 구동을 조절하는 구동조절소자를 포함하는 반도체 메모리 장치.
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