KR100955684B1 - 플래그신호 생성회로 및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 아이들신호 및 SRR 커맨드를 입력받아 SRR신호를 생성하는 SRR신호 생성부; SRR신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 및 상기 펄스신호 및 SRR을 위한 리드신호를 입력받아 플래그신호를 생성하는 플래그신호 생성부를 포함하는 플래그신호 생성회로를 제공한다.
Figure R1020080097385
SRR, 뱅크 액티브 커맨드

Description

플래그신호 생성회로 및 반도체 메모리 장치{FLAG SIGNAL GNERATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 SRR을 위한 스펙에 맞게 정상적인 액티브 동작이 수행되도록 플래그신호를 생성하는 플래그신호 생성회로에 관한 것이다.
반도체 메모리 장치의 상태 정보에는 제조사 구분 정보로서 고정 정보인 DI 정보(Device Identification)와, 리비전 수행 버전을 정의하는 정보로서 가변 정보인 RI 정보(Revision Identification)와, 리프레시 수행 타이밍 관련 정보로서 가변 정보인 RR 정보(Refresh Rate)와, 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보로서 가변 정보인 DW 정보(Device Width)와, 반도체 메모리 장치의 용량 관련 정보로서 고정 정보인 DT 정보(Device Type)와, 반도체 메모리 장치의 집적도 정보로서 고정정보인 DS 정보(Density)를 포함한다.
이와 같은 반도체 메모리 장치의 상태 정보는 레지스터(register)에 저장되 어 있고, 사용자는 SRR(Status Register Read)에 의해 레지스터에 저장된 반도체 메모리 장치의 상태 정보를 확인할 수 있다.
JEDEC SPEC은 SRR에 대해서 아래와 같이 규정하고 있다. i)SRR은 파워업 구간이 종료된 후 개시된다. ii)SRR을 위한 리드 커맨드는 MRS 인가 후 IDLE 상태에서 입력된다. iii) SRR 동작 중 BL은 2로 고정되고, iv)tSRR=2CLK, tSRC=CL+1로 설정된다. v)SRR은 뱅크 액티브 커맨드가 입력되는 경우 종료된다. 도 1을 참고하면 JEDEC SPEC에서 규정된 SRR의 동작 타이밍도를 확인할 수 있다.
이와 같이 규정된 JEDEC SPEC 중 ii), v) 조건을 보다 구체적으로 살펴보면 SRR을 위한 리드 커맨드 입력전에는 반도체 메모리 장치가 아이들(idle) 상태이어야 하므로, SRR 리드 커맨드 입력전에 뱅크 액티브 커맨드가 입력되는 경우 정상적인 SRR이 수행되지 않고, SRR이 종료된다.
그런데, 반도체 메모리 장치의 일반적인 리드 동작은 뱅크 액티브 후 리드 동작이 수행되기 때문에, 일반적인 리드 동작과 마찬가지로 뱅크 액티브를 위한 외부 액티브 커맨드가 입력된 후 SRR을 위한 리드 커맨드가 입력되더라도 종료되지 않고 정상적으로 수행될 수 있는 SRR에 대한 요청이 증가하고 있다. 그러나, JEDEC SPEC에 따른 반도체 메모리 장치의 경우 이와 같은 요청을 충족시킬 수 없는 문제가 있다.
본 발명은 SRR을 위한 리드 동작 전에 입력되는 외부 액티브 커맨드는 무시하고, SRR을 위한 리드 동작 후에 외부 액티브 커맨드가 입력되는 경우에는 정상적인 액티브 동작이 수행되도록 하는 플래그신호 생성회로 및 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 아이들신호 및 SRR 커맨드를 입력받아 SRR신호를 생성하는 SRR신호 생성부; SRR신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 및 상기 펄스신호 및 SRR을 위한 리드신호를 입력받아 플래그신호를 생성하는 플래그신호 생성부를 포함하는 플래그신호 생성회로를 제공한다.
본 발명에서, 상기 SRR신호 생성부는 반도체 메모리 장치가 아이들(idle) 상태에서 SRR 커맨드가 입력되는 경우 인에이블되는 SRR신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 SRR신호 생성부는 상기 아이들신호 및 상기 SRR 커맨드에 응답하여 제1 노드를 풀업구동하는 풀업부; 상기 아이들신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자; 및 상기 제1 노드와 제2 노드의 신호를 래치하는 래치를 포함한다.
본 발명에서, 상기 펄스신호 생성부는 상기 SRR신호가 인에이블되는 구간에서 상기 펄스신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 플래그신호 생성부는 상기 펄스신호가 입력되는 구간부터 상기 리드신호가 입력되는 구간까지 인에이블되는 상기 플래그신호를 생성하는 것 이 바람직하다.
본 발명에서, 상기 플래그신호 생성부는 상기 리드신호 및 파워업신호를 입력받아 논리연산을 수행하는 논리부; 및 상기 펄스신호의 반전신호를 셋신호로 입력받고, 상기 논리부의 출력신호를 리셋신호로 입력받아 래치하여 상기 플래그신호를 생성하는 래치부를 포함한다.
본 발명에서, 상기 논리부는 상기 리드신호가 인에이블되거나 파워업 구간에서 인에이블되는 상기 리셋신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 플래그신호는 상기 셋신호가 인에이블되는 경우 인에이블되고, 상기 리셋신호가 인에이블되는 경우 디스에이블되는 것이 바람직하다.
또한, 본 발명은 SRR이 개시된 후 SRR을 위한 리드신호가 입력되는 구간까지 인에이블되는 플래그신호를 생성하는 플래그신호 생성회로; 및 상기 플래그신호 및 외부액티브신호를 입력받아 내부액티브신호를 생성하는 액티브신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 액티브신호 생성부는 상기 플래그신호가 디스에이블되는 경우 상기 외부액티브신호를 상기 내부액티브신호로 전달하는 것이 바람직하다.
본 발명에서, 상기 액티브신호 생성부는 상기 플래그신호 및 상기 외부액티브신호를 입력받아 논리곱 연산을 수행하여 상기 내부액티브신호를 생성하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 플래그신호 생성회로(1) 및 액티브신호 생성부(2)로 구성된다. 플래그신호 생성회로(1)는 아이들신호 생성부(10), SRR신호 생성부(12), 펄스신호 생성부(14) 및 플래그신호 생성부(16)로 구성된다.
아이들신호 생성부(10)는 반도체 메모리 장치가 아이들(idle) 상태에서 하이레벨로 인에이블되는 아이들신호(IDLE)를 생성한다. 아이들신호 생성부(10)의 구성은 일반적이므로 자세한 설명은 생략한다. 아이들(idle) 상태란 반도체 메모리 장치가 리드 또는 라이트 등의 동작을 수행하지 않는 상태를 말한다.
SRR신호 생성부(12)는 도 3에 도시된 바와 같이, 아이들신호(IDLE)의 반전신호 및 SRR 커맨드(SRR_CMD)의 반전신호에 응답하여 노드(nd10)를 풀업구동하는 풀업부(120)와, 아이들신호(IDLE)의 반전신호에 응답하여 노드(nd10)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N10)와, 노드(nd10) 및 노드(nd11)의 신호를 래치하는 래치(122) 및 래치(122)의 출력신호를 반전시켜 SRR신호(SRR)를 생성하는 인버터(IV14)로 구성된다. 여기서, SRR 커맨드(SRR_CMD)는 JEDEC SPEC에 따라 커맨드 디코더(미도시)에서 생성되는 MRS 커맨드에 의해 생성되는 신호이다.
이와 같은 구성의 SRR신호 생성부(12)는 아이들신호(IDLE)가 하이레벨, 즉 반도체 메모리 장치가 아이들(idle) 상태에서 하이레벨의 SRR 커맨드(SRR_CMD)가 입력되는 경우 노드(nd10)를 풀업구동하여 하이레벨로 인에이블된 SRR신호(SRR)를 생성한다.
펄스신호 생성부(14)는 하이레벨로 인에이블된 SRR신호(SRR)를 입력받아 소정 구간 동안 인에이블되는 펄스신호인 SRR펄스신호(SRR_P)를 생성한다. 인에이블 신호에 응답하여 펄스신호를 생성하는 회로의 구성은 일반적이므로, 펄스신호 생성부(14)에 대한 자세한 설명은 생략한다.
플래그신호 생성부(16)는 도 4에 도시된 바와 같이, 리드신호(READP) 및 파워업신호(PWRUP)를 입력받아 논리합 연산을 수행하는 노어게이트(NR10)와, SRR펄스신호(SRR_P)의 반전신호를 셋신호(/S)로 입력받고, 노어게이트(NR10)의 출력신호를 리셋신호(/R)로 입력받아 SRR플래그신호(SRR_FLAG)를 생성하는 SR래치부(160)로 구성된다. 여기서, 리드신호(READP)는 SRR을 위한 리드커맨드가 입력되는 경우 인에이블되고, 파워업신호(PWRUP)는 파워업구간에서 하이레벨이고, 파워업구간이 종료된 후 로우레벨로 천이하는 신호이다.
이와 같은 구성의 플래그신호 생성부(16)는 파워업구간에서 하이레벨의 파워업신호(PWRUP)에 의해 낸드게이트(ND11)의 출력신호는 하이레벨로 초기화된다. 이와 같은 상태에서, 하이레벨의 SRR펄스신호(SRR_P)가 입력되는 경우 셋신호(/S)가 로우레벨이 되어 SRR플래그신호(SRR_FLAG)는 로우레벨로 생성되고, 하이레벨의 리 드신호(READP)가 입력되는 경우 리셋신호(/R)가 로우레벨이 되어 SRR플래그신호(SRR_FLAG)는 하이레벨로 천이한다.
액티브신호 생성부(2)는 도 5에 도시된 바와 같이, 뱅크액티브를 위한 외부 액티브 커맨드(EXT_ACT) 및 SRR플래그신호(SRR_FLAG)를 입력받아 논리곱 연산을 수행하여 내부 액티브 커맨드(INT_ACT)를 생성하는 낸드게이트(ND20) 및 인버터(IV20)로 구성된다. 여기서, 내부 액티브 커맨드(INT_ACT)는 하이레벨로 인에이블되어 뱅크를 액티브 시킨다.
이와 같은 구성의 액티브신호 생성부(2)는 로우레벨의 SRR플래그신호(SRR_FLAG)가 입력되는 경우 외부 액티브 커맨드(EXT_ACT)에 관계없이 내부 액티브 커맨드(INT_ACT)를 로우레벨로 디스에이블시키고, 하이레벨의 SRR플래그신호(SRR_FLAG)가 입력되는 경우 외부 액티브 커맨드(EXT_ACT)를 내부 액티브 커맨드(INT_ACT)로 전달한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
우선, JEDEC SPEC에 따라 SRR이 개시되면 SRR 커맨드(SRR_CMD)가 하이레벨로 인에이블된다. 이때, 반도체 메모리 장치가 아이들(idle) 상태이면 아이들신호 생성부(10)에서 생성되는 아이들신호(IDLE)는 하이레벨이 된다.
다음으로, SRR신호 생성부(12)는 SRR 커맨드(SRR_CMD) 및 아이들신호(IDLE)를 입력받아 SRR신호(SRR)를 생성한다. 좀 더 구체적으로, SRR 커맨드(SRR_CMD) 및 아이들신호(IDLE)가 모두 하이레벨로 입력되는 경우 풀업부(120)의 PMOS 트랜지스 터(P10, P11)이 턴온되어 노드(nd10)은 풀업구동되어 SRR신호(SRR)는 하이레벨이 된다.
다음으로, 펄스신호 생성부(14)는 하이레벨로 인에이블된 SRR신호(SRR)를 입력받아 소정 구간 동안 인에이블되는 펄스신호인 SRR펄스신호(SRR_P)를 생성한다.
다음으로, 플래그신호 생성부(16)는 SRR펄스신호(SRR_P)를 입력받아 SRR플래그신호(SRR_FLAG)를 생성한다. 좀 더 구체적으로 파워업 구간에서 하이레벨의 파워업신호(PWRUP)에 의해 낸드게이트(ND11)의 출력신호는 하이레벨로 초기화된다. 이와 같은 상태에서, 하이레벨의 SRR펄스신호(SRR_P)가 입력되는 경우 셋신호(/S)가 로우레벨이 되어 SRR플래그신호(SRR_FLAG)는 로우레벨로 생성된다. 이후, SRR을 위한 리드동작이 수행되는 경우 리드신호(READP)가 하이레벨로 입력되어 리셋신호(/R)를 로우레벨로 천이되므로 SRR플래그신호(SRR_FLAG)는 하이레벨로 천이된다.
이상을 정리하면 본 실시예에 따른 플래그신호 생성회로(1)에서 생성되는 SRR플래그신호(SRR_FLAG)는 SRR이 개시된 후 SRR펄스신호(SRR_P)가 하이레벨로 입력되는 구간부터 하이레벨의 리드신호(READP)가 입력될 때까지는 로우레벨로 인에이블되고, 하이레벨의 리드신호(READP)가 입력된 후에는 하이레벨로 천이된다.
따라서, SRR을 위한 리드 동작의 수행 전에는 SRR플래그신호(SRR_FLAG)가 로우레벨로 생성되므로 액티브신호 생성부(2)는 외부 액티브 커맨드(EXT_ACT)에 관계없이 내부 액티브 커맨드(INT_ACT)를 로우레벨로 디스에이블시킨다. 즉, SRR을 위한 리드 동작의 수행 전에는 뱅크 액티브를 위해 입력되는 외부 액티브 커맨드(EXT_ACT)가 무시된다. 한편, SRR을 위한 리드 동작의 수행 후에는 SRR플래그신 호(SRR_FLAG)가 하이레벨로 생성되므로 액티브신호 생성부(2)는 외부 액티브 커맨드(EXT_ACT)를 내부 액티브 커맨드(INT_ACT)로 전달하여 정상적인 뱅크 액티브 동작이 수행되도록 한다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 SRR을 위한 리드 동작 전에 입력되는 외부 액티브 커맨드(EXT_ACT)는 무시하고, SRR을 위한 리드 동작 후에 외부 액티브 커맨드(EXT_ACT)가 입력되는 경우에는 정상적인 액티브 동작이 수행되도록 하고 있다. 따라서, 본 실시예에 따른 반도체 메모리 장치는 JEDEC SPEC과 다르게 SRR을 위한 리드 동작이 수행되기 전에 외부 액티브 커맨드(EXT_ACT)가 입력되더라도 무방하다. 이때, 입력되는 외부 액티브 커맨드(EXT_ACT)는 무시되므로, JEDEC SPEC에도 모순되지 않는다.
도 1은 JEDEC SPEC에서 규정된 SRR의 동작 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 SRR신호 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 플래그신호 생성부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치에 포함된 액티브신호 생성부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 플래그신호 생성회로 10: 아이들신호 생성부
12: SRR신호 생성부 14: 펄스신호 생성부
16: 플래그신호 생성부 2: 액티브신호 생성부

Claims (19)

  1. 아이들신호 및 SRR 커맨드를 입력받아 SRR신호를 생성하는 SRR신호 생성부;
    SRR신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 및
    상기 펄스신호 및 SRR을 위한 리드신호를 입력받아 플래그신호를 생성하는 플래그신호 생성부를 포함하는 플래그신호 생성회로.
  2. 제 1 항에 있어서, 상기 SRR신호 생성부는 반도체 메모리 장치가 아이들(idle) 상태에서 SRR 커맨드가 입력되는 경우 인에이블되는 SRR신호를 생성하는 플래그신호 생성회로.
  3. 제 2 항에 있어서, 상기 SRR신호 생성부는
    상기 아이들신호 및 상기 SRR 커맨드에 응답하여 제1 노드를 풀업구동하는 풀업부;
    상기 아이들신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자; 및
    상기 제1 노드와 제2 노드의 신호를 래치하는 래치를 포함하는 플래그신호 생성회로.
  4. 제 1 항에 있어서, 상기 펄스신호 생성부는 상기 SRR신호가 인에이블되는 구간에서 상기 펄스신호를 생성하는 플래그신호 생성회로.
  5. 제 1 항에 있어서, 상기 플래그신호 생성부는 상기 펄스신호가 입력되는 구간부터 상기 리드신호가 입력되는 구간까지 인에이블되는 상기 플래그신호를 생성하는 플래그신호 생성회로.
  6. 제 5 항에 있어서, 상기 플래그신호 생성부는
    상기 리드신호 및 파워업신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 펄스신호의 반전신호를 셋신호로 입력받고, 상기 논리부의 출력신호를 리셋신호로 입력받아 래치하여 상기 플래그신호를 생성하는 래치부를 포함하는 플래그신호 생성회로.
  7. 제 6 항에 있어서, 상기 논리부는 상기 리드신호가 인에이블되거나 파워업 구간에서 인에이블되는 상기 리셋신호를 생성하는 플래그신호 생성회로.
  8. 제 7 항에 있어서, 상기 플래그신호는 상기 셋신호가 인에이블되는 경우 인에이블되고, 상기 리셋신호가 인에이블되는 경우 디스에이블되는 플래그신호 생성회로.
  9. SRR이 개시된 후 SRR을 위한 리드신호가 입력되는 구간까지 인에이블되는 플래그신호를 생성하는 플래그신호 생성회로; 및
    상기 플래그신호 및 외부액티브신호를 입력받아 내부액티브신호를 생성하는 액티브신호 생성부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 플래그신호 생성회로는
    아이들신호 및 SRR 커맨드를 입력받아 SRR신호를 생성하는 SRR신호 생성부;
    SRR신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 및
    상기 펄스신호 및 SRR을 위한 리드신호를 입력받아 플래그신호를 생성하는 플래그신호 생성부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 SRR신호 생성부는 반도체 메모리 장치가 아이들(idle) 상태에서 SRR 커맨드가 입력되는 경우 인에이블되는 SRR신호를 생성하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 SRR신호 생성부는
    상기 아이들신호 및 상기 SRR 커맨드에 응답하여 제1 노드를 풀업구동하는 풀업부;
    상기 아이들신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자; 및
    상기 제1 노드와 제2 노드의 신호를 래치하는 래치를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 펄스신호 생성부는 상기 SRR신호가 인에이블되는 구간에서 상기 펄스신호를 생성하는 반도체 메모리 장치.
  14. 제 10 항에 있어서, 상기 플래그신호 생성부는 상기 펄스신호가 입력되는 구간부터 상기 리드신호가 입력되는 구간까지 인에이블되는 상기 플래그신호를 생성 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 플래그신호 생성부는
    상기 리드신호 및 파워업신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 펄스신호의 반전신호를 셋신호로 입력받고, 상기 논리부의 출력신호를 리셋신호로 입력받아 래치하여 상기 플래그신호를 생성하는 래치부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 논리부는 상기 리드신호가 인에이블되거나 파워업 구간에서 인에이블되는 상기 리셋신호를 생성하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 플래그신호는 상기 셋신호가 인에이블되는 경우 인에이블되고, 상기 리셋신호가 인에이블되는 경우 디스에이블되는 반도체 메모리 장치.
  18. 제 9 항에 있어서, 상기 액티브신호 생성부는 상기 플래그신호가 디스에이블 되는 경우 상기 외부액티브신호를 상기 내부액티브신호로 전달하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 액티브신호 생성부는 상기 플래그신호 및 상기 외부액티브신호를 입력받아 논리곱 연산을 수행하여 상기 내부액티브신호를 생성하는 반도체 메모리 장치.
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