KR100904741B1 - 데이터 출력 회로 - Google Patents

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KR100904741B1
KR100904741B1 KR1020080039584A KR20080039584A KR100904741B1 KR 100904741 B1 KR100904741 B1 KR 100904741B1 KR 1020080039584 A KR1020080039584 A KR 1020080039584A KR 20080039584 A KR20080039584 A KR 20080039584A KR 100904741 B1 KR100904741 B1 KR 100904741B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 제1 커맨드에 응답하여 제1 데이터 또는 제2 데이터를 선택적으로 출력데이터로 출력하는 데이터전달부와, 상기 제1 커맨드에 응답하여 상기 출력데이터를 스트로빙하기 위한 출력 스트로브 신호를 생성하는 스트로브신호 생성부를 포함하여 구성되는 데이터 출력 회로를 제공한다.
SRR, 스트로브, 리드, 충돌

Description

데이터 출력 회로{DATA OUTPUT CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 SRR 동작에 의한 SRR데이터와 리드 동작에 의한 리드(read) 데이터가 글로벌 라인(Global line)에 함께 띄워져 충돌하는 것을 방지하는 데이터 출력 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에는 반도체 메모리에 대한 정보를 담은 SRR(Status Register Read) 데이터를 외부의 요청에 따라 출력하는 SRR 동작 기능이 구비된다.
SRR데이터는 DI(Device Identification), DW(Device Width), DT(Device Type), DS(Density), RI(Revision Identification), RR(Refresh Rate) 등의 정보를 포함한다.
여기서, DI는 제조사 구분 정보이고, RI는 리비전 수행 버전에 대한 정보이며, RR은 리프레시 수행 타이밍에 대한 정보이고, DW는 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보이며, DT는 반도체 메모리의 종류를 정의하는 정보이고, DS는 반도체 메모리의 용량 관련 정보이다.
도1은 종래기술에 따른 데이터 출력 회로를 보인 블럭도이고, 도2는 도1의 스트로브신호 생성부를 도시한 도면이다.
종래의 데이터 출력 회로는 신호입력부(10), 메모리부(20), SRR저장부(30), 데이터전달부(40), 스트로브신호 생성부(50) 및 출력패드부(60)를 포함하여 구성된다.
신호입력부(10)는 리드 커맨드(RD) 및 SRR 커맨드(dSRR)에 응답하여 리드 신호(dRD)를 생성한다. 보다 자세하게는, 신호입력부(10)는 리드 커맨드(RD) 및 SRR 커맨드(dSRR) 중 어느 하나만 입력되면, 하이레벨로 인에이블된 리드 신호(dRD)를 생성한다. 여기서, 리드 커맨드(RD)는 리드 동작을 위해 하이레벨로 인에이블되는 신호이고, SRR 커맨드(dSRR)는 SRR 동작을 위해 하이레벨로 인에이블되는 신호이다.
메모리부(20)는 하이레벨로 인에이블된 리드 신호(dRD)가 입력되는 경우 리드 데이터(RD_DATA) 및 제1 내지 제4 스트로브 신호(PINb[0:3])를 출력한다. 여기서, 제1 내지 제4 스트로브 신호(PINb[0:3])는 메모리부(20)가 4개의 뱅크로 구성된 경우 각각의 뱅크에서 출력된 리드 데이터(RD_DATA)를 스트로빙하기 위한 신호로서, 로우레벨로 인에이블되어 출력된다.
데이터전달부(40)는 리드 데이터(RD_DATA)와 SRR데이터(SRR_DATA)를 입력받아 출력데이터(OUT_DATA)로 출력한다. 이때, SRR데이터(SRR_DATA)는 SRR 커맨드(dSRR)에 응답하여 SRR저장부(30)로부터 입력된다. 출력데이터(OUT_DATA)는 글로벌 라인(Global line)을 통해 출력패드부(50)에 전달된다.
스트로브신호 생성부(50)는 메모리부(20)에서 입력되는 제1 내지 제4 스트로 브신호(PINb[0:3])에 응답하여 출력 스트로브신호(PINb_SUM)를 생성한다. 출력 스트로브신호(PINb_SUM)는 제1 내지 제4 스트로브신호(PINb[0:3]) 중 적어도 하나가 로우레벨로 입력되는 경우 하이레벨로 인에이블된다.
출력 패드부(60)는 데이터전달부(40)에서 입력받은 출력데이터(OUT_DATA)를 출력 스트로브신호(PINb_SUM)에 스트로빙하여 출력한다.
이와 같이 구성된 데이터 출력 회로의 동작을 리드 동작과 SRR 동작으로 구분하여 살펴보면 다음과 같다.
먼저, 하이레벨의 리드 커맨드(RD)가 입력되는 경우 신호입력부(10)는 하이레벨로 인에이블된 리드 신호(dRD)를 출력하고, 메모리부(20)는 리드 신호(dRD)에 응답하여 리드 데이터(RD_DATA) 및 제1 내지 제4 스트로브신호(PINb[0:3])를 출력한다. 데이터전달부(40)는 리드 데이터(RD_DATA)를 입력받아 출력데이터(OUT_DATA)로 출력 패드부(60)로 전송한다. 스트로브신호 생성부(50)는 제1 내지 제4 스트로브신호(PINb[0:3])에 응답하여 하이레벨로 인에이블된 출력 스트로브신호(PINb_SUM)를 생성한다. 출력 패드부(60)는 출력데이터(OUT_DATA)를 출력 스트로브신호(PINb_SUM)로 스트로빙하여 출력한다.
다음, SRR 커맨드(dSRR)가 입력되는 경우 신호입력부(10)는 인에이블된 리드 신호(dRD)를 생성한다. 메모리부(20)는 리드 신호(dRD)에 응답하여 리드 데이터(RD_DATA) 및 제1 내지 제4 스트로브신호(PINb[0:3])를 출력한다. 이때, 제1 내지 제4 스트로브신호(PINb[0:3]) 중 디폴트로 설정된 뱅크에서 출력되는 신호는 로우레벨로 생성되므로, 스트로브신호 생성부(60)는 하이레벨의 출력 스트로브신 호(PINb_SUM)를 출력한다. 한편, 데이터전달부(40)는 SRR 커맨드(dSRR)에 응답하여 SRR저장부(30)에서 SRR데이터(SRR_DATA)를 입력받고, 메모리부(20)에서 리드 데이터(RD_DATA)를 동시에 입력받게 된다. 따라서, SRR데이터(SRR_DATA)와 리드 데이터(RD_DATA)는 모두 글로벌 라인에 띄워져 출력데이터(OUT_DATA)로 출력된다.
이와 같이, 종래의 데이터 출력 회로는 리드 커맨드의 입력 여부에 상관없이 SRR 커맨드가 입력되는 경우 출력 스트로브신호를 생성하기 위한 스트로브신호를 발생시키기 위해 무조건 리드 동작에 진입하였다. 따라서, 리드 동작시 발생한 리드 데이터와 SRR데이터가 글로벌 라인에 함께 띄워져 두 신호 간의 충돌에 의한 불필요한 전류 소모가 발생하는 문제점이 있었다.
본 발명은 SRR 동작시 리드 신호를 발생시키지 않고, SRR 커맨드만으로 SRR데이터를 스트로빙하기 위한 출력 스트로브신호를 생성할 수 있도록 하여 리드 동작과 SRR 동작을 완전히 분리함으로써, 글로벌라인에서 SRR데이터와 리드 데이터가 충돌하여 불필요한 전류 소모가 발생하는 것을 방지한 데이터 출력 회로를 개시한다.
이를 위해 본 발명은 제1 커맨드에 응답하여 제1 데이터 또는 제2 데이터를 선택적으로 출력데이터로 출력하는 데이터전달부와, 상기 제1 커맨드에 응답하여 상기 출력데이터를 스트로빙하기 위한 출력 스트로브 신호를 생성하는 스트로브신호 생성부를 포함하여 구성되는 데이터 출력 회로를 제공한다.
본 발명에서, 상기 제1 커맨드는 SRR 동작을 위해 인에이블되는 신호인 것이 바람직하다.
본 발명에서, 상기 제1 데이터는 상기 제1 커맨드가 인에이블된 경우 상기 데이터전달부로 입력되는 것이 바람직하다.
본 발명에서, 상기 제2 데이터는 상기 제1 커맨드가 디스에이블된 경우 상기 데이터전달부로 입력되는 것이 바람직하다.
본 발명에서, 제2 커맨드에 응답하여 상기 제2 데이터 및 스트로브신호를 생성하는 메모리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 커맨드는 리드 동작을 위해 인에이블되는 신호인 것이 바람직하다.
본 발명에서, 상기 스트로브신호 생성부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 스트로브신호 생성부는 상기 제1 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제1 인에이블신호를 생성하는 제1 신호생성부와, 상기 제1 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제2 인에이블신호를 생성하는 제2 신호생성부와, 상기 제1 인에이블신호 및 제2 인에이블신호를 입력받아 부정논리곱 연산을 수행하는 논리소자를 포함하여 구성된다.
또한, 본 발명은 제1 커맨드에 응답하여 리드 신호를 생성하는 신호입력부와, 상기 리드 신호에 응답하여 제1 데이터와 스트로브 신호를 생성하는 메모리부와, 제2 커맨드에 응답하여 상기 제1 데이터 또는 제2 데이터를 선택적으로 출력데이터로 출력하는 데이터전달부와, 상기 스트로브 신호 또는 상기 제2 커맨드 신호에 응답하여 상기 출력데이터를 스트로빙하기 위한 출력 스트로브신호를 생성하는 스트로브 생성부를 포함하여 구성되는 데이터 출력 회로를 제공한다.
본 발명에서, 상기 제1 커맨드는 리드 동작을 위해 인에이블되는 신호인 것이 바람직하다.
본 발명에서, 상기 제2 커맨드는 SRR 동작을 위해 인에이블되는 신호인 것이 바람직하다.
본 발명에서, 상기 신호입력부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 리드 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 신호입력부는 상기 제2 커맨드가 인에이블되는 경우 디스 에이블된 리드 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 메모리부는 상기 리드 신호에 응답하여 인에이블된 제1 데이터 및 인에이블된 스트로브신호를 출력하는 것이 바람직하다.
본 발명에서, 상기 스트로브신호 생성부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 스트로브신호 생성부는 상기 제2 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 스트로브신호 생성부는 상기 제2 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제1 인에이블신호를 생성하는 제1 신호생성부와, 상기 제2 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제2 인에이블신호를 생성하는 제2 신호생성부와, 상기 제1 인에이블신호 및 제2 인에이블신호를 입력받아 부정논리곱 연산을 수행하는 논리소자를 포함하여 구성된다.
이하, 실시예를 참조하여 본 발명을 더욱 상세히 설명하도록 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명에 따른 데이터 출력 회로를 도시한 블럭도이고, 도3은 도2의 스트로브신호 생성부를 도시한 도면이며, 도4는 도3에 도시된 스트로브신호 생성부의 동작을 설명하기 위한 타이밍도이다.
본 발명에 따른 반도체 메모리 장치는 도2에 도시한 바와 같이, 신호입력 부(110), 메모리부(120), SRR저장부(130), 데이터전달부(140), 스트로브신호 생성부(150) 및 출력패드부(160)를 포함하여 구성된다.
신호입력부(110)는 리드 커맨드(RD)에 응답하여 리드 신호(dRD)를 생성한다. 기존에 SRR 커맨드(dSRR)가 입력되던 입력단은 접지전압(VSS)이 연결되어 로우레벨로 설정된다. 따라서, 신호입력부(10)는 리드 동작 진입시 하이레벨로 인에이블된 리드 신호(dRD)를 출력하며, SRR 동작시에는 로우레벨로 디스에이블된 리드 신호(dRD)를 출력하게 된다. 여기서, 리드 커맨드(RD)는 리드 동작을 위해 하이레벨로 인에이블되는 신호이고, SRR 커맨드(dSRR)는 SRR 동작을 위해 하이레벨로 인에이블되는 신호이다.
메모리부(120)는 하이레벨로 인에이블된 리드 신호(dRD)가 입력되는 경우 리드 데이터(RD_DATA) 및 제1 내지 제4 스트로브신호(PINb[0:3])를 출력한다. 여기서, 제1 내지 제4 스트로브신호(PINb[0:3])는 메모리부(120)가 4개의 뱅크로 구성되는 경우 각각의 뱅크에서 리드 데이터(RD_DATA)를 스트로빙하기 위해 출력되는 신호로서, 로우레벨로 인에이블되어 출력된다.
데이터전달부(140)는 SRR 커맨드(dSRR)에 응답하여 리드 데이터(RD_DATA) 또는 SRR데이터(SRR_DATA)를 선택적으로 출력데이터(OUT_DATA)로 출력한다. 즉, SRR 커맨드(dSRR)가 하이레벨로 인에이블된 경우 데이터전달부(140)는 SRR 커맨드(dSRR)에 응답하여 SRR저장부(130)로부터 SRR데이터(SRR_DATA)를 입력받고, 반면, SRR 커맨드(dSRR)가 로우레벨로 디스에이블된 경우 데이터전달부(140)는 메모리부(120)로부터 리드 데이터(RD_DATA)를 입력받는다. 출력데이터(OUT_DATA)는 글 로벌 라인(미도시)을 통해 출력 패드부(160)로 전달된다.
스트로브신호 생성부(150)는 SRR 커맨드(dSRR) 또는 제1 내지 제4 스트로브신호(PINb[0:3])에 응답하여 출력 스트로브신호(PINb_SUM)를 생성한다. 즉, 스트로브신호 생성부(150)는 SRR 동작시 인에이블된 SRR 커맨드(dSRR)에 응답하여 하이레벨로 인에이블된 출력 스트로브신호(PINb_SUM)를 생성하며, 리드 동작시 제1 내지 제4 스트로브신호(PINb[0:3]) 중 로우레벨로 인에이블된 신호에 응답하여 하이레벨로 인에이블된 출력 스트로브신호(PINb_SUM)를 생성한다.
좀 더 구체적으로, 스트로브신호 생성부(150)는 도3에 도시된 바와 같이, SRR 커맨드(dSRR)와 제1, 제2 스트로브신호(PINb[0:1])에 응답하여 인에이블된 제1 인에이블신호(EN11)를 생성하는 제1 신호생성부(151)와, SRR 커맨드(dSRR)와 제3, 제4 스트로브신호(PINb[2:3])에 응답하여 인에이블된 제2 인에이블신호(EN12)를 생성하는 제2 신호생성부(152)와, 제1 인에이블신호(EN11) 및 제2 인에이블신호(EN12)를 입력받아 부정논리곱 연산을 수행하여 출력 스트로브신호(PINb_SUM)를 생성하는 제3 신호생성부(153)로 구성된다.
제1 신호생성부(151)는 제1, 제2 스트로브신호(PINb[0:1]) 및 SRR출력신호(dSRR)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND151)와, 낸드게이트(ND151)의 출력신호를 반전시키는 인버터(IV152)로 구성된다.
제2 신호생성부(152)는 제3, 제4 스트로브신호(PINb[2:3]) 및 SRR출력신호(dSRR)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND152)와, 낸드게이트(ND152)의 출력신호를 반전시키는 인버터(IV153)로 구성된다.
이와 같이 구성된 스트로브신호 생성부(150)는 도4에 도시된 바와 같이, SRR동작시 하이레벨의 SRR 커맨드(dSRR)가 입력되는 경우 하이레벨의 출력 스트로브신호(PINb_SUM)를 생성하고, 리드 동작시 하이레벨의 제1 내지 제4 스트로브신호(PINb[0:3])가 입력되는 경우 하이레벨의 출력 스트로브신호(PINb_SUM)를 생성한다.
한편, 출력 패드부(160)는 데이터전달부(140)가 SRR 커맨드(dSRR)에 응답하여 선택적으로 출력한 출력데이터(OUT_DATA)를 입력받아 출력 스트로브신호(PINb_SUM)로 스트로빙하여 출력한다.
이와 같이 구성된 데이터 출력 회로의 동작을 SRR 동작과 리드 동작으로 구분하여 살펴보면 다음과 같다.
먼저, 하이레벨의 리드 커맨드(RD)가 입력되는 경우 신호입력부(110)는 하이레벨로 인에이블된 리드 신호(dRD)를 생성하여 메모리부(120)는 리드 신호(dRD)에 응답하여 리드 데이터(RD_DATA) 및 제1 내지 제4 스트로브신호(PINb[0:3])를 출력한다. 데이터전달부(140)는 로우레벨의 SRR 커맨드(dSRR)에 의해 SRR데이터(SRR_DATA)는 입력받지 않고, 리드 데이터(RD_DATA)를 입력받아 출력데이터(OUT_DATA)로 출력 패드부(160)에 전달한다. 이때, 스트로브신호 생성부(150)는 제1 내지 제4 스트로브신호(PINb[0:3]) 중 로우레벨의 신호에 응답하여 하이레벨로 인에이블된 출력 스트로브신호(PINb_SUM)를 생성한다.
한편, 하이레벨의 SRR 커맨드(dSRR)가 입력되는 경우 신호입력부(110)는 로우레벨로 디스에이블된 리드 신호(dRD)를 생성하여 메모리부(120)는 리드 데이 터(RD_DATA) 및 제1 내지 제4 스트로브신호(PINb[0:3])를 출력하지 않는다. 이때, 데이터전달부(140)는 SRR 커맨드(dSRR)에 응답하여 SRR데이터(SRR_DATA)를 입력받아 출력데이터(OUT_DATA)로 출력 패드부(160)로 전달하고, 스트로브신호 생성부(150)는 제1 내지 제4 스트로브신호(PINb[0:3])없이 SRR 커맨드(dSRR)만으로 하이레벨로 인에이블된 출력 스트로브신호(PINb_SUM)를 생성한다.
전술한 바와 같이, 데이터전달부(140)에는 리드 동작시 리드 데이터(RD_DATA)만 입력되고, SRR 동작시 SRR데이터(SRR_DATA)만 입력되므로, 글로벌 라인에서의 신호 충돌은 발생하지 않는다.
도1은 종래기술에 따른 반도체 메모리 장치를 보인 블럭도이다.
도2는 본 발명에 따른 반도체 메모리 장치를 도시한 블럭도이다.
도3은 도2의 스트로브신호 생성부를 도시한 도면이다.
도4는 도3에 도시된 스트로브신호 생성부의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 신호입력부 120: 메모리부
130: SRR저장부 140: 데이터전달부
150: 스트로브신호 생성부 160: 출력 패드부
RD: 리드 커맨드 dSRR: SRR 커맨드
SRR_DATA: SRR데이터

Claims (17)

  1. 제1 커맨드에 응답하여 제1 데이터 또는 제2 데이터를 선택적으로 출력데이터로 출력하는 데이터전달부; 및
    상기 제1 커맨드에 응답하여 상기 출력데이터를 스트로빙하기 위한 출력 스트로브 신호를 생성하는 스트로브신호 생성부를 포함하여 구성되는 데이터 출력 회로.
  2. 제 1 항에 있어서, 상기 제1 커맨드는 SRR 동작을 위해 인에이블되는 신호인 데이터 출력 회로.
  3. 제 2 항에 있어서, 상기 제1 데이터는 상기 제1 커맨드가 인에이블된 경우 상기 데이터전달부로 입력되는 데이터 출력 회로.
  4. 제 2 항에 있어서, 상기 제2 데이터는 상기 제1 커맨드가 디스에이블된 경우 상기 데이터전달부로 입력되는 데이터 출력 회로.
  5. 제 1 항에 있어서, 제2 커맨드에 응답하여 상기 제2 데이터 및 스트로브신호를 생성하는 메모리부를 더 포함하는 데이터 출력 회로.
  6. 제 5 항에 있어서, 상기 제2 커맨드는 리드 동작을 위해 인에이블되는 신호인 데이터 출력 회로.
  7. 제 2 항에 있어서, 상기 스트로브신호 생성부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 데이터 출력 회로.
  8. 제 1 항에 있어서, 상기 스트로브신호 생성부는
    상기 제1 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제1 인에이블신호를 생성하는 제1 신호생성부;
    상기 제1 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제2 인에이블신호를 생성하는 제2 신호생성부; 및
    상기 제1 인에이블신호 및 제2 인에이블신호를 입력받아 부정논리곱 연산을 수행하는 논리소자를 포함하여 구성되는 데이터 출력 회로.
  9. 제1 커맨드에 응답하여 리드 신호를 생성하는 신호입력부;
    상기 리드 신호에 응답하여 제1 데이터와 스트로브 신호를 생성하는 메모리부;
    제2 커맨드에 응답하여 상기 제1 데이터 또는 제2 데이터를 선택적으로 출력데이터로 출력하는 데이터전달부; 및
    상기 스트로브 신호 또는 상기 제2 커맨드 신호에 응답하여 상기 출력데이터 를 스트로빙하기 위한 출력 스트로브신호를 생성하는 스트로브 생성부를 포함하여 구성되는 데이터 출력 회로.
  10. 제 9 항에 있어서, 상기 제1 커맨드는 리드 동작을 위해 인에이블되는 신호인 데이터 출력 회로.
  11. 제 9 항에 있어서, 상기 제2 커맨드는 SRR 동작을 위해 인에이블되는 신호인 데이터 출력 회로.
  12. 제 10 항에 있어서, 상기 신호입력부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 리드 신호를 생성하는 데이터 출력 회로.
  13. 제 11 항에 있어서, 상기 신호입력부는 상기 제2 커맨드가 인에이블되는 경우 디스에이블된 리드 신호를 생성하는 데이터 출력 회로.
  14. 제 12 항에 있어서, 상기 메모리부는 상기 리드 신호에 응답하여 인에이블된 제1 데이터 및 인에이블된 스트로브신호를 출력하는 데이터 출력 회로.
  15. 제 10 항에 있어서, 상기 스트로브신호 생성부는 상기 제1 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 데이터 출력 회로.
  16. 상기 11 항에 있어서, 상기 스트로브신호 생성부는 상기 제2 커맨드가 인에이블되는 경우 인에이블된 출력 스트로브신호를 생성하는 데이터 출력 회로.
  17. 제 9 항에 있어서, 상기 스트로브신호 생성부는
    상기 제2 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제1 인에이블신호를 생성하는 제1 신호생성부;
    상기 제2 커맨드 신호 또는 상기 스트로브 신호에 응답하여 인에이블된 제2 인에이블신호를 생성하는 제2 신호생성부; 및
    상기 제1 인에이블신호 및 제2 인에이블신호를 입력받아 부정논리곱 연산을 수행하는 논리소자를 포함하여 구성되는 데이터 출력 회로.
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KR100955684B1 (ko) 2008-10-02 2010-05-06 주식회사 하이닉스반도체 플래그신호 생성회로 및 반도체 메모리 장치

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