KR20040098904A - 메모리소자의 데이터 입력장치 - Google Patents

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Abstract

본 발명은 데이터 입력 버퍼와 데이터 스트로브 입력 버퍼는 물론 래치까지 모드선택신호에 제어받아 인에이블/드스에이블되도록 하므로써, 특정 모드에서 래치의 불필요한 동작에 의한 전류 소모를 줄일 수 있도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있는 바, 이를 위한 본 발명은 입출력 모드의 선택신호에 응답하여 구동되는 데이터 스트로브 신호의 입력버퍼; 상기 선택신호에 응답하여 구동되는 데이터의 입력버퍼; 상기 선택신호 및 상기 데이터 스트로브 신호를 입력받아, 상기 선택신호의 활성화시에 상기 데이터 스트로브 신호를 출력하고 상기 선택신호의 비활성화시에 제1논리값을 출력하는 리피터; 및 상기 데이터 입력버퍼로부터 제공되는 데이터를 상기 리피터를 통해 입력되는 상기 데이터 스트로브 신호에 스트로브하여 래치하되, 상기 리피터의 출력이 제1논리값일때 디스에이블되는 래치수단을 포함하여 이루어진 반도체 메모리 장치의 데이터 입력 장치를 제공한다.

Description

메모리소자의 데이터 입력장치{DATA INPUT CIRCUIT IN MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 X4, X8 및 X16 등의 다양한 데이터 입출력 모드의 동작이 소자 제작 후에 선택신호에 의해 선택되어 동작되게끔 구성된 메모리 장치에서, 특정 모드(에컨대 X4 또는 X8)의 라이트(write) 동작 시에 발생하는 불필요한 전류 소모량을 줄이기 위한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화화 고속화 요구가 증가하는 최근의 환경에서는 데이터 입출력시에 클럭의 상승 엣지 및 하강 엣지 모두에서 데이터를 입출력할 수 있도록 하는 DDR(Double Data Rate) 동기식 메모리 장치(SDRAM)가 많이 사용되고 있다.
DDR 방식에 따르면, 클럭의 상승 또는 하강 엣지 중 어느 하나에서만 리드/라이트 수행하던 종래의 SDR(Single Data Rate) 방식에 비해, 2배의 입출력 속도로 연속된 데이터 입출력을 수행할 수 있다. 이러한 점에서 메모리 코아의 성능 개선과 무관하게 전체적인 속도의 개선을 이룰 수 있다는 장점이 있다.
또한, 최근에는 데이터 전송 속도를 높이기 위해 멀티비트 구조의 입출력 경로를 설계하고 있다. 멀티 비트 구조에 따르면, 한 번의 데이터 입출력 신호에 의하여 연속적으로 입출력되어 질 수 있는 데이터 비트의 수가 2비트, 4비트, 8비트, 16비트, 32비트 등이 될 수 있다. X4, X8, X16 등은 각각 4비트, 8비트, 16비트 구조의 메모리 장치를 의미한다.
한편, 반도체 메모리 장치는 X4, X8 및 X16 모드를 모두 만족 시킬 수 있도록 설계되어 제작된 다음, 선택신호를 통해 옵션 처리를 실시하여 최종적으로 X4, X8 또는 X16 등의 특정 모드로 동작하게끔 구성된다.
도 1은 선택신호 "X4/X8/X16"에 의해서 X4, X8, X16 모드가 모두 만족될 수 있도록 구현된 종래기술에 따른 DDR SDRAM의 데이터 입력 장치를 나타낸 것이다.
도 1에는 X16 모드의 구현이 가능하도록 16개의 데이터 입력 경로가 존재하며, 예컨대 선택신호 "X4/X8/X16"에 의해 X16 모드로 동작할 때, 16개의 경로가 모두 동작하여 이 경로를 통해 외부로부터 16 비트의 데이터<0:15>가 입력되어 데이터 입력 버퍼(1)에 올려진다. 그리고, 16개의 데이터 입력 버퍼(1)로부터 출력되는 입력 데이터(In<0:15>)는 어퍼측과 로어측으로 분리되어 UDQS 입력버퍼(3) 및 LDQS입력버퍼(4)로 입력되는 2개의 데이터 스트로브 신호 (UDQS, LDQS)에 의해 스트로브되어서 16개의 래치(2)에 각각 래치된 후, 각 래치의 출력인 16개의 데이터 ALGN_PD/FD<0:15>가 다음 스테이지인 멀티플렉서(MUX)로 전송된다.
이러한 구성의 DDR SDRAM에서, 선택신호 "X4/X8/X16"의해서 X4 모드 동작 시에는 데이터 경로 2/6/9/13, 그리고 X8 모드 동작시에는 데이터 경로 1/3/5/7/9/11/13/15를 통해서만 데이터가 리드/라이트 된다.
이때, 다른 입출력에 해당하는 버퍼들은 불필요한 전류 소모를 줄이기 위해모두 오프('OFF')되어야 한다. 물론 X4 모드나 X8 모드로 동작할 때에는 로어측 데이터 스트로브(LDSQ)를 사용하지 않으므로, LDQS입력버퍼(4)는 오프('OFF') 시키고 어퍼측 데이터 스트로브(UDSQ)만으로 모든 입출력을 제어해야 한다.
이후, 데이터 입력 버퍼(1)의 출력인 16개 경로의 입력 데이터(In<0:15>)를, 어퍼측 데이터 스트로브 버퍼인 UDQS 입력 버퍼(3)로부터 클럭 상승 및 하강 엣지에 출력되는 데이터 스트로브 신호 UDQS_R/F로 스트로브해서 16개 경로 ALGN_RD/FD<0:15>에 싣어 냄으로써, 라이트용 데이터가 다음 스테이지에서 멀티플렉서로 입력되도록 한다.
이러한 구성의 DRAM에서는 X4 모드 및 X8 모드에서 16개의 래치<0:15>를 모두를 동작시키는 것은 불필요한 전류를 소모하는 것이 된다. 특히 다이내믹 래치를 사용하는 경우에는 그 소모량이 매우 많게 된다.
본 발명은 전술한 종래기술에서의 문제점을 해결하기 위한 것으로서, DDR SDRAM의 동작에서 데이터 입력 버퍼와 데이터 스트로브 입력 버퍼는 물론 래치까지 모드선택신호에 제어를 받도록 함으로써, 특정 모드에서 래치의 불필요한 동작에 의한 전류 소모를 줄일 수 있도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 X4, X8, X16의 데이터 입출력 모드를 모두 만족하는 종래기술에 따른 DDR SDRAM의 데이터 입력장치를 보여주는 블록 구성도,
도 2는 X4, X8, X16의 데이터 입출력 모드를 모두 만족하는 종래기술에 따른 DDR SDRAM의 데이터 입력장치를 보여주는 블록 구성도,
도 3a는 본 발명에 따라 제공되는 데이터 입력 버퍼의 실시 회로도,
도 3b는 본 발명에 따라 제공되는 데이터 스트로브 신호 입력 버퍼(UDQS 입력 버퍼 및 LDQS 입력버퍼)의 실시 회로도,
도 4는 본 발명에 따라 제공되는 래치 회로의 실시 회로도,
도 5는 본 발명에 따라 제공되는 리피터의 실시 회로도.
* 도면의 주요부분에 대한 부호의 설명*
1, 10 : 데이터 입력 버퍼
2, 20 : 래치
3, 30 : 어퍼측 데이터 스트로브 신호 입력 버퍼(UDQS 입력 버퍼)
4, 40 : 로어측 데이터 스트로브 신호 입력 버퍼 (LDQS 입력 버퍼)
50 : 리피터(Repeater)
전술한 기술적 과제를 실현하기 위하여, 본 발명은 입출력 모드의 선택신호에 응답하여 구동되는 데이터 스트로브 신호의 입력버퍼; 상기 선택신호에 응답하여 구동되는 데이터의 입력버퍼; 상기 선택신호 및 상기 데이터 스트로브 신호를 입력받아, 상기 선택신호의 활성화시에 상기 데이터 스트로브 신호를 출력하고 상기 선택신호의 비활성화시에 제1논리값을 출력하는 리피터; 및 상기 데이터 입력버퍼로부터 제공되는 데이터를 상기 리피터를 통해 입력되는 상기 데이터 스트로브 신호에 스트로브하여 래치하되, 상기 리피터의 출력이 제1논리값일때 디스에이블되는 래치수단을 포함하여 이루어진 반도체 메모리 장치의 데이터 입력 장치를 제공한다.
이러한 구성의 본 발명을 제공함으로써, 예컨대 X4, X8, X16의 입출력모드를 지원하는 메모리에서 X4 및 X8 모드에서 입출력 경로에 해당하지 않은 래치수단은 디스에이블시킬 수 있어 입출력 동작시의 소비 전류를 줄일 수 있다.
이하 첨부된 도면을 참고하면서, 본 발명의 실시예의 구성과 각 구성요소의 작동 상태에 대해 설명하도록 한다.
도 2는 X4, X8, X16의 데이터 입출력 모드를 모두 만족하는 종래기술에 따른 DDR SDRAM의 데이터 입력장치를 보여주는 블록 구성도이다.
도 2의 데이터 입력장치는 데이터 스트로브 신호 입력 버퍼(30, 40)와 16개의 래치(20) 사이의 모든 경로에 모드선택신호 "X4/X8/X16"에 제어받는 리피터(Repeater: 50)가 추가된 구성되어 있다. 이에 의해 X16 모드에서는 모든 경로의 래치(20)가 동작하지만, X4 또는 X8 모드에서는 대응하는 입출입 경로의 래치(20)만이 동작하도록 하여, 전류 소모를 줄일 수 있다.
구체적으로 그 구성을 살펴보면, 데이터 스트로브 신호 입력버퍼(30, 40)와, 모드선택신호에 제어받아 선택된 것만 인에이블되는 복수의 데이터입력버퍼(10)와, 모드선택신호에 제어받아 선택된 것만 상기 데이터 스트로브 신호 입력버퍼(30, 40)의 출력신호를 전달하고, 비선택된 것은 래치(20)를 디스에이블시키기 위한 신호를 출력하는 복수의 리피터(50)와, 상기 각 데이터입력버퍼(10)의 출력신호를 대응되는 상기 리피터(50)의 출력신호로 스트로빙하여 래치한 후 출력하는 복수의 래치(20)를 포함하여 구성된다.
도 2의 DDR SDRAM은 X4 모드 동작 시에는 경로 DQ2/6/9/13, 그리고 X8 모드 동작시에는 경로 DQ1/3/5/7/9/11/13/15를 통해서만 데이터가 리드/라이트 된다. 예를 들어, X4 모드 동작의 경우, 입력 데이터 IN<2, 6, 9, 13>만 데이터 입력 버퍼(10)를 통해 입력되도록 해당되는 데이터 입력 버퍼<2, 6, 9, 13>만 인에이블되고 나머지 데이터 입력 버퍼<0, 1, 3, 5, 7, 8, 10, 11, 12, 14, 15>는 모두 디스에이블된다.
데이터 입력버퍼(10)의 출력신호인 IN<2, 6, 9, 13>는 클럭 상승 엣지 및 하강 엣지에서의 어퍼측 스트로브 신호 입력버퍼(30) 출력인 신호 UDQS_R/F가 리피터(50)를 거친 신호에 의해 스트로브 되어 래치(20)에 저장된다.
이때, 리피터(50)는 모드선택신호 "X4/X8/X16"에 의해 제어되도록 하여 비 선택된 데이터 경로의 래치(20)에서 발생하는 불필요한 전류소모를 줄이게 된다.
이 경우 도 1의 종래 기술에서는 래치의 출력신호 ALGN_RD/FD<0:15>가 모두 토글하였지만, 도 2의 본 발명에서는 신호 ALGN_RD/FD<2, 6, 9, 13>만 토글하게 된다. 이후 다음 스테이지인 멀티플렉서 스테이지와 라이트 드라이브에서는 신호 ALGN_RD/FD<2, 6, 9, 13>를 컬럼어드레스에 의해 글로벌 라인에 올리게 된다.
도 3a 및 도 3b는 각각 도 2의 구성에서 사용되는 데이터 입력 버퍼(10) 및 데이터 스트로브 신호 입력 버퍼(30, 40)의 구성예를 도시한 도면이다.
도 3a에서 데이터 입력 버퍼는 입력 데이터 IN<0: 15>를 기준전압 Vref와 비교하여 출력을 발생하는 차동증폭기 형식으로 구성되며, 모드 선택신호 "X4/X8/X16"에 따라 인에이블/드스에이블이 제어되도록 구성되어 있다. 구동 전압은 필요에 따라 내부전원 또는 외부전원을 사용할 수 있다.
도 3b의 데이터 스트로브 신호 입력 버퍼(30, 40) 역시 도 3a의 데이터 버퍼와 본질적으로 동일하게 구성되었다. 따라서, 입력 신호와 출력 신호가 각각 DQS_R과 DQS일 뿐이며, 해당 입출력 여부는 모드선택신호 "X4/X8/X16"에 따라 제어된다.
결국, 데이터 입력 버퍼(10) 및 데이터 스트로브 신호 입력 버퍼(30, 40)의 작동은 모드선택신호 "X4/X8/X16"에 따라 선택적으로 이루어진다. 즉, X4 모드의 경우에, 데이터는 DQ2/6/9/13을 통해서만, X8 모드의 경우에는 데이터 DQ1/3/5/7/9/11/13/15를 통해서만 라이트 동작이 이루어 지며, 그 이외의 것은 모두 디스에이블 상태가 된다.
예를 들어 X4 모드 동작인 경우 입력 데이터 IN<2, 6, 9, 13>만 관련된 데이터 입력 버퍼<2, 6, 9, 13>를 통해 입력되고 관련되지 않은 나머지 데이터 입력 버퍼는 모두 디스에이블 상태로 놓이게 된다. 데이터 입력 버퍼(10)의 출력 신호인 IN<2, 6, 9, 13> 신호는 어퍼측 데이터 스트로브 신호 입력 버퍼(UDQS 입력 버퍼)(30)의 출력인 UDQS_R/F가 리피터를 거친 신호에 의해 스트로브 되어 래치에 저장된다.
X4 모드 및 X8 모드 동작시 LDQS버퍼(40)는 동작하지 않는다. UDQS_R/F 및 ALGN_R/F 신호는 클럭 상승과 클럭 하강시에 작동함을 모두 표현하기 위해 사용되었으며, 실제는 UDQS_R입력시 ALGN_R이 출력되고, UDQS_F입력시 ALGN_F가 출력된다.
도 4는 도 2의 본 발명의 구성에 사용된 래치 회로(20)의 구성예를 도시한 것이다.
이 래치 회로(20)는 차동 증폭단과 인버터 및 게이트 들로 구성되며, 후술할 리피터(50)로부터의 입력 신호인 펄스 형태의 UDQSR/F_REP <0: 15>가 입력데이터 IN<0: 15>를 스트로빙하여 리피터의 출력신호에 따라 인에이브/디스에이블이 결정된다. 래치 회로(20)는 다이나믹 래치이며, 스테이틱 래치로 구성될 수도 있다.
구체적으로 작동 상태를 설명하면, 후술할 리피터(50)으로부터의 입력 신호인 UDQSR/F_REP<0:15>가 입력되는 셋업 타임 이전에는 IN<0:15> 중 데이터가 있는 신호입력단은 하이('H')로 되고, 홀드 타임 동안 그 값이 유지되면 ALGN_R/F<0:15>의 출력은 하이('H')가 된다.
그후, UDQSR/F_REP<0:15>가 로우('L')로 되더라도 출력은 래치되어 그 값을 유지한다. INB<0:15>는 IN<0:15>가 인버터된 입력이다. 이후, ALGN_R/F 출력은 멀티플렉스를 거치고 라이트 드라이브를 거쳐 메모리 셀에 라이트 된다.
이 과정에서 UDQSR/F_REP<0:15>는 리피터(50)를 거친 신호인데, 리피터950)가 모드선택신호 "X4/X8/X16"의 제어를 받음으로써, 불필요한 입출력에 해당하는 래치(50)의 동작을 방지하게 된다.
도 6은 도 2의 본 발명에서 사용하는 리피터(50) 회로의 구성예를 도시한 것이다.
이 회로에서 리피터(50)는 하나의 NAND 게이트와 인버터로 구성되며, NAND 게이트는 데이터 스트로브 신호 입력 버퍼(30)로부터의 출력 신호와 모드선택신호 "X4/X8/X16"를 입력하여 논리연산을 수행하고 그 결과를 인버터로 출력한다. 또한 인버터는 그 출력 결과를 래치(20)로 출력하게 된다.
즉, 리피터(50)는 현재의 입출력 모드에 따라 선택된 데이터 경로에 해당하는 래치에만 데이터 스트로브 신호를 전달하고, 비선택된 것은 디스에이블시키기 위한 신호(논리 'L')를 출력한다. 예를 들어 X4 신호는 X4 모드에서만, X8 신호는 X8 모드에서만, X16 신호는 X16 모드에서만 활성화되는 신호로서, X4/X8 모드에서는 해당되지 않는 입출력 경로의 리피터 출력은 로우('L')가 되어 래치는 동작하지 않게 된다.
또 리피터(50)는 PMOS/NMOS 대역 비를 조절하여, 하이('H') 전이 시간을 로우('L') 전이 시간 보다 빠르게 하는 등의 스큐를 줄 수 있어, 각각의 입출력 경로별로 데이터 셋업 타임 및 데이터 홀드 타임 특성, 즉 tDS/tDH 특성을 유리하게 제어할 수 있다.
이상과 같이 본 발명에 따른 실시예를 설명하였으나 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변경실시가 가능하다.
예를 들면, 본 실시예에서는 X4/X8/X16 모드를 가지는 경우에 대해서 설명하였지만, X4/X8/X16/X32 모드 또는 X8/X16/X32 모드에서도 그대로 확대 적용될 수 있다. 또한, 메모리 장치에서의 데이터 라이트 경로에 대해서 설명하였지만, 데이터 리드 경로에서도 변형하여 적용할 수 있다. 또, 도 3a, 도 3b, 도 4 및 도 5의 회로 구성도 도시된 것에 한정되지 않으며, 동일한 기능을 한다면, 다른 형태로 구성될 수도 있다.
전술한 바와 같은 구성의 본 발명을 제공함으로써, X4/X8/X16의 멀티 비트 모드를 가지는 DDR SDRAM 메모리에서 X4/X8 모드에서 입출력 경로에 해당하지 않은 모듈은 모두 디스에이블시킬 수 있어 입출력 동작시의 소비 전류를 줄일 수 있게 되었다.

Claims (9)

  1. 입출력 모드의 선택신호에 응답하여 구동되는 데이터 스트로브 신호의 입력버퍼;
    상기 선택신호에 응답하여 구동되는 데이터의 입력버퍼;
    상기 데이터 입력버퍼로부터 제공되는 데이터를 래치하기 위한 래치;
    상기 선택신호 및 상기 데이터 스트로브 신호를 입력받아, 상기 선택신호의 활성화시에 상기 데이터 스트로브 신호를 출력하고 상기 선택신호의 비활성화시에 제1논리값을 출력하는 리피터; 및
    상기 데이터 입력버퍼로부터 제공되는 데이터를 상기 리피터를 통해 입력되는 상기 데이터 스트로브 신호에 스트로브하여 래치하되, 상기 리피터의 출력이 제1논리값일때 디스에이블되는 래치
    를 포함하여 이루어진 반도체 메모리 장치의 데이터 입력 장치.
  2. 제1항에 있어서,
    상기 리피터는,
    상기 데이터 스트로브 신호 입력버퍼로부터 제공되는 데이터 스트로브 신호와 상기 모드선택신호를 입력받는 NAND 게이트; 및
    상기 낸드게이트의 출력을 입력받아 상기 래치로 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 장치.
  3. 제2항에 있어서,
    상기 리피터는 출력신호의 논리 하이('H') 전이 시간이 논리 로우('L') 전이 시간 보다 빠르게 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 장치.
  4. 제1항에 있어서,
    상기 래치는 다이나믹 래치 또는 스택틱 래치인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 장치.
  5. 복수의 입출력 모드를 지원하기 위한 DDR SDRAM에 있어서,
    데이터 스트로브 신호 입력버퍼;
    상기 입출력 모드의 선택신호에 제어받아 선택된 것만 인에이블되는 복수의 데이터입력버퍼;
    모드선택신호에 제어받아 선택된 것만 상기 데이터 스트로브 신호 입력버퍼의 출력신호를 전달하고, 비선택된 것은 하기의 래치를 디스에이블시키기 위한 신호를 출력하는 복수의 리피터;
    상기 각 데이터입력버퍼의 출력신호를 대응되는 상기 리피터의 출력신호로 스트로브하여 래치한 후 출력하는 복수의 래치
    를 포함하여 이루어진 DDR SDRAM.
  6. 제5항에 있어서,
    상기 리피터는,
    상기 데이터 스트로브 신호 입력버퍼의 출력신호와 상기 모드선택신호를 입력받는 NAND 게이트; 및
    상기 낸드게이트의 출력을 입력받아 상기 래치로 출력하는 인버터를 포함하는 것을 특징으로 하는 DDR SDRAM.
  7. 제6항에 있어서,
    상기 리피터는 상기 NAND 게이트 및 상기 인버터를 구성하는 PMOS/NMOS 대역 비를 조절되어 하이('H') 전이 시간이 로우('L') 전이 시간 보다 빠른 것을 특징으로 하는 DDR SDRAM.
  8. 제5항에 있어서,
    상기 입출력모드 선택신호는 X4 모드, X8 모드, 및 X16 모드중 어느 하나에 대응하는 신호인 것을 특징으로 하는 DDR SDRAM.
  9. 제8항에 있어서,
    상기 데이터 스트로브 신호 입력버퍼는
    상기 모드선택신호에 따라 구동하는 로우측 입력버퍼와 어퍼측 입력버퍼로 구성되어, X4 모드 또는 X8 모드에서 로우측 입력버퍼를 디스에이블시키고 어퍼측 입력버퍼를 인에이블시키는 것을 특징으로 하는 DDR SDRAM.
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