KR100862314B1

KR100862314B1 - 반도체 메모리 소자

Info

Publication number: KR100862314B1
Application number: KR1020060095186A
Authority: KR
Inventors: 이창혁
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-28
Filing date: 2006-09-28
Publication date: 2008-10-13
Also published as: US20080084770A1; KR20080030121A; US7447090B2

Abstract

본 발명은 복수의 셀에 데이터를 읽기/쓰기 동작하는 반도체 메모리 소자에 있어서, 상기 각각의 셀에 연결된 제1 및 제2 비트라인쌍에 인가된 데이터를 증폭하기 위하여 활성화되는 제1 및 제2 비트라인센스앰프어레이, 및 액티브신호와 컬럼어드레스 정보에 응답하여, 제1 및 제2 비트라인센스앰프어레이 중 어느 한 비트라인센스앰프어레이를 활성화시키고, 소정시간 이후, 다른 하나의 비트라인센스앰프어레이를 활성화시키는 제어수단을 구비하는 반도체 메모리 소자를 제공한다.

비트라인센스앰프, 컬럼어드레스, 구동제어신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 비트라인센스앰프어레이와 그의 주변회로를 설명하기 위한 블록도.

도 2는 도 1의 비트라인센스앰프어레이를 설명하기 위한 블록도.

도 3은 도 2의 액티브신호, 풀업제어신호, 풀다운제어신호, 및 균등화신호의 타이밍도.

도 4는 본 발명에 따른 비트라인센스앰프어레이와 이를 제어하는 제어부를 설명하기 위한 블록도.

도 5는 도 4의 선택부를 설명하기 위한 회로도.

도 6은 도 4의 지연부의 일부 구성을 설명하기 위한 회로도.

도 7은 도 4의 각 신호들에 대한 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

310 : 제1 비트라인센스앰프어레이

320 : 제2 비트라인센스앰프어레이

500 : 센스앰프구동제어부

510 : 센스앰프구동제어부

521 : 선택부

522 : 제1 지연부

523 : 제2 지연부

600 : 컬럼어드레스디코더

본 발명은 반도체 설계 기술에 관한 것으로, 특히 비트라인센스앰프어레이를 제어하는 제어회로에 관한 것이다.

반도체 메모리 소자를 구성하는 선폭 및 셀 사이즈(cell size)의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이에 맞춰서, 반도체 메모리 소자의 소모전력을 가능한 줄이기 위한 노력도 진행되고 있다.

도 1은 종래 기술에 따른 비트라인센스앰프어레이(30)와 그의 주변회로(10, 20)를 설명하기 위한 블록도이다.

도 1에는, 액티브신호(ACT)에 응답하여 구동제어신호(SAN, BLEQ, SAP)를 생성하는 센스앰프구동제어부(10)와, 컬럼어드레스신호(YA<0:7>)를 디코딩하여 컬럼 선택신호(YI<0:255>)로서 출력하는 컬럼디코더(20), 및 구동제어신호(SAN, BLEQ, SAP) 및 컬럼선택신호(YI<0:255>)를 입력받는 비트라인센스앰프어레이(30)가 도시되어 있다. 비트라인센스앰프어레이(30)는 구동제어신호(SAN, BLEQ, SAP)에 따라 구동전원을 생성하고, 이것을 제공받은 비트라인센스앰프는(도 2에 도시됨) 각각 연결된 비트라인쌍(BL, /BL, 도면에 미도시.)에 인가된 데이터를 증폭한다. 그리고, 컬럼선택신호(YI<0:255>)는 예컨데, 읽기 동작시, 비트라인쌍(BL, /BL)에 증폭된 데이터를 독출하기 위한 신호이다. 다시 말하면, 컬럼선택신호(YI<0:255>)는 256개의 비트라인쌍(BL, /BL)의 증폭된 데이터 중 원하는 데이터를 독출하기 위한 신호이다.

도 2는 도 1의 비트라인센스앰프어레이(30)를 설명하기 위한 블록도이다.

도 2를 참조하면, 비트라인센스앰프어레이(30)는 구동제어신호(SAN, BLEQ, SAP)를 입력받아 구동전원을 생성하는 복수개의 구동전원생성부(31a, 32a), 및 구동전원을 이용하여 증폭동작을 하는 복수의 비트라인센스앰프(SA1, SA2, SA3, SA4)를 포함하는 각 비트라인센스앰프매트(31b, 32b)로 구성된다. 여기서, '31a'인 구동전원생성부와 '32a'인 구동전원생성부는 동일한 구성을 갖고, '31b'인 비트라인센스앰프매트와 '32b'인 비트라인센스앰프매트는 동일한 구성을 갖는다.

이하, 구동전원생성부(31a, 32a)에 입력되는 구동제어신호(SAN, BLEQ, SAP)를 살펴보기로 한다.

구동제어신호 중 풀업제어신호(SAP)는 제1 NMOS 트랜지스터(NM1) 게이트에 입력되어 외부전압(VDD)이 풀업 노드(RTO1)에 공급되는 것을 제어하고, 풀다운제어 신호(SAN)는 제2 NMOS 트랜지스터(NM2) 게이트에 입력되어 풀다운 노드(SB1)가 접지전압(VSS)으로 떨어지는 것을 제어한다. 또한, 균등화신호(BLEQ)는 풀업/다운 노드(RTO1, SB1) 사이에 연결된 균등화부(40a)에 입력되어, 풀업노드(RTO1)와 풀다운노드(SB1)의 전압레벨을 균등화시킨다. 또한, 이 균등화신호(BLEQ)는 비트라인센스앰프(SA1, SA2, SA3, SA4)에 각각 연결된 비트라인쌍(BL,/BL, 도면에 미도시.) 사이에 연결된 비트라인균등화부(도면에 미도시.)에 입력되어 정비트라인(BL)과 부비트라인(/BL)의 전압레벨을 균등화시킨다.

도 3은 도 2의 액티브신호(ACT), 풀업제어신호(SAP), 풀다운제어신호(SAN), 및 균등화신호(BLEQ)의 타이밍도이다.

도 3을 참조하면, 액티브신호(ACT)가 논리'하이'가 되면 균등화신호(BLEQ)가 비활성화되고, 비트라인쌍(BL, /BL)은 약간의 전압차가 나게 된다. 이후, 풀업제어신호(SAP)와 풀다운제어신호(SAN)가 논리'하이'로 활성화되어, 풀업노드(RTO1)는 외부전압(VDD)이 되고 풀다운노드(SB1)는 접지전압(VSS)이 된다. 각 비트라인센스앰프(SA1, SA2, SA3, SA4)는 이 풀업노드(RTO1)와 풀다운노드(SB1)에 생성된 전압을 입력받아 각 연결된 비트라인쌍(BL, /BL)에 인가된 데이터를 증폭한다. 이후, 컬럼선택신호(YI<0:255>)에 의해 증폭된 데이터가 독출된다.

다시 도 2를 참조하여 종래에 문제점을 살펴보면, 풀업제어신호(SAP), 풀다운제어신호(SAN)는 도 3의 타이밍도와 같이 생성된다. 이 풀업제어신호(SAP), 풀다운제어신호(SAN)는 비트라인센스앰프어레이(30)의 모든 비트라인센스앰프(SA1, SA2, SA3, SA4....)들에 동시에 입력된다. 즉, 비트라인센스앰프어레이(30)의 모든 비트라인센스앰프(SA1, SA2, SA3, SA4....)들은 풀업/다운제어신호(SAP, SAN)에 의해 풀업/다운 동작을 하게 된다.

결국, 모든 비트라인센스앰프들의 동작에 의해 소모되는 전류에 의한 IR 드랍(drop)이 도 2의 저항(R1, R2)등에 발생하게 된다. 이것은, 필요로 하는 최소한의 외부전압(VDD)보다 더 높은 전압을 필요로 하게 되고, 불안정한 동작에 의해 라스 투 카스 딜레이 타임(RAS to CAS delay time : 이하 'tRCD')을 늘어나게 하는 문제점이 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 풀업/다운 동작시 비트라인센스앰프들을 선별적으로 구동시킴으로써, 비트라인센스앰프어레이가 활성화될 때, 소모되는 전류를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따르면, 복수의 셀에 데이터를 읽기/쓰기 동작하는 반도체 메모리 소자에 있어서, 상기 각각의 셀에 연결된 제1 및 제2 비트라인쌍에 인가된 데이터를 증폭하기 위하여 활성화되는 제1 및 제2 비트라인센스앰프어레이; 및 액티브신호와 컬럼어드레스 정보에 응답하여, 제1 및 제2 비트라인센스앰프어레이 중 어느 한 비트라인센스앰프어레이를 활성화시키고, 소정시간 이후, 다른 하나의 비트라인센스앰프어레이를 활성화시키는 제어수단을 구비하는 반도체 메모리 소자가 제공된다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 비트라인센스앰프어레이(310, 320)와 제어부(500)를 설명하기 위한 블록도이다.

도 4에는, 제1 비트라인센스앰프어레이(310)와, 제2 비트라인센스앰프어레이(320), 및 액티브신호(ACT), 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)에 응답하여 제1 및 제2 비트라인센스앰프어레이(310, 320) 중 어느 한 비트라인센스앰프어레이를 활성화시키고, 소정시간 이후, 다른 하나의 비트라인센스앰프어레이를 활성화시키는 제어부(500)를 구비한다.

여기서, 제1 및 제2 비트라인센스앰프어레이(310, 320)의 기술적 구현 및 동작은 종래 도 2의 비트라인센스앰프어레이(30)와 실질적으로 동일하다. 다만, 구성에 있어서, 본 발명에 따른 제1 및 제2 비트라인센스앰프어레이(310, 320)는 종래보다 비트라인센스앰프의 개수를 절반으로 줄였다. 즉, 종래의 비트라인센스앰프어레이를 둘로 나누었다. 이것은 회로구성에 따라, 둘 이상으로 나누는 것도 가능하다.

한편, 제어부(500)는 액티브신호(ACT)에 응답하여, 제1 및 제2 비트라인센스 앰프어레이(310, 320)에 입력되는 구동제어신호(SAN, SAP, BLEQ)를 생성하는 센스앰프구동제어부(510), 및 액티브신호(ACT), 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)에 응답하여, 구동제어신호(SAN, SAP, BLEQ)를 출력하고, 소정시간 이후, 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 출력하는 구동제어신호전달제어부(520)를 구비한다.

여기서, 구동제어신호전달제어부(520)는 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)에 대응하는 선택신호(YBS1, YBS2)를 출력하는 선택부(521)와, 선택신호(YBS1, YBS2)에 응답하여 구동제어신호(SAN, SAP, BLEQ) 또는 소정시간 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 출력하는 지연부(522, 523)를 구비한다.

도 4에 도시되어 있듯이, 제1 지연부(522)는 제1 비트라인센스앰프어레이(310)와 센스앰프구동제어부(510) 사이에 연결되어, 제1 선택신호(YBS1)에 따라 구동제어신호(SAN, SAP, BLEQ) 또는 소정시간 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 출력하고, 제2 지연부(523)는 제2 비트라인센스앰프어레이(320)와 센스앰프구동제어부(510) 사이에 연결되어, 제2 선택신호(YBS2)에 따라 구동제어신호(SAN, SAP, BLEQ) 또는 소정시간 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 출력한다.

도 5는 도 4의 선택부(521)의 실시예로서, 제1 선택신호를 출력하는 제1 선택신호생성부(521a)와 제2 선택신호를 출력하는 제2 선택신호생성부(521b)가 도시되어있다.

도 5를 참조하면, 선택부(521)는 액티브신호(ACT)와 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)를 입력받는 제1 NAND 게이트(NAND1)와, 제1 NAND 게이트(NAND1)의 출력신호를 반전하여 제1 선택신호(YSB1)로서 출력하는 제1 인버터(INV1)와, 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)를 반전하는 제2 인버터(INV2)와, 액티브신호(ACT)와 제2 인버터(INV2)의 출력신호를 입력받는 제2 NAND 게이트(NAND2), 및 제2 NAND 게이트(NAND2)의 출력신호를 반전하여 제2 선택신호(YSB2)로서 출력하는 제3 인버터(INV3)를 구비한다.

도 6은 도 4의 지연부(522, 523)의 일부 회로구성을 설명하기 위한 실시예이다.

도 6과 같은 구성은 각각 입력되는 구동제어신호(SAN, SAP, BLEQ)에 대응되어 각 제1 및 제2 지연부(522, 523)에 구비되어야 한다. 다시 말하면, 예컨데, 제1 지연부(522)에 입력되는 구동제어신호가 3가지(SAN, SAP, BLEQ)라면, 도 6과 같은 구성이 제1 지연부(522)에 각 신호에 대응되어 3개 구비되어야 한다. 즉, 도 6에는 제1 지연부(522)의 일부분인 풀업제어신호(SAP)에 대응되는 회로가 도시되어 있다. 때문에, 도 6에 도시된 회로는 제1 선택신호(YBS1)에 따라 풀업제어신호(SAP)를 출력하거나 소정시간 지연후, 지연된 풀업제어신호(D_SAP)를 출력한다.

다시 말하면, 풀업제어신호(SAP)는 소정시간 지연시간을 갖는 지연부(522a)에 입력되고, 풀업제어신호(SAP)와 지연부(522a)에서 출력되는 지연된 풀업제어신호(D_SAP)는 각각 제1 및 제2 트랜스퍼게이트(TG1, TG2)에 입력된다. 그리고, 선택부(521)에서 출력된 제1 선택신호(YBS1)에 의해 풀업제어신호(SAP) 또는 지연된 풀업제어신호(D_SAP)가 제1 비트라인센스앰프어레이(310)에 전달된다. 동일한 구성으 로, 풀다운제어신호(SAN) 또는 지연된 풀다운제어신호(D_SAN)가 제1 비트라인센스앰프어레이(310)에 전달되고, 균등화신호(BLEQ) 또는 지연된 균등화신호(D_BLEQ)가 제1 비트라인센스앰프어레이(310)에 전달된다. 마찬가지로, 제2 지연부(523)는 제2 선택신호(YBS2)에 의해 구동제어신호(SAN, SAP, BLEQ) 또는 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 제2 비트라인센스앰프어레이(320)에 전달한다.

도 4 내지 도 6를 참조하여 다시 설명하면, 선택부(521)는 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)에 따라 제1 및 제2 선택신호(YBS1, YBS2)를 출력한다. 즉, 제1 선택신호(YBS1)는 구동제어신호(SAN, SAP, BLEQ)가 제1 비트라인센스앰프어레이(310)에 입력될 때, 구동제어신호(SAN, SAP, BLEQ)의 소정시간 지연 유/무를 결정하기 위한 신호가 된다. 그리고, 제2 선택신호(YBS2)는 구동제어신호(SAN, SAP, BLEQ)가 제2 비트라인센스앰프어레이(320)에 입력될 때, 구동제어신호(SAN, SAP, BLEQ)의 소정시간 지연 유/무를 결정하기 위한 신호가 된다. 때문에, 제1 및 제2 지연부(522, 523)에 입력되는 구동제어신호(SAN, SAP, BLEQ)는 제1 및 제2 선택신호(YBS1, YBS2)에 따라 그대로 전달되어 출력하거나 소정시간 지연후, 지연된 구동제어신호(D_SAN, D_SAP, D_BLEQ)를 출력한다.

결국, 제1 및 제2 비트라인센스앰프어레이(310, 320) 중 어느 한 베트라인센스앰프어레이가 먼저 활성화되고, 소정시간 이후, 다른 비트라인센스앰프어레이가 활성화되게 된다.

한편, 본 발명에 따른 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)는 제1 및 제2 비트라인센스앰프어레이(310, 320) 중 어느 하나를 먼저 선택하여 활성화시 키기 위한 신호로서, 예컨데, 제1 및 제2 비트라인센스앰프어레이(310, 320)에 의해 증폭되는 비트라인쌍들이 8비트의 컬럼 어드레스중 최상위 비트로 구분될 수 있다면, 컬럼 어드레스 정보를 갖고 있는 신호(YA_PRE)는 최상위 비트와 관련된 신호가 될 수 있다.

도 7은 도 4의 각 신호들에 대한 타이밍도이다.

도 7을 참조하면, 최초 원하는 셀을 접근하기 위해 로우 어드레스와 컬럼 어드레스를 입력받은 후에, 액티브신호(ACT)와 컬럼 어드레스(YA<0:7>)중 원하는 셀의 컬럼 정보를 갖는 특정비트(YA_PRE)를 입력받는다. 예컨데, 원하는 셀의 데이터가 제1 비트라인센스앰프어레이(310)에 의해 증폭된다면, 특정비트(YA_PRE)에 의해 제1 선택신호(YBS1)는 논리'하이'가 되고, 제2 선택신호(YBS2)는 논리'로우'가 된다. 반대로, 원하는 셀의 데이터가 제2 비트라인센스앰프어레이(320)에 의해 증폭된다면, 특정비트(YA_PRE)에 의해 제2 선택신호(YBS2)가 논리'하이'가 된다. 도 7은 전자의 경우이다.

한편, 액티브신호(ACT)에 응답하여 구동제어신호(SAP, SAN, BLEQ)가 생성되어, 제1 및 제2 지연부(522, 523)에 입력된다. 여기서, 논리'하이'인 제1 선택신호(YBS1)를 입력받는 제1 지연부(522)는 구동제어신호(SAP, SAN, BLEQ)를 제1 비트라인센스앰프어레이(310)에 전달하고, 원하는 셀의 데이터가 제1 비트라인센스앰프어레이(310)에 의해 증폭된다. 그리고, 논리'로우'인 제2 선택신호(YBS2)를 입력받는 제2 지연부(523)는 구동제어신호(SAP, SAN, BLEQ)보다 'D' 만큼 지연된 구동제어신호(D_SAP, D_SAN, D_BLEQ)를 제2 비트라인센스앰프어레이(320)에 전달한다.

그리고, 원하는 셀의 컬럼 어드레스 신호(YA<0:7>)를 디코딩하여 출력되는 컬럼선택신호(YI<0:255>)는 바람직하게 'YI<0:127>'인 컬럼선택신호 중 하나가 될 것이고, 이것은 제1 비트라인센스앰프어레이(310)에 의해 증폭된 비트라인쌍들 중 비트라인쌍의 증폭된 원하는 데이터를 'tRCD'의 손해없이 독출할 수 있게 해준다.

상술한 바와같이, 도 2의 제어부(500)는 액티브신호(ACT)가 인가될 때, 원하는 데이터의 컬럼 어드레스신호(YA<0:7>) 중 어느 특정비트를 동시에 입력받는다. 때문에, 원하는 데이터가 있는 쪽의 비트라인센스앰프어레이가 먼저 구동하게 되고, 증폭된 데이터는 컬럼 어드레스신호(YA<0:7>)를 디코딩한 컬럼선택신호(YI<0:255>)에 의해 'tRCD'의 손해 없이 독출된다.

또한, 둘로 나누어진 제1 및 제2 비트라인센스앰프어레이(310, 320)중 어느 하나를 먼저 구동하고, 소정시간 이후, 다른 하나를 구동하기 때문에, 기존에 소모되던 전류를 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 둘 이상으로 비트라인센스앰프어레이를 분할하고, 선택될 셀의 컬럼어드레스 정보를 이용하여 먼저 활성화되는 비트라인센스앰프어레이를 선 택하기 때문에, 'tRCD' 손해없이 정상적인 회로동작이 가능하고, 비트라인센스앰프어레이가 순차적으로 인에이블되어 한번에 소모되는 전류를 줄임으로써, 필요로하는 최소한의 전력으로도 IR 드랍을 방지할 수 있는 효과를 얻을 수 있다.

Claims

복수의 셀에 데이터를 읽기/쓰기 동작하는 반도체 메모리 소자에 있어서,

상기 각각의 셀에 연결된 제1 및 제2 비트라인쌍에 인가된 데이터를 증폭하기 위하여 활성화되는 제1 및 제2 비트라인센스앰프어레이; 및

액티브신호와 컬럼어드레스 정보에 응답하여, 상기 제1 및 제2 비트라인센스앰프어레이 중 어느 하나의 비트라인센스앰프어레이를 활성화시키고, 소정시간 이후 다른 하나의 비트라인센스앰프어레이를 활성화시키는 제어수단

을 구비하는 반도체 메모리 소자.
제1 항에 있어서,

상기 제어수단은,

상기 액티브 신호에 응답하여, 상기 제1 및 제2 비트라인센스앰프어레이의 구동제어신호를 생성하는 센스앰프구동제어수단; 및

상기 액티브 신호와 컬럼어드레스 정보에 응답하여, 상기 컬럼어드레스 정보에 해당하는 어느 하나의 비트라인센스앰프어레이에 상기 구동제어신호를 먼저 전달하고, 상기 소정시간 이후, 다른 하나의 비트라인센스앰프어레이에 상기 구동제어신호를 전달하는 구동제어신호전달제어수단을 구비하는 반도체 메모리 소자.
제2 항에 있어서,

상기 구동제어신호전달제어수단은,

상기 컬럼어드레스에 대응하는 선택신호를 출력하는 선택수단; 및

상기 선택신호에 응답하여, 상기 구동제어신호 또는 소정시간 지연된 구동제어신호를 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제3 항에 있어서,

상기 지연수단은,

상기 제1 비트라인센스앰프어레이와 센스앰프구동제어수단 사이에 연결되어, 상기 구동제어신호 또는 상기 소정시간 지연된 구동제어신호를 출력하는 제1 지연수단; 및

상기 제2 비트라인센스앰프어레이와 센스앰프구동제어수단 사이에 연결되어, 상기 구동제어신호 또는 상기 소정시간 지연된 구동제어신호를 출력하는 제2 지연수단

을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제4 항에 있어서,

상기 선택수단은,

상기 액티브신호와 컬럼어드레스 정보에 따라, 제1 비트라인센스앰프어레이에 제공되는 상기 구동제어신호의 상기 소정시간 지연 유/무를 결정하기 위한 제1 선택신호를 출력하는 제1 선택신호생성부; 및

상기 액티브신호와 컬럼어드레스 정보에 따라, 제2 비트라인센스앰프어레이에 제공되는 상기 구동제어신호의 상기 소정시간 지연 유/무를 결정하기 위한 제2 선택신호를 출력하는 제2 선택신호생성부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5 항에 있어서,

상기 제1 선택신호생성부는,

상기 액티브신호와 컬럼어드레스 정보를 입력받는 제1 NAND 게이트; 및

상기 제1 NAND 게이트의 출력신호를 반전하여 상기 제1 선택신호로서 출력하는 제1 인버터

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5 항에 있어서,

상기 제2 선택신호생성부는,

상기 컬럼어드레스 정보를 반전하는 제2 인버터;

상기 액티브신호와 제2 인버터의 출력신호를 입력받는 제2 NAND 게이트; 및

상기 제2 NAND 게이트의 출력신호를 반전하여 상기 제2 선택신호로서 출력하는 제3 인버터

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5 항에 있어서,

상기 제1 지연수단은,

상기 구동제어신호를 입력받아 상기 소정시간 지연시키는 제1 지연부; 및

상기 제1 선택신호에 응답하여, 상기 구동제어신호와 상기 제1 지연부의 출력신호 중 어느 하나를 전달하는 제1 전달부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제5 항에 있어서,

상기 제2 지연수단은,

상기 구동제어신호를 입력받아 상기 소정시간 지연시키는 제2 지연부; 및

상기 제2 선택신호에 응답하여, 상기 구동제어신호와 상기 제2 지연부의 출력신호 중 어느 하나를 전달하는 제2 전달부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제2 항 내지 제9 항 중 어느 한 항에 있어서,

상기 제1 및 제2 비트라인센스앰프어레이는, 각각,

상기 구동제어신호에 응답하여 제1 및 제2 구동전원을 생성하는 적어도 하나 이상의 구동전원생성부; 및

상기 제1 및 제2 구동전원을 공급받는 복수의 비트라인센스앰프를 포함하는 비트라인센스앰프매트

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제10 항에 있어서,

상기 구동제어신호는 상기 제1 및 제2 구동전원이 공급되는 각 노드와 상기 제1 및 제2 비트라인쌍의 전압레벨을 균등화시키기 위한 균등화신호와, 상기 제1 구동전원의 공급을 제어하는 풀업제어신호, 및 제2 구동전원의 공급을 제어하는 풀다운제어신호인 것을 특징으로 하는 반도체 메모리 소자.
제11 항에 있어서,

상기 지연수단은 상기 풀업제어신호, 풀다운제어신호, 및 균등화신호에 대응되어 각각 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제1 항에 있어서,

상기 컬럼어드레스 정보는 상기 제1 및 제2 비트라인센스앰프어레이 중 어느 하나를 먼저 선택하기 위한 정보로서, 상기 컬럼어드레스의 최상위 비트인 것을 특징으로 하는 반도체 메모리 소자.
제1 항에 있어서,

컴럼어드레스를 입력받아 디코딩하는 컬럼선택신호를 출력하는 컬럼디코더를 더 구비하는 반도체 메모리 소자.