JP4632121B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、同期式半導体記憶装置に関する。

従来、複数のバンクを有するＤＲＡＭ等の半導体記憶装置が知られている。このような半導体記憶装置において、各々のバンクを交互に活性化／非活性化することによって、見かけ上のｔＲＰ（RAS Precharge Time）をなくすことが可能である。近年、容量増大やランダムアクセス性能の向上といった観点から、多バンク化（例えば８バンク以上）が進んでいる。また、ＤＤＲ／ＤＤＲ２といった多ビット化も進んでおり、内部データバスが増加している。以上の２点は、共にチップ面積の増大の原因となる。

バンク数が増えることによって生じる面積の増大を抑制するための技術が、特許文献１に開示されている。この特許文献１に開示された半導体記憶装置によれば、データ伝達線が異なるバンク間で共通化される。図１Ａは、その半導体記憶装置の構成を示しており、図１Ｂは、あるメモリセル周辺の回路を詳細に示している。

この半導体記憶装置は、複数のサブアレイＳＡＲがマトリクス状に配置された２つのバンクＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂを有している。各バンク内において、センスアンプＳＡとサブワードドライバＳＷＤが、サブアレイＳＡＲ毎に設けられている。サブワードドライバＳＷＤからＸ方向に延びるサブワード信号線ＳＷＬと、センスアンプＳＡからＹ方向に延びるビット信号線ＢＬ，/ＢＬの交点に、メモリセルＣｅｌｌが配置されている。また、各バンク内において、複数のサブアレイＳＡＲ毎に、ローカルなＩ／Ｏ線（以下、ＬＩＯと参照される）がＸ方向に沿って設けられている。このＬＩＯは、イコライズ回路ＬＩＯＥＱに接続されている。また、ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂに共通して、グローバルなＩ／Ｏ線（以下、ＧＩＯと参照される）がＹ方向に沿って設けられている。このＧＩＯは、イコライズ回路ＧＩＯＥＱ及び入出力アンプＤＡ／ＷＡに接続されている。このように、この半導体記憶装置は、階層化されたＩ／Ｏ線構造を有している。

上記ＬＩＯとＧＩＯの接続は、図１Ｂに示されるように、ＳＷＩＯ制御回路２３０によって制御される。ＳＷＩＯ制御回路２３０は、ＡＮＤ論理であり、その入力は「マット選択信号線ＲＡＣＴｉ」と「ＩＯスイッチ線ＩＯＳＷ」に接続されている。このマット選択信号線ＲＡＣＴｉは、Ｘ方向に沿って配線されており、ロウ方向の複数のサブアレイＳＡＲ（マット：ＭＡＴ）に対して設けられている。一方、ＩＯスイッチ線ＩＯＳＷは、Ｙ方向に沿って配線されており、カラム方向の複数のサブアレイＳＡＲに対して設けられている。

また、上記ＬＩＯとビット信号線ＢＬ，/ＢＬの接続は、図１Ｂに示されるように、「カラム選択信号線ＹＳＷ」によって制御される。このカラム選択信号線ＹＳＷは、ＹデコーダＹＤＥＣからＹ方向に延びており、カラム方向の複数のサブアレイＳＡＲに対して設けられている。

これらマット選択信号線ＲＡＣＴｉ、ＩＯスイッチ線ＩＯＳＷ、カラム選択信号線ＹＳＷ等を所定のタイミングで活性化し制御する必要がある。そのため、図２に示されるように、上述の半導体記憶装置は更に、タイミング制御回路（Row/Columnタイミング制御回路）１００、及びコマンドデコーダ３００を備えている。コマンドデコーダ３００は、外部ＰＩＮからの信号をデコードし該当するコマンドを出力する。このようなコマンド方式は、ＳＤＲＡＭ（Synchronous DRAM）のような「同期式半導体記憶装置」の特徴の１つである。例えば、コマンドデコーダ３００は、指定したバンクを活性化させるＡＣＴコマンド（ＡＣＴｃｍｄ）、指定したバンクをプリチャージするＰＲＥコマンド（ＰＲＥｃｍｄ）、読み書きを行うＲＥＡＤコマンド・ＷＲＩＴＥコマンド（ＲＷｃｍｄ）を出力する。

タイミング制御回路１００は、コマンドデコーダ３００からのコマンドに応答して、様々なタイミング信号群を所定の配線・回路に出力する。例えば、タイミング制御回路１００は、上記マット選択信号線ＲＡＣＴｉに、「ＭＡＴ選択タイミング信号ＲＡＣＴＳ」を所定のタイミングで出力する。この信号ＲＡＣＴＳは、あるロウのサブアレイ（マットＭＡＴ）を活性化するタイミングを示す信号であり、ロウのアクティブ状態を示す。また、タイミング制御回路１００は、上記ＩＯスイッチ線ＩＯＳＷに、「ＩＯスイッチタイミング信号ＳＷＩＯ」を所定のタイミングで出力する。この信号ＳＷＩＯは、ＧＩＯとＬＩＯとの接続を制御するタイミングを示す信号であり、カラムのアクティブ状態を示す信号ＲＷＳから生成される。これらタイミング信号ＲＡＣＴＳ，ＳＷＩＯが入力されることによって、図１Ｂに示されたＳＷＩＯ制御回路２３０が活性化し、ＧＩＯとＬＩＯが接続される。

また、タイミング制御回路１００は、上記カラム選択信号線ＹＳＷに、所定のタイミングで「カラム選択タイミング信号ＹＳＷＳ」を出力する。これにより、ＬＩＯとビット信号線ＢＬ，/ＢＬとが接続される。このカラム選択タイミング信号ＹＳＷＳは、あるカラムを活性化するタイミングを示す信号である。更に、タイミング制御回路１００は、上記イコライズ回路ＧＩＯＥＱに、所定のタイミングで「ＧＩＯイコライズタイミング信号/ＥＱ」を出力する。これにより、グローバルＩＯ線対のイコライズが行われる。

このような半導体記憶装置において、サブアレイＳＡＲに対するデータの「保持動作」は次の通りである。ＡＣＴコマンドによって、ロウのアクティブ状態を示す信号ＲＡＣＴＳが活性化し、選択サブアレイＳＡＲが存在するバンク・ＭＡＴが選択される。これにより、メインワード信号線及びサブワード信号線ＳＷＬが活性化され、セルデータがビット信号線ＢＬ，/ＢＬに読み出される。そのセルデータは、センスアンプＳＡで増幅されリストアされる。次に、ＰＲＥコマンドによって、信号ＲＡＣＴＳが非活性化し、メインワード信号線及びサブワード信号線ＳＷＬが非活性化する。セル（キャパシタ）とビット信号線ＢＬ，/ＢＬが切り離された後、センスアンプＳＡが非活性化し、ビット信号線ＢＬ，/ＢＬがイコライズされる。これにより保持動作が完了する。

また、サブアレイＳＡＲに対するデータの「書き込み動作」は次の通りである。まず、ＡＣＴコマンドによって、ロウのアクティブ状態を示す信号ＲＡＣＴＳが活性化し、書き込み対象のサブアレイＳＡＲが存在するバンク・ＭＡＴが選択され活性化される。次に、ＲＷコマンドによって、書き込みデータが、入出力アンプＤＡ／ＷＡを介して、ＧＩＯ上に伝送される。カラムのアクティブ状態を示す信号ＲＷＳから、ＩＯスイッチタイミング信号ＳＷＩＯが生成され、対象サブアレイに対応するＬＩＯとＧＩＯとが接続される。続いて、カラム選択タイミング信号ＹＳＷＳによって、対象サブアレイ中のデータが書き込まれるメモリセルに対応したビット信号線ＢＬ，/ＢＬとＬＩＯが接続される。上述の一連の動作により、ＧＩＯ上のデータが、ＬＩＯ及びビット信号線ＢＬ，/ＢＬを通して、対象メモリセルに書き込まれる。

また、サブアレイＳＡＲに対するデータの「読み出し動作」は次の通りである。まず、ＡＣＴコマンドによって、ロウのアクティブ状態を示す信号ＲＡＣＴＳが活性化し、読み出し対象のサブアレイＳＡＲが存在するバンク・ＭＡＴが選択され活性化される。次に、ＲＷコマンドによって、カラムのアクティブ状態を示す信号ＲＷＳからＩＯスイッチタイミング信号ＳＷＩＯが生成され、対象サブアレイに対応するＬＩＯとＧＩＯとが接続される。続いて、カラム選択タイミング信号ＹＳＷＳによって、対象サブアレイ中のデータが読み出されるメモリセルに対応したビット信号線ＢＬ，/ＢＬとＬＩＯが接続される。上述の一連の動作により、対象メモリセルのデータは、ビット信号線ＢＬ，/ＢＬを通してＬＩＯ上に読み出され、その読み出しデータは、ＧＩＯを介して入出力アンプＤＡ／ＷＡに伝送される。

図３は、従来のタイミング制御回路１００の構成を示すブロック図である。このタイミング制御回路１００は、内部クロックＩＣＬＫを入力する。この内部クロックＩＣＬＫは、バンクアドレス等の入力データに対するセットアップ時間やホールド時間などのタイミング制約を満たすように、遅延回路２１０によって調整されている。この従来のタイミング制御回路１００は、第１論理回路１１０、第２論理回路１２０、第３論理回路１３０、及び第４論理回路１４０を備えている。

第１論理回路１１０は、ＧＩＯイコライズタイミング信号/ＥＱを生成するための回路である。この第１論理回路１１０は、ＡＮＤ１１１、遅延回路１１２、及びバッファ１１３を備えている。ＡＮＤ１１１は、内部クロックＩＣＬＫとＲＷｃｍｄを入力し、論理演算の結果を遅延回路１１２に出力する。その結果は、ＧＩＯイコライズタイミング信号/ＥＱとして、遅延回路１１２及びバッファ１１３を通してイコライズ回路ＧＩＯＥＱに出力される。ここで、そのタイミング信号/ＥＱの遅延時間は、遅延回路１１２によって“ｔＤ１”に調整される。イコライズ回路ＧＩＯＥＱは、カラム選択信号線ＹＳＷの非選択時にはＧＩＯのイコライズを実行し、一方、カラム選択信号線ＹＳＷの選択時には、ＧＩＯ上のデータを破壊しないように、ＧＩＯのイコライズを停止する必要がある。このようなイコライズ動作が実現されるように、タイミング信号/ＥＱの遅延時間ｔＤ１は調整される。

第２論理回路１２０は、カラム選択タイミング信号ＹＳＷＳを生成するための回路である。この第２論理回路１２０は、ＡＮＤ１２１、遅延回路１２２、及びバッファ１２３を備えている。ＡＮＤ１２１は、内部クロックＩＣＬＫ、ＲＷｃｍｄ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果を遅延回路１２２に出力する。その結果は、カラム選択タイミング信号ＹＳＷＳとして、遅延回路１２２及びバッファ１２３を通してＹＤＥＣに出力される。ここで、そのタイミング信号ＹＳＷＳの遅延時間は、遅延回路１２２によって“ｔＤ２”に調整される。Ｙデコーダ（ＹＤＥＣ）は、カラム選択タイミング信号ＹＳＷＳと、対象メモリセルを指定するカラムアドレス信号ＡＤＤ_ＣＯＬを入力し、対応するカラム選択信号線ＹＳＷを駆動する。このカラムアドレス信号ＡＤＤ＿ＣＯＬとスキューが一致するように、タイミング信号ＹＳＷＳの遅延時間ｔＤ２は調整される。

第３論理回路１３０は、“カラムのアクティブ状態を示す信号ＲＷＳ”を生成するための回路である。この第３論理回路１３０は、ＡＮＤ１３１、Ｄ−フリップフロップ１３２、遅延回路１３３、及びバッファ１３４を備えている。ＡＮＤ１３１は、ＲＷｃｍｄ及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をＤ−フリップフロップ１３２に出力する。Ｄ−フリップフロップ１３２は、内部クロックＩＣＬＫが“Ｈｉ”になるタイミングで（立ち上がりエッジで）、ＡＮＤ１３１の出力をラッチする。Ｄ−フリップフロップ１３２の出力は、遅延回路１３３及びバッファ１３４を通して、信号ＲＷＳとして出力される。この信号ＲＷＳが、ＩＯスイッチタイミング信号ＳＷＩＯとして、ＳＷＩＯ制御回路２３０に供給される。ここで、そのタイミング信号ＳＷＩＯの遅延時間は、遅延回路１３３によって“ｔＤ３”に調整される。カラム選択信号線ＹＳＷの非選択期間中にタイミング信号ＳＷＩＯが切り替わるように、その遅延時間ｔＤ３は調整される。

第４論理回路１４０は、“ロウのアクティブ状態を示す信号ＲＡＣＴＳ”を生成するための回路である。この第４論理回路１４０は、ＡＮＤ１４１，１４２、フリップフロップ１４３、遅延回路１４４、及びバッファ１４５を備えている。ＡＮＤ１４１は、ＡＣＴｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ１４３に出力する。ＡＮＤ１４２は、ＰＲＥｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ１４３に出力する。フリップフロップ１４３は、ＡＮＤ１４１の出力でセットされ、ＡＮＤ１４２の出力でリセットされる。フリップフロップ１４３の出力は、遅延回路１４４及びバッファ１４５を通して、信号ＲＡＣＴＳとして出力される。この信号ＲＡＣＴＳが、ＭＡＴ選択タイミング信号として、ＭＡＴ選択回路２２０に供給される。ここで、そのタイミング信号ＲＡＣＴＳの遅延時間は、遅延回路１４４によって“ｔＤＲ”に調整される。ＭＡＴ選択回路２２０は、そのタイミング信号ＲＡＣＴＳと、対象ＭＡＴを指定するロウアドレス信号ＡＤＤ_ＲＯＷを入力し、対応するＭＡＴ選択信号線ＲＡＣＴｉを駆動する。このロウアドレス信号ＡＤＤ＿ＲＯＷとスキューが一致するように、タイミング信号ＲＡＣＴＳの遅延時間ｔＤＲは調整される。

図４は、上記タイミング制御回路１００による半導体記憶装置の動作例を示すタイミングチャートである。この例では、バースト長は４であるとする。また、内部クロックＩＣＬＫの周期はｔＣＫで表され、そのデューティは５０％であるとする。また、バンクＡ（ＢＡＮＫ_Ａ）とバンクＢ（ＢＡＮＫ_Ｂ）に対して、インタラクティブに読み出し動作が行われるとする。

最初、バンクＡは非活性状態にあり（ＲＡＣＴＳ_Ａ：Ｌｏｗ）、バンクＢが活性状態にあるとする（ＲＡＣＴＳ_Ｂ：Ｈｉ）。まず、バンクＡを活性化させるＡＣＴ_Ａコマンドがタイミング制御回路１００に入力された後、時刻Ｔ０において、そのＡＣＴ_Ａコマンド（Ｈｉ）がラッチされる。第４論理回路１４０によってＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａが生成され、時刻Ｔ０から遅延時間ｔＤＲ（Ｒｉｓｅ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａが“Ｈｉ”になる。

次サイクルの時刻Ｔ１において、バンクＢに対するリードコマンドＲ１_Ｂが“Ｈｉ”である。これにより、第１論理回路１１０，第２論理回路１２０，第３論理回路１３０のそれぞれによってタイミング信号/ＥＱ，ＹＳＷＳ_Ｂ、ＳＷＩＯ_Ｂが生成され、時刻Ｔ１からそれぞれ遅延時間ｔＤ１、ｔＤ２、ｔＤ３後、それらタイミング信号（/ＥＱ，ＹＳＷＳ_Ｂ，ＳＷＩＯ_Ｂ）がそれぞれ“Ｈｉ”になる。ＧＩＯイコライズタイミング信号/ＥＱが“Ｈｉ”の期間、ＧＩＯ線対に対するイコライズ動作は停止する。また、タイミング信号ＳＷＩＯ_Ｂ，ＹＳＷＳ_Ｂによって、ＧＩＯとバンクＢのＬＩＯ（ＬＩＯ_Ｂ）が接続され、またＬＩＯ_Ｂとビット信号線ＢＬ，/ＢＬが接続される。これにより、センスアンプＳＡ_Ｂに読み出されたデータが、ＬＩＯ_Ｂを介してＧＩＯに伝送される。

次サイクルの時刻Ｔ２において、バンクＢに対するコマンドは“Ｌｏｗ”となり、代わりに、バンクＡに対するリードコマンドＲ１_Ａが“Ｈｉ”である。これにより、タイミング信号ＳＷＩＯ_Ｂが“Ｌｏｗ”になり、ＬＩＯ_ＢがＧＩＯから切り離される。また、時刻Ｔ２からそれぞれ遅延時間ｔＤ１，ｔＤ２，ｔＤ３後、タイミング信号（/ＥＱ，ＹＳＷＳ_Ａ，ＳＷＩＯ_Ａ）がそれぞれ“Ｈｉ”になる。タイミング信号ＳＷＩＯ_Ａ，ＹＳＷＳ_Ａによって、ＧＩＯとバンクＡのＬＩＯ（ＬＩＯ_Ａ）が接続され、またＬＩＯ_Ａとビット信号線ＢＬ，/ＢＬが接続される。これにより、センスアンプＳＡ_Ａに読み出されたデータが、ＬＩＯ_Ａを介してＧＩＯに伝送される。

次サイクルの時刻Ｔ３において、バンクＢに対するリードコマンドＲ１’_Ｂが“Ｈｉ”であり、その次のサイクルの時刻Ｔ４において、バンクＡに対するリードコマンドＲ１’_Ａが“Ｈｉ”である。上記と同様に、時刻Ｔ３及び時刻Ｔ４から遅延時間ｔＤ３後に、タイミング信号ＳＷＩＯが切り換わり、対象バンクのＬＩＯがＧＩＯと接続される。尚、リードコマンドＲ１’_Ａは、バンクＡに対する１回目のバーストリードを指示している。

次サイクルの時刻Ｔ５において、バンクＢを非活性化させるＰＲＥ_Ｂコマンド（Ｈｉ）がラッチされる。遅延時間ｔＤＲ（Ｆａｌｌ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ｂが“Ｌｏｗ”になり、バンクＢが非活性となる。また、このサイクルにおいて、バンクＡに対する２回目のバーストリードも実行されている。ここで、前サイクルからタイミング信号ＳＷＩＯ_Ａは“Ｈｉ”のままであり、ＬＩＯ_ＡとＧＩＯとの接続は維持されている。

その後、時刻Ｔ６、Ｔ７において、バンクＡに対する３回目、４回目のバーストリードがそれぞれ実行される。ここでも、タイミング信号ＳＷＩＯ_Ａは“Ｈｉ”のままであり、ＬＩＯ_ＡとＧＩＯとの接続は維持されている。時刻Ｔ８において、バンクＡを非活性化させるＰＲＥ_Ａコマンド（Ｈｉ）がラッチされ、遅延時間ｔＤＲ（Ｆａｌｌ）後、バンクＡも非活性となる。

以上のような動作が実現されるために、上記遅延時間ｔＤ１〜ｔＤ３は、次のような関係を満たすように設定される。すなわち、カラム選択信号線ＹＳＷの選択時には、ＧＩＯ上のデータを破壊しないように、ＧＩＯのイコライズを停止する必要がある。そのため、タイミング信号/ＥＱの遅延時間ｔＤ１は、ｔＤ１＝ｔＤ２となるように設定される。また、タイミング信号ＳＷＩＯの切り換わりによるＧＩＯへのノイズの影響をなくすため、タイミング信号ＳＷＩＯは、カラム選択信号線ＹＳＷの非選択期間中に切り換わるように設定される。つまり、タイミング信号ＳＷＩＯの遅延時間ｔＤ３は、次の式を満たすように設定される。

（１）ｔＤ１−１/２ｔＣＫ ＜ ｔＤ３＋α ＜ tＤ１

ここで、αは、ＳＷＩＯ制御回路２３０における遅延時間である。この式に基づいて、信号ＳＷＩＯが“Ｈｉ”になるタイミングと信号ＹＳＷＳが“Ｈｉ”になるタイミングとのマージンｔ１、及び信号ＳＷＩＯが“Ｌｏｗ”になるタイミングと信号ＹＳＷＳが“Ｌｏｗ”になるタイミングとのマージンｔ２は、次のように表される。

（２）ｔ１＝ｔＤ１−（ｔＤ３＋α）
（３）ｔ２＝（ｔＤ３＋α）−（ｔＤ１−１/２ｔＣＫ）

以上に示されたように、従来の半導体記憶装置においては、データ伝達線が異なるバンク間で共通化されている。そして、上述のようにＧＩＯへのノイズの影響をなくすために、対象バンクに対するタイミング信号ＳＷＩＯは、その対象バンクの「カラムアクセス」の期間のみＯＮされる（“Ｈｉ”になる）。つまり、バンクＡ及びバンクＢに対してインタラクティブに読み出しが行われる場合、タイミング信号ＳＷＩＯは、カラムが選択されるサイクル（以下、「カラムサイクル」と参照される）でＯＮ／ＯＦＦされる。これは、動作電流の増大を招く。近年の多ビット化でＩＯスイッチ線ＩＯＳＷの本数は増加しており、この動作電流の増大の影響は、更に大きくなってきている。よって、動作電流を低減することができる技術が望まれる。

また、タイミング信号ＳＷＩＯのＯＮ／ＯＦＦによるノイズの影響をなくすために、上記式（２）で表されるマージンｔ１を十分とる必要がある。ここで、回路技術やプロセス技術の向上によって遅延時間ｔＤ１の低減が進んだ場合、遅延時間ｔＤ３をたとえ“０”としたとしても、必要なマージンｔ１を確保できなくなってしまう。これは、高速・高周波動作の実現を妨げる。よって、高速・高周波動作の安定性を向上させることができる技術が望まれる。尚、上記式（３）で表されるマージンｔ２に関しては、タイミング信号ＹＳＷＳが“Ｌｏｗ”になるタイミング以前にリードアンプの動作は完了しているので、タイミング信号ＳＷＩＯのＯＮ／ＯＦＦによるノイズの影響はない。タイミング信号ＳＷＩＯのＯＮ／ＯＦＦとリードアンプの動作完了とのマージンが十分であれば、上記マージンｔ２は０より小さくても、半導体記憶装置は動作可能である。一般的には、マージンｔ２＝０が確保されれば問題はない。

関連する技術として、特許文献２には同期型半導体記憶装置が開示されている。この同期型半導体記憶装置は、外部データの入力及び出力の少なくとも一方を行うためのデータ端子と、そのデータ端子に対応して設けられる１つのメモリアレイとを備えている。１つのメモリアレイは複数のバンクに分割されている。複数のバンクは、互いに独立に駆動され、且つ互いに隣接して且つメモリセルの行に関して整列するように配置されている。また、各バンクごとにグローバルＩＯバスが配設されている。これらグローバルＩＯバスは、同じデータ端子に電気的に接続されている。

また、特許文献３に開示された半導体記憶装置において、メモリセルアレイは、列方向に沿って複数のバンクに分割されている。各バンクは、列方向に沿って複数のサブブロックに分割されている。同一グループに属するサブブロックは、同一の列アドレスを共有している。アドレス指定されたメモリセルへのアクセス動作は、サブブロックごとに実行される。サブブロックの活性化は、アドレス信号に応じてバンク及び同一グループごとに活性化される信号に基づいて、サブブロックごとに設けられた制御回路で実行される。

また、特許文献４に開示された半導体記憶装置は、複数のメモリセルブロック、複数のローカルデータ線対（ＬＩＯ）、グローバルデータ線対（ＧＩＯ）、及び電流供給負荷回路を備えている。複数のＬＩＯは、複数のメモリブロックのそれぞれに対応して設けられ、各ＬＩＯは、対応するメモリブロックの選択メモリセルと結合される。ＧＩＯは、列方向に整列して配置される複数のメモリブロックに共通に設けられる。電流供給負荷回路は、複数のＬＩＯとＧＩＯとの間に設けられ、また、複数のリードゲートアンプ及びＧＩＯに結合される。ここで、リードゲートアンプは、選択時の対応ＬＩＯとＧＩＯとを電気的に切り離した状態で、その対応ＬＩＯの信号をＧＩＯへ伝達する。また、電流供給負荷回路は、グローバルデータ線対の各々のデータ線に同じ大きさの電流を供給する。

また、特許文献５に開示された半導体記憶装置は、外部から入力されるロウアドレスをタイミング信号に同期して保持するロウアドレスラッチ回路、外部から入力されるカラムアドレスをタイミング信号に同期して保持するカラムアドレスラッチ回路、コマンドデコーダ、及びロウアドレスプリラッチ回路を備える。コマンドデコーダは、該半導体記憶装置をテストモードに設定するためのコマンドが入力されると、所定期間だけテストモード信号を生成する。また、コマンドデコーダは、通常動作モードに設定するための複数種類のコマンドが入力されると、それらコマンドに対応する制御信号をそれぞれ生成する。ロウアドレスプリラッチ回路は、テストモード時、プリチャージコマンドと共に入力されるバンクアドレスを除くロウアドレスを保持し、上記ロウアドレスラッチ回路へ出力する。

また、特許文献６には、システムの動作モードに合わせて、内部クロック信号の分配方式を変更可能な同期型半導体記憶装置が開示されている。この同期型半導体記憶装置は、シングルデータレートＳＤＲＡＭ動作モードでは、外部クロック信号に同期して、入出力バッファ回路を動作させる。また、この同期型半導体記憶装置は、ダブルデータレートＳＤＲＡＭ動作モードでは、外部クロック信号の２倍の周波数を有する内部クロック信号を生成し、その内部クロック信号に同期して、入出力バッファ回路を動作させる。

特許第３２５２８９５号公報 特開平９−７３７７６号公報 特開２０００−１１６３９号公報 特開２０００−１７３２６９号公報 特開２００３−３４６４９７号公報 特開２０００−６７５７７号公報

本発明の目的は、動作電流を低減することができる半導体記憶装置を提供することにある。

また、本発明の他の目的は、高速・高周波動作の安定性を向上させることができる半導体記憶装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体記憶装置は、複数のバンク（ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂ）と、複数のバンクに共通に設けられたグローバルＩ／Ｏ（ＧＩＯ）と、複数のバンクの各々において複数のサブアレイ（ＳＡＲ）毎に設けられたローカルＩ／Ｏ（ＬＩＯ）と、ＩＯスイッチタイミング信号（ＳＷＩＯ）に応答してグローバルＩ／Ｏ（ＧＩＯ）とローカルＩ／Ｏ（ＬＩＯ）とを接続するＩＯスイッチ制御回路（５０）と、そのＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＮ／ＯＦＦするタイミング制御回路（１，１’）とを備える。タイミング制御回路（１，１’）は、第１のタイミングで、メモリセルとビット線との間を接続するワード線の活性化に関連するロウの活性化に応じてＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＮし、第１のタイミングに続く第２のタイミングで、ビット線とローカルＩ／Ｏ（ＬＩＯ）との間を接続／非接続するカラムの活性／非活性を制御し、第２のタイミングに続く第３のタイミングでロウが非活性化されるまで、ＩＯスイッチタイミング信号（ＳＷＩＯ）のＯＮ状態を保持する。また、タイミング制御回路（１，１’）は、複数のバンク（ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂ）が共に活性化する状態、且つ、活性化された複数のバンク（ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂ）がそれぞれ第２のタイミングでそれぞれ対応するバンクのカラムを活性／非活性して一つのグローバルＩ／Ｏ（ＧＩＯ）にそれぞれ対応するデータを入出力することに関わりなく、複数のバンク（ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂ）にそれぞれ対応する複数のローカルＩ／Ｏ（ＬＩＯ）とバンクに共通に設けられたグローバルＩ／Ｏ（ＧＩＯ）とを共に接続する。
また、本発明に係る半導体記憶装置は、メモリセルにワード線が接続され、ワード線の活性化によってメモリセルがビット線に接続され、カラム選択タイミング信号によってビット線が対応するローカルＩ／Ｏ（ＬＩＯ）に接続される、バンクを備える。更に、半導体記憶装置は、複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）に共通に設けられたグローバルＩ／Ｏ（ＧＩＯ）と、ＩＯスイッチタイミング信号（ＳＷＩＯ）に応答してグローバルＩ／Ｏ（ＧＩＯ）とローカルＩ／Ｏ（ＬＩＯ）とを接続するＩＯスイッチ制御回路（５０）と、ワード線を活性化するワード線活性化信号（ＲＡＣＴＳ）、カラム選択タイミング信号とＩＯスイッチタイミング信号（ＳＷＩＯ）と、を各々ＯＮ／ＯＦＦするタイミング制御回路（１，１’）と、を備える。タイミング制御回路（１，１’）は、第１のタイミングで外部から入力されたバンクアドレスによって指定したバンクのワード線を活性化するアクティブコマンドに対応して、ワード線を活性化する。タイミング制御回路（１，１’）は、第１のタイミングに続く第２のタイミングで外部から入力されたバンクアドレスによって指定したバンクのカラム選択タイミング信号を活性化するリードコマンド若しくはライトコマンドに対応して、カラム選択タイミング信号を活性化する。タイミング制御回路（１，１’）は、第２のタイミングに続く第３のタイミングで外部から入力されたバンクアドレスによって指定したバンクのワード線を非活性するプリチャージコマンドに対応して、ワード線を非活性にする。タイミング制御回路（１，１’）は、更に、複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）にそれぞれ対応する複数のアクティブコマンドによって、複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）を同時に活性化するとき、複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）にそれぞれ対応する複数のＩＯスイッチタイミング信号（ＳＷＩＯ）を同時に活性化し、よってグローバルＩ／Ｏ（ＧＩＯ）と複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）にそれぞれ対応する複数のローカルＩ／Ｏ（ＬＩＯ）とを同時に接続し、且つ、複数のバンク（ＢＡＮＫ＿Ａ，ＢＡＮＫ＿Ｂ）にそれぞれ対応するカラム選択タイミング信号に対応するメモリセルの読み書きを一つのグローバルＩ／Ｏを介して行い、更に、プリチャージコマンドに対応して対応するバンクのＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＦＦにする。

この半導体記憶装置において、タイミング制御回路（１，１´）は、カラムを活性化するタイミングを示すカラム選択タイミング信号（ＹＳＷＳ）のＯＦＦ時に、ＩＯスイッチタイミング信号（ＳＷＩＯ）の切り換えを行う。

タイミング制御回路（１，１´）は、ロウを活性化／非活性化するタイミングを示すロウ選択タイミング信号（ＲＡＣＴＳ）を生成するロウ論理回路（４０，８０）と、上記カラム選択タイミング信号（ＹＳＷＳ）を生成するカラム論理回路（２０）と、上記ＩＯスイッチタイミング信号（ＳＷＩＯ）を生成するＩＯ論理回路（３０，７０）とを備える。

本発明に係る半導体記憶装置において、タイミング制御回路（１）は、ロウの活性化に応じてＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＮし、ロウの非活性化に応じてＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＦＦすると好ましい。つまり、タイミング制御回路（１）は、ロウが活性化／非活性化されるサイクルで、ＩＯスイッチタイミング信号（ＳＷＩＯ）をＯＮ／ＯＦＦすると好ましい。

この場合、ロウ論理回路（４０）は第１ラッチ回路（４１〜４３）を有し、その第１ラッチ回路（４１〜４３）は、バンクを活性化／非活性化するコマンド（ＡＣＴ，ＰＲＥ）を内部クロック信号（ＩＣＬＫ）に同期してラッチし、ロウ選択タイミング信号（ＲＡＳ，ＲＡＣＴＳ）を生成する。カラム論理回路（２０）は、内部クロック信号（ＩＣＬＫ）に同期してカラム選択タイミング信号（ＹＳＷＳ）を生成する。ＩＯ論理回路（３０）は第２ラッチ回路（３２）を有し、その第２ラッチ回路（３２）は、第１ラッチ回路（４１〜４３）によって生成されたロウ選択タイミング信号（ＲＡＳ）を、内部クロック信号（ＩＣＬＫ）に同期してラッチし、ＩＯスイッチタイミング信号（ＳＷＩＯ）を生成する。第２ラッチ回路（３２）は、内部クロック信号（ＩＣＬＫ）の立ち下がりエッジに応じて、ロウ選択タイミング信号（ＲＡＳ）をラッチする。

内部クロック信号（ＩＣＬＫ）がＨｉの期間をｔＣ、カラム論理回路（２０）における遅延時間をｔＤ１、ＩＯ論理回路（３０）における遅延時間をｔＤ３、ＩＯスイッチ制御回路（５０）における遅延時間をαとする。この時、次の式：ｔＤ３＋α＜ｔＤ１＋ｔＣで表される関係が満たされる。また、次の式：ｔＤ１＜ｔＤ３＋αで表される関係が満たされる。

また、本発明に係る半導体記憶装置のタイミング制御回路（１´）において、ロウ論理回路（８０）は第１ラッチ回路（８１〜８３）を有し、その第１ラッチ回路（８１〜８３）は、バンクを活性化／非活性化するコマンド（ＡＣＴ，ＰＲＥ）を内部クロック信号（ＩＣＬＫ）に同期してラッチし、ロウ選択タイミング信号（ＲＡＣＴＳ）を生成する。カラム論理回路（２０）は、内部クロック信号（ＩＣＬＫ）に同期してカラム選択タイミング信号（ＹＳＷＳ）を生成する。ＩＯ論理回路（７０）は、バンクに対する読み書きを指示するコマンド（ＲＷ）によってセットされ、バンクを非活性化するコマンド（ＰＲＥ）によってリセットされるフリップフロップ（７３）と、そのフリップフロップ（７３）の出力を内部クロック信号（ＩＣＬＫ）に同期してラッチし、ＩＯスイッチタイミング信号（ＳＷＩＯ）を生成する第２ラッチ回路（７４）を有する。第２ラッチ回路（７４）は、内部クロック信号（ＩＣＬＫ）の立ち上がりエッジに応じて、フリップフロップ（７３）の出力をラッチする。

内部クロック信号（ＩＣＬＫ）がＨｉの期間をｔＣ、カラム論理回路（２０）における遅延時間をｔＤ１、ＩＯ論理回路（７０）における遅延時間をｔＤ３、ＩＯスイッチ制御回路（５０）における遅延時間をαとする。この時、次の式：ｔＤ３＋α＜ｔＤ１で表される関係が満たされる。また、次の式：ｔＤ１−ｔＣ＜ｔＤ３＋αで表される関係が満たされる。

本発明に係る半導体記憶装置は、ＩＯスイッチ制御回路（５０）に接続された選択回路（６２）を更に備える。その選択回路（６２）は、指定されたロウを選択するロウ選択信号（ＲＡＣＴ）を、ロウ選択タイミング信号（ＲＡＣＴＳ）に基づいて出力する。ＩＯスイッチ制御回路（５０）は、ＩＯスイッチタイミング信号（ＳＷＩＯ）とロウ選択信号（ＲＡＣＴ）を入力とするＡＮＤ論理である。

また、ＩＯスイッチ制御回路（５０´）は、ＩＯスイッチタイミング信号（ＳＷＩＯ）及びロウ選択信号（ＲＡＣＴ）の両方がＯＮになった場合に、グローバルＩ／Ｏ（ＧＩＯ）とローカルＩ／Ｏ（ＬＩＯ）とを接続する信号を出力し、ＩＯスイッチタイミング信号（ＳＷＩＯ）がＯＦＦになった場合のみに、グローバルＩ／Ｏ（ＧＩＯ）とローカルＩ／Ｏ（ＬＩＯ）との接続を切断する信号を出力する。例えば、ＩＯスイッチ制御回路（５０´）は、ソースが電源に接続されたＰチャネルトランジスタ（５１）と、ドレインがＰチャネルトランジスタ（５１）のドレインに接続された第１Ｎチャネルトランジスタ（５２）と、ソースがグランドに接続され、ドレインが第１Ｎチャネルトランジスタ（５２）に接続された第２Ｎチャネルトランジスタ（５３）とを有する。ＩＯスイッチタイミング信号（ＳＷＩＯ）は、Ｐチャネルトランジスタ（５１）のゲートと第１Ｎチャネルトランジスタ（５２）のゲートに供給される。ロウ選択信号（ＲＡＣＴ）は、第２Ｎチャネルトランジスタ（５３）のゲートに供給される。

この半導体記憶装置は、同期式の半導体記憶装置である。

本発明に係る半導体記憶装置によれば、動作電流が低減される。

また、本発明に係る半導体記憶装置によれば、高速・高周波動作の安定性が向上する。

添付図面を参照して、本発明による半導体記憶装置を説明する。

本発明に係る半導体記憶装置は、同期式半導体記憶装置であり、ＳＤＲＡＭ（Synchronous DRAM）が例示される。また、本発明に係る半導体記憶装置の構成は、図１Ａ及び図１Ｂに示された半導体記憶装置とほぼ同様であり、複数のバンク（ＢＡＮＫ_Ａ，ＢＡＮＫ_Ｂ）と階層化されたＩ／Ｏ線構造を有している。各バンク内において、複数のサブアレイＳＡＲ毎に、ＬＩＯがＸ方向に沿って設けられている。また、ＢＡＮＫ_ＡとＢＡＮＫ_Ｂに共通して、ＧＩＯがＹ方向に沿って設けられている。このＧＩＯは、イコライズ回路ＧＩＯＥＱ及び入出力アンプＤＡ／ＷＡに接続されている。

上記ＬＩＯとＧＩＯの接続は、後述されるＳＷＩＯ制御回路５０によって制御される。ＳＷＩＯ制御回路５０は、マット選択信号線ＲＡＣＴｉとＩＯスイッチ線ＩＯＳＷに接続されている。このマット選択信号線ＲＡＣＴｉは、Ｘ方向に沿って配線されており、ロウ方向の複数のサブアレイＳＡＲ（マットＭＡＴ）に対して設けられている。一方、ＩＯスイッチ線ＩＯＳＷは、Ｙ方向に沿って配線されており、カラム方向の複数のサブアレイＳＡＲに対して設けられている。また、上記ＬＩＯとビット信号線ＢＬ，/ＢＬの接続は、カラム選択信号線ＹＳＷによって制御される。このカラム選択信号線ＹＳＷは、ＹデコーダＹＤＥＣからＹ方向に延びており、カラム方向の複数のサブアレイＳＡＲに対して設けられている。

これらマット選択信号線ＲＡＣＴｉ、ＩＯスイッチ線ＩＯＳＷ、カラム選択信号線ＹＳＷ等を所定のタイミングで活性化し制御する必要がある。そのため、本発明に係る半導体記憶装置は更に、タイミング制御回路（Row/Columnタイミング制御回路）を備えている。タイミング制御回路は、バンク毎に設けられる。

（第１の実施の形態）
図５は、本発明の第１の実施の形態に係るタイミング制御回路１の構成を示すブロック図である。このタイミング制御回路１は、内部クロックＩＣＬＫを入力する。この内部クロックＩＣＬＫは、バンクアドレス等の入力データに対するセットアップ時間やホールド時間などのタイミング制約を満たすように、遅延回路６１によって調整されている。このタイミング制御回路１は、第１論理回路１０、第２論理回路２０、第３論理回路３０、及び第４論理回路４０を備えている。

第１論理回路１０は、内部クロック信号ＩＣＬＫに同期して、ＧＩＯイコライズタイミング信号/ＥＱを生成するための回路である。この第１論理回路１０は、ＡＮＤ１１、遅延回路１２、及びバッファ１３を備えている。ＡＮＤ１１は、内部クロックＩＣＬＫとＲＷｃｍｄを入力し、論理演算の結果を遅延回路１２に出力する。その結果は、ＧＩＯイコライズタイミング信号/ＥＱとして、遅延回路１２及びバッファ１３を通してイコライズ回路ＧＩＯＥＱに出力される。ここで、そのタイミング信号/ＥＱの遅延時間は、遅延回路１２によって“ｔＤ１”に調整される。イコライズ回路ＧＩＯＥＱは、カラム選択信号線ＹＳＷの非選択時にはＧＩＯのイコライズを実行し、一方、カラム選択信号線ＹＳＷの選択時には、ＧＩＯ上のデータを破壊しないように、ＧＩＯのイコライズを停止する必要がある。このようなイコライズ動作が実現されるように、タイミング信号/ＥＱの遅延時間ｔＤ１は調整される。

第２論理回路２０は、内部クロック信号ＩＣＬＫに同期して、カラム選択タイミング信号ＹＳＷＳを生成するための回路である。この第２論理回路２０は、ＡＮＤ２１、遅延回路２２、及びバッファ２３を備えている。ＡＮＤ２１は、内部クロックＩＣＬＫ、ＲＷｃｍｄ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果を遅延回路２２に出力する。その結果は、カラム選択タイミング信号ＹＳＷＳとして、遅延回路２２及びバッファ２３を通してＹＤＥＣに出力される。ここで、そのタイミング信号ＹＳＷＳの遅延時間は、遅延回路２２によって“ｔＤ２”に調整される。Ｙデコーダ（ＹＤＥＣ）は、カラム選択タイミング信号ＹＳＷＳと、対象メモリセルを指定するカラムアドレス信号ＡＤＤ_ＣＯＬを入力し、対応するカラム選択信号線ＹＳＷを駆動する。このカラムアドレス信号ＡＤＤ＿ＣＯＬとスキューが一致するように、タイミング信号ＹＳＷＳの遅延時間ｔＤ２は調整される。

第３論理回路３０は、“カラムのアクティブ状態を示す信号ＲＷＳ”を生成するための回路である。この第３論理回路３０は、Ｄ−フリップフロップ３２、遅延回路３３、及びバッファ３４を備えている。Ｄ−フリップフロップ３２は、第４論理回路４０から出力され、“ロウのアクティブ状態を示す信号”であるロウアクティブ信号ＲＡＳを、入力データとして入力する。ここで、Ｄ−フリップフロップ３２は、内部クロックＩＣＬＫが“Ｌｏｗ”になる時、すなわち、内部クロックＩＣＬＫの「立ち下がりエッジ」に応じて、その入力データ（ロウアクティブ信号ＲＡＳ）をラッチする。Ｄ−フリップフロップ３２の出力は、遅延回路３３及びバッファ３４を通して、信号ＲＷＳとして出力される。この信号ＲＷＳが、ＩＯスイッチタイミング信号ＳＷＩＯとして、ＳＷＩＯ制御回路５０に供給される。ここで、そのタイミング信号ＳＷＩＯの遅延時間は、遅延回路３３によって“ｔＤ３”に調整される。カラム選択信号線ＹＳＷの非選択期間中にタイミング信号ＳＷＩＯが切り替わるように、その遅延時間ｔＤ３は調整される。

第４論理回路４０は、ロウアクティブ信号ＲＡＳ及びそのロウアクティブ信号ＲＡＳが所定の時間遅延されたＭＡＴ選択タイミング信号ＲＡＣＴＳを生成するための回路である。この第４論理回路４０は、ＡＮＤ４１、ＡＮＤ４２、フリップフロップ４３、遅延回路４４、及びバッファ４５を備えている。ＡＮＤ４１は、ＡＣＴｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ４３に出力する。ＡＮＤ４２は、ＰＲＥｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ４３に出力する。フリップフロップ４３は、ＡＮＤ４１の出力でセットされ、ＡＮＤ４２の出力でリセットされる。フリップフロップ４３の出力が、ロウアクティブ信号ＲＡＳとして、遅延回路４４及び上記Ｄ−フリップフロップ３２に出力される。また、そのロウアクティブ信号ＲＡＳは、遅延回路４４及びバッファ４５を通して、ＭＡＴ選択タイミング信号ＲＡＣＴＳとしてＭＡＴ選択回路６２に供給される。ここで、そのタイミング信号ＲＡＣＴＳの遅延時間は、遅延回路４４によって“ｔＤＲ”に調整される。ＭＡＴ選択回路６２は、そのタイミング信号ＲＡＣＴＳと、対象ＭＡＴを指定するロウアドレス信号ＡＤＤ_ＲＯＷを入力し、対応するＭＡＴ選択信号線ＲＡＣＴｉを駆動する。このロウアドレス信号ＡＤＤ_ＲＯＷとスキューが一致するように、タイミング信号ＲＡＣＴＳの遅延時間ｔＤＲは調整される。

ＳＷＩＯ制御回路５０は、ＡＮＤ論理であり、その入力は、マット選択信号線ＲＡＣＴｉとＩＯスイッチ線ＩＯＳＷに接続されている。このＳＷＩＯ制御回路５０は、第３論理回路３０からＩＯスイッチタイミング信号ＳＷＩＯを受け取り、また、ＭＡＴ選択回路６２からＭＡＴ選択信号ＲＡＣＴを受け取る。両信号が“Ｈｉ”になることによって、ＳＷＩＯ制御回路５０が活性化し、ＧＩＯとＬＩＯが接続される。また、第２論理回路２０から出力されるカラム選択タイミング信号ＹＳＷＳによって、ＬＩＯとビット信号線ＢＬ，/ＢＬとが接続される。更に、第１論理回路１０から出力されるＧＩＯイコライズタイミング信号/ＥＱによって、グローバルＩＯ線対のイコライズが行われる。

このような半導体記憶装置において、サブアレイＳＡＲに対するデータの「保持動作」は次の通りである。ＡＣＴコマンドによって、ＭＡＴ選択タイミング信号ＲＡＣＴＳが活性化し、選択サブアレイＳＡＲが存在するバンク・ＭＡＴが選択される。これにより、メインワード信号線及びサブワード信号線ＳＷＬが活性化され、セルデータがビット信号線ＢＬ，/ＢＬに読み出される。そのセルデータは、センスアンプＳＡで増幅されリストアされる。次に、ＰＲＥコマンドによって、信号ＲＡＣＴＳが非活性化し、メインワード信号線及びサブワード信号線ＳＷＬが非活性化する。セル（キャパシタ）とビット信号線ＢＬ，/ＢＬが切り離された後、センスアンプＳＡが非活性化し、ビット信号線ＢＬ，/ＢＬがイコライズされる。これにより保持動作が完了する。

また、サブアレイＳＡＲに対するデータの「書き込み動作」は次の通りである。まず、ＡＣＴコマンドによって、ＭＡＴ選択タイミング信号ＲＡＣＴＳが活性化し、書き込み対象のサブアレイＳＡＲが存在するバンク・ＭＡＴが選択され活性化される。次に、ＲＷコマンドによって、書き込みデータが、入出力アンプＤＡ／ＷＡを介して、ＧＩＯ上に伝送される。ロウのアクティブ状態を示すロウアクティブ信号ＲＡＳから、ＩＯスイッチタイミング信号ＳＷＩＯが生成され、対象サブアレイに対応するＬＩＯとＧＩＯとが接続される。続いて、カラム選択タイミング信号ＹＳＷＳによって、対象サブアレイ中のデータが書き込まれるメモリセルに対応したビット信号線ＢＬ，/ＢＬとＬＩＯが接続される。上述の一連の動作により、ＧＩＯ上のデータが、ＬＩＯ及びビット信号線ＢＬ，/ＢＬを通して、対象メモリセルに書き込まれる。

また、サブアレイＳＡＲに対するデータの「読み出し動作」は次の通りである。まず、ＡＣＴコマンドによって、ＭＡＴ選択タイミング信号ＲＡＣＴＳが活性化し、読み出し対象のサブアレイＳＡＲが存在するバンク・ＭＡＴが選択され活性化される。また、ロウのアクティブ状態を示すロウアクティブ信号ＲＡＳからＩＯスイッチタイミング信号ＳＷＩＯが生成され、対象サブアレイに対応するＬＩＯとＧＩＯとが接続される。続いて、カラム選択タイミング信号ＹＳＷＳによって、対象サブアレイ中のデータが読み出されるメモリセルに対応したビット信号線ＢＬ，/ＢＬとＬＩＯが接続される。上述の一連の動作により、対象メモリセルのデータは、ビット信号線ＢＬ，/ＢＬを通してＬＩＯ上に読み出され、その読み出しデータは、ＧＩＯを介して入出力アンプＤＡ／ＷＡに伝送される。

図６は、上記タイミング制御回路１による半導体記憶装置の動作例を示すタイミングチャートである。この例では、バースト長は４であるとする。また、内部クロックＩＣＬＫの周期はｔＣＫで表され、そのデューティは５０％であるとする。また、バンクＡ（ＢＡＮＫ_Ａ）とバンクＢ（ＢＡＮＫ_Ｂ）に対して、インタラクティブに読み出し動作が行われるとする。

最初、バンクＡは非活性状態にあり、バンクＢが活性状態にあるとする。つまり、バンクＢに対するロウアクティブ信号ＲＡＳ_Ｂ、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ｂ、及びＩＯスイッチタイミング信号ＳＷＩＯ_Ｂが“Ｈｉ”の状態であるとする。この時、ＧＩＯとバンクＢのＬＩＯ（ＬＩＯ_Ｂ）が接続されている。逆に、バンクＡに対するロウアクティブ信号ＲＡＳ_Ａ、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａ、及びＩＯスイッチタイミング信号ＳＷＩＯ_Ａが“Ｌｏｗ”の状態であるとする。この時、ＧＩＯとバンクＡのＬＩＯ（ＬＩＯ_Ａ）は非接続である。

まず、バンクＡを活性化させるＡＣＴ_Ａコマンドがタイミング制御回路１に入力され、時刻Ｔ０において、そのＡＣＴ_Ａコマンド（Ｈｉ）がフリップフロップ４３によってラッチされる。これにより、ロウアクティブ信号ＲＡＳ_Ａが“Ｈｉ”になり、また、時刻Ｔ０から遅延時間ｔＤＲ（Ｒｉｓｅ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａが“Ｈｉ”になる。

同じサイクルの時刻Ｔａにおいて、内部クロックＩＣＬＫが“Ｌｏｗ”になる。この立ち下がりエッジに応じて、Ｄ−フリップフロップ３２は、ロウアクティブ信号ＲＡＳ_Ａをラッチする。これにより、時刻Ｔａから遅延時間ｔＤ３後に、タイミング信号ＳＷＩＯ_Ａが“Ｈｉ”になり、ＧＩＯとバンクＡのＬＩＯ（ＬＩＯ_Ａ）が接続される。このように、本実施の形態によれば、ロウの活性化に応じて、ＩＯスイッチタイミング信号ＳＷＩＯも“Ｈｉ”になる。

次サイクルの時刻Ｔ１において、バンクＢに対するリードコマンドＲ１_Ｂが“Ｈｉ”である。これにより、第１論理回路１０と第２論理回路２０のそれぞれによってタイミング信号/ＥＱとＹＳＷＳ_Ｂが生成される。時刻Ｔ１からそれぞれ遅延時間ｔＤ１、ｔＤ２後、それらタイミング信号（/ＥＱ，ＹＳＷＳ_Ｂ）がそれぞれ“Ｈｉ”になる。ＧＩＯイコライズタイミング信号/ＥＱが“Ｈｉ”の期間、ＧＩＯ線対に対するイコライズ動作は停止する。また、タイミング信号ＹＳＷＳ_Ｂによって、ＬＩＯ_Ｂとビット信号線ＢＬ，/ＢＬが接続される。これにより、センスアンプＳＡ_Ｂに読み出されたデータが、ＬＩＯ_Ｂを介してＧＩＯに伝送される。ここで、本実施の形態によれば、タイミング信号ＳＷＩＯ_Ａも“Ｈｉ”であり、ＧＩＯはＬＩＯ_Ａ及びＬＩＯ_Ｂに接続されている。しかし、バンクＢのカラム選択信号線ＹＳＷ_Ｂのみが活性化されているので、バンクＢのサブアレイに対してのみ読み出し（または書き込み）動作が実行される。

次サイクルの時刻Ｔ２において、バンクＢに対するコマンドは“Ｌｏｗ”となり、代わりに、バンクＡに対するリードコマンドＲ１_Ａが“Ｈｉ”である。これにより、時刻Ｔ２からそれぞれ遅延時間ｔＤ１、ｔＤ２後、タイミング信号/ＥＱ、ＹＳＷＳ_Ａがそれぞれ“Ｈｉ”になる。タイミング信号ＹＳＷＳ_Ａによって、ＬＩＯ_Ａとビット信号線ＢＬ，/ＢＬが接続される。これにより、センスアンプＳＡ_Ａに読み出されたデータが、ＬＩＯ_Ａを介してＧＩＯに伝送される。ここで、本実施の形態によれば、タイミング信号ＳＷＩＯ_Ｂは“Ｌｏｗ”にならず、ＧＩＯはＬＩＯ_Ａ及びＬＩＯ_Ｂに接続されている。しかし、バンクＡのカラム選択信号線ＹＳＷ_Ａのみが活性化されているので、バンクＡのサブアレイに対してのみ読み出し（または書き込み）動作が実行される。

次サイクルの時刻Ｔ３において、バンクＢに対するリードコマンドＲ１’_Ｂが“Ｈｉ”であり、その次のサイクルの時刻Ｔ４において、バンクＡに対するリードコマンドＲ１’_Ａが“Ｈｉ”である。ここでも、タイミング信号ＳＷＩＯの切り換えは行われない。尚、リードコマンドＲ１’_Ａは、バンクＡに対する１回目のバーストリードを指示している。

次サイクルの時刻Ｔ５において、バンクＢを非活性化させるＰＲＥ_Ｂコマンド（Ｈｉ）がフリップフロップ４３によってラッチされる。これにより、ロウアクティブ信号ＲＡＳ_Ｂが“Ｌｏｗ”になり、また、時刻Ｔ５から遅延時間ｔＤＲ（Ｆａｌｌ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ｂが“Ｌｏｗ”になる。同じサイクルの時刻Ｔｂにおいて、内部クロックＩＣＬＫが“Ｌｏｗ”になる。この立ち下がりエッジに応じて、Ｄ−フリップフロップ３２は、“Ｌｏｗ”レベルのロウアクティブ信号ＲＡＳ_Ｂをラッチする。これにより、時刻Ｔｂから遅延時間ｔＤ３後に、タイミング信号ＳＷＩＯ_Ｂが“Ｌｏｗ”になり、ＧＩＯとＬＩＯ_Ｂが切り離される。このように、本実施の形態によれば、ロウの非活性化に応じて、ＩＯスイッチタイミング信号ＳＷＩＯも“Ｌｏｗ”になる。

また、このサイクルにおいて、バンクＡに対する２回目のバーストリードも実行されている。タイミング信号/ＥＱは、時刻Ｔ５から遅延時間ｔＤ１後に“Ｈｉ”になり、時刻Ｔｂから遅延時間ｔＤ１後に“Ｌｏｗ”になる。また、タイミング信号ＹＳＷＳ_Ａは、時刻Ｔ５から遅延時間ｔＤ１後に“Ｈｉ”になり、時刻Ｔｂから遅延時間ｔＤ１後に“Ｌｏｗ”になる。その後、時刻Ｔ６、Ｔ７において、バンクＡに対する３回目、４回目のバーストリードがそれぞれ実行される。時刻Ｔ８において、バンクＡを非活性化させるＰＲＥ_Ａコマンド（Ｈｉ）がラッチされ、遅延時間ｔＤＲ後、バンクＡも非活性となる。また、ＧＩＯとＬＩＯ_Ａが切り離される。

以上のような動作が実現されるために、上記遅延時間ｔＤ１〜ｔＤ３は、次のような関係を満たすように設定される。すなわち、カラム選択信号線ＹＳＷの選択時には、ＧＩＯ上のデータを破壊しないように、ＧＩＯのイコライズを停止する必要がある。そのため、タイミング信号/ＥＱの遅延時間ｔＤ１は、ｔＤ１＝ｔＤ２となるように設定される。また、タイミング信号ＳＷＩＯの切り換わりによるＧＩＯへのノイズの影響をなくすため、タイミング信号ＳＷＩＯは、カラム選択信号線ＹＳＷの非選択期間中に切り換わるように設定される。つまり、内部クロックＩＣＬＫの立ち下がりエッジから遅延時間ｔＤ２後にカラム選択信号線ＹＳＷが非選択となり、ほぼ同一のタイミング（遅延時間ｔＤ１後）でＧＩＯのイコライズが開始され、その後にタイミング信号ＳＷＩＯがＯＮ／ＯＦＦされる。よって、本実施の形態によれば、タイミング信号ＳＷＩＯの遅延時間ｔＤ３は、次の式を満たすように設定される。

（４）ｔＤ１ ＜ ｔＤ３＋α ＜ tＤ１＋１/２ｔＣＫ

ここで、αは、ＳＷＩＯ制御回路５０における遅延時間である。この式に基づいて、信号ＳＷＩＯが“Ｈｉ”になるタイミングと信号ＹＳＷＳが“Ｈｉ”になるタイミングとのマージンｔ１、及び信号ＳＷＩＯが“Ｌｏｗ”になるタイミングと信号ＹＳＷＳが“Ｌｏｗ”になるタイミングとのマージンｔ２は、次のように表される。

（５）ｔ１＝（ｔＤ１＋１/２ｔＣＫ）−（ｔＤ３＋α）
（６）ｔ２＝（ｔＤ３＋α）−ｔＤ１

本実施の形態に係る半導体記憶装置による効果は次の通りである。上述のように、Ｄ−フリップフロップ３２はロウアクティブ信号ＲＡＳをラッチし、ＩＯスイッチタイミング信号ＳＷＩＯを出力する。従って、そのタイミング信号ＳＷＩＯは、ＡＣＴｃｍｄに応じて“Ｈｉ”になり、ＰＲＥｃｍｄに応じて“Ｌｏｗ”になる、すなわち、本実施の形態によれば、タイミング信号ＳＷＩＯは、ロウが選択されるサイクル（以下、「ロウサイクル」あるいは「ＲＡＳサイクル」と参照される）で動作する。よって、タイミング信号ＳＷＩＯがカラムサイクルで動作する場合に比べて、半導体記憶装置の動作電流を低減することが可能となる。

例えば、一般的なＳＤＲＡＭのスペックにおいては、ＲＡＳサイクル（ｔＲＣ）は６７．５ｎｓであり、カラムサイクル（ｔＣＣ）は７．５ｎｓである。この場合、本発明によれば、タイミング信号ＳＷＩＯに関する動作電流は、約２２．２％（＝２×ｔＣＣ／ｔＲＣ）に低減されることになる。近年の多ビット化でＩＯスイッチ線ＩＯＳＷの本数は増加している。よって、本発明に係る技術は、特に効果的である。

また、本実施の形態に係る半導体記憶装置によれば、Ｄ−フリップフロップ３２は、内部クロックＩＣＬＫの立ち下がりエッジで、ロウアクティブ信号ＲＡＳをラッチする。これにより、マージンｔ１，ｔ２は、それぞれ上記式（５），（６）で表されることになる。この時、ｔＤ３＋α＝ｔＤ１となるように遅延時間ｔＤ１，ｔＤ３を設定することによって、マージンｔ１として“１/２ｔＣＫｍｉｎ”、マージンｔ２として“０”を確保することが可能となる。よって、半導体記憶装置の高速・高周波動作の安定性を向上させることが可能となる。

また、回路技術やプロセス技術の向上に伴い遅延時間ｔＤ１＝０となった場合でも、マージンｔ１として“１/２ｔＣＫｍｉｎ―α”を確保することが可能となる。よって、高速・高周波動作の安定性が向上する。また、遅延時間ｔＤ１とｔＤ３を同一に設定し、タイミング信号ＳＷＩＯとＹＳＷＳに対して同一の遅延時間を用いることによって、プロセスや電源に依存することなく安定動作を実現することが可能である。

本実施の形態において、内部クロックＩＣＬＫが“Ｌｏｗ”になるタイミングでロウアクティブ信号ＲＡＳがラッチされ、タイミング信号ＳＷＩＯが生成される。これは、タイミング信号ＹＳＷＳが内部クロックＩＣＬＫと同期しており、タイミング信号ＹＳＷＳの“Ｌｏｗ”が、内部クロックＩＣＬＫの“Ｌｏｗ”から生成されているためである。従って、タイミング信号ＹＳＷＳが“Ｌｏｗ”になるタイミングで、ロウアクティブ信号ＲＡＳなどのＲＡＳ系の信号をラッチし、タイミング信号ＳＷＩＯを生成することによっても、上述の効果が得られる。また、Ｄ−フリップフロップ３２の代わりに、Ｄ−ラッチなどの論理が用いられても同様の効果が得られることは自明である。

（変形例）
本発明において、ＩＯスイッチタイミング信号ＳＷＩＯは、内部クロックＩＣＬＫの立ち下がりエッジ（“Ｌｏｗ”）に応じてＯＮ／ＯＦＦするが、ＭＡＴ選択タイミング信号ＲＡＣＴＳは、内部クロックＩＣＬＫの立ち上がりエッジ（“Ｈｉ”）に応じてＯＮ／ＯＦＦする。そのため、内部クロックＩＣＬＫのＨｉ幅（デューティ）が大きい場合、時間ｔＤ４（遅延時間ｔＤ３＋内部クロックＩＣＬＫのＨｉ期間）が、遅延時間ｔＤＲ（Ｆａｌｌ）よりも大きくなる可能性がある。この場合、タイミング信号ＳＷＩＯではなくＭＡＴ選択信号ＲＡＣＴに応じて、ＬＩＯとＧＩＯとの接続が切断される。よって、カラム選択タイミング信号ＹＳＷが“Ｈｉ”の期間に、ＬＩＯとＧＩＯとの接続が切り換わる可能性が生じてしまう。

よって、本実施の形態に係るタイミング制御回路１において、第３論理回路３０からの出力信号と第４論理回路４０からの出力信号のＯＲ論理演算による結果が、ＭＡＴ選択信号タイミング信号ＲＡＣＴＳとして出力されてもよい。

また、図５に示されたＳＷＩＯ制御回路５０（ＡＮＤ論理）の代わりに、図７に示されるＳＷＩＯ制御回路５０´が用いられてもよい。このＳＷＩＯ制御回路５０´は、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２，５３、及びラッチ回路５４を備えている。ＰＭＯＳトランジスタ５１のソース及びドレインは、電源電位ＶＤＤ及びＮＭＯＳトランジスタ５２のドレインにそれぞれ接続され、そのゲートにはタイミング信号ＳＷＩＯが供給される。ＮＭＯＳトランジスタ５２のソースは、ＮＭＯＳトランジスタ５３のドレインに接続され、そのゲートにはタイミング信号ＳＷＩＯが供給される。ＮＭＯＳトランジスタ５３のソースはグランドに接続され、そのゲートにはＭＡＴ選択信号ＲＡＣＴが供給される。ラッチ回路５４は、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のドレインに接続されている。

このような構成により、タイミング信号ＳＷＩＯとＭＡＴ選択信号の両方が“Ｈｉ”になった場合に、ＧＩＯとＬＩＯを接続する信号を生成し、タイミング信号ＳＷＩＯが“Ｌｏｗ”になった場合のみに、ＧＩＯとＬＩＯとの接続を切断する信号を生成することが可能となる。ＬＩＯとＧＩＯとの接続は、タイミング信号ＳＷＩＯによって制御されることになり、カラム選択タイミング信号ＹＳＷが“Ｌｏｗ”の期間にのみ切り換わることになる。但し、一般的にサブアレイＳＡＲを非活性とする際、サブワードドライバＳＷＤが“Ｌｏｗ”になった後にタイミング信号ＲＡＣＴＳが“Ｌｏｗ”となる必要があるため、上記時間ｔＤ４は遅延時間ｔＤＲより小さくなる場合がほとんどである。

（第２の実施の形態）
図８は、本発明の第２の実施の形態に係るタイミング制御回路１´の構成を示すブロック図である。このタイミング制御回路１´は、第１論理回路１０、第２論理回路２０、第３論理回路７０、及び第４論理回路８０を備えている。図８において、図５に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。

第３論理回路７０は、“カラムのアクティブ状態を示す信号ＲＷＳ”を生成するための回路である。この第３論理回路７０は、ＡＮＤ７１、ＡＮＤ７２、フリップフロップ７３、Ｄ−フリップフロップ７４、遅延回路７５、及びバッファ７６を備えている。ＡＮＤ７１は、ＲＷｃｍｄ及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ７３に出力する。ＡＮＤ７２は、ＰＲＥｃｍｄ及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ７３に出力する。フリップフロップ７３は、ＡＮＤ７１の出力でセットされ、ＡＮＤ７２の出力でリセットされる。フリップフロップ７３の出力が、入力データＤａｔａＩｎとして、Ｄ−フリップフロップ７４に出力される。第１の実施の形態と異なり、Ｄ−フリップフロップ７４は、内部クロックＩＣＬＫが“Ｈｉ”になる時、すなわち、内部クロックＩＣＬＫの「立ち上がりエッジ」に応じて、入力データＤａｔａＩｎをラッチする。Ｄ−フリップフロップ７４の出力は、遅延回路７５及びバッファ７６を通して、信号ＲＷＳとして出力される。この信号ＲＷＳが、ＩＯスイッチタイミング信号ＳＷＩＯとして、ＳＷＩＯ制御回路５０に供給される。ここで、そのタイミング信号ＳＷＩＯの遅延時間は、遅延回路３３によって“ｔＤ３”に調整される。カラム選択信号線ＹＳＷの非選択期間中にタイミング信号ＳＷＩＯが切り替わるように、その遅延時間ｔＤ３は調整される。

第４論理回路８０は、ＭＡＴ選択タイミング信号ＲＡＣＴＳを生成するための回路である。この第４論理回路８０は、ＡＮＤ８１、ＡＮＤ８２、フリップフロップ８３、遅延回路８４、及びバッファ８５を備えている。ＡＮＤ８１は、ＡＣＴｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ８３に出力する。ＡＮＤ８２は、ＰＲＥｃｍｄ、内部クロックＩＣＬＫ、及びバンクアドレスＡＤＤ_ＢＡを入力し、論理演算の結果をフリップフロップ８３に出力する。フリップフロップ８３は、ＡＮＤ８１の出力でセットされ、ＡＮＤ８２の出力でリセットされる。フリップフロップ８３の出力が、遅延回路８４及びバッファ８５を通して、ＭＡＴ選択タイミング信号ＲＡＣＴＳとしてＭＡＴ選択回路６２に供給される。ここで、そのタイミング信号ＲＡＣＴＳの遅延時間は、遅延回路８４によって“ｔＤＲ”に調整される。ＭＡＴ選択回路６２は、そのタイミング信号ＲＡＣＴＳと、対象ＭＡＴを指定するロウアドレス信号ＡＤＤ_ＲＯＷを入力し、対応するＭＡＴ選択信号線ＲＡＣＴｉを駆動する。このロウアドレス信号ＡＤＤ_ＲＯＷとスキューが一致するように、タイミング信号ＲＡＣＴＳの遅延時間ｔＤＲは調整される。

図９は、上記タイミング制御回路１´による半導体記憶装置の動作例を示すタイミングチャートである。この例では、バースト長は４であるとする。また、内部クロックＩＣＬＫの周期はｔＣＫで表され、そのデューティは５０％であるとする。また、バンクＡ（ＢＡＮＫ_Ａ）とバンクＢ（ＢＡＮＫ_Ｂ）に対して、インタラクティブに読み出し動作が行われるとする。

最初、バンクＡは非活性状態にあり、バンクＢが活性状態にあるとする。つまり、バンクＢに対するＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ｂ、入力データＤａｔａＩｎ_Ｂ、及びＩＯスイッチタイミング信号ＳＷＩＯ_Ｂが“Ｈｉ”の状態であるとする。この時、ＧＩＯとバンクＢのＬＩＯ（ＬＩＯ_Ｂ）が接続されている。逆に、バンクＡに対するＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａ、入力データＤａｔａＩｎ_Ａ、及びＩＯスイッチタイミング信号ＳＷＩＯ_Ａが“Ｌｏｗ”の状態であるとする。この時、ＧＩＯとバンクＡのＬＩＯ（ＬＩＯ_Ａ）が接続されている。

まず、バンクＡを活性化させるＡＣＴ_Ａコマンドがタイミング制御回路１´に入力され、時刻Ｔ０において、そのＡＣＴ_Ａコマンド（Ｈｉ）がフリップフロップ８３によってラッチされる。これにより、時刻Ｔ０から遅延時間ｔＤＲ（Ｒｉｓｅ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ａが“Ｈｉ”になる。

次サイクルの時刻Ｔ１において、バンクＢに対するリードコマンドＲ１_Ｂが“Ｈｉ”である。これにより、時刻Ｔ１からそれぞれ遅延時間ｔＤ１、ｔＤ２後、タイミング信号/ＥＱ，ＹＳＷＳ_Ｂがそれぞれ“Ｈｉ”になる。ＧＩＯイコライズタイミング信号/ＥＱが“Ｈｉ”の期間、ＧＩＯ線対に対するイコライズ動作は停止する。センスアンプＳＡ_Ｂに読み出されたデータが、ＬＩＯ_Ｂを介してＧＩＯに伝送される。

次サイクルの時刻Ｔ２において、バンクＢに対するコマンドは“Ｌｏｗ”となり、代わりに、バンクＡに対するリードコマンドＲ１_Ａが“Ｈｉ”である。このリードコマンドＲ１_Ａは、バンクＡが活性化された後初めてのＲＷｃｍｄである。よって、このリードコマンドＲ１_Ａが入力された後、入力データＤａｔａＩｎ_Ａは“Ｌｏｗ”から“Ｈｉ”になる。その入力データＤａｔａＩｎ_Ａ（Ｈｉ）は、時刻Ｔ２における内部クロックＩＣＬＫの「立ち上がりエッジ」に応じて、Ｄ−フリップフロップ７４によってラッチされる。よって、時刻Ｔ２から遅延時間ｔＤ３後、タイミング信号ＳＷＩＯ_Ａが“Ｈｉ”になる。

また、時刻Ｔ２からそれぞれ遅延時間ｔＤ１、ｔＤ２後、タイミング信号/ＥＱ，ＹＳＷＳ_Ａがそれぞれ“Ｈｉ”になる。タイミング信号ＳＷＩＯ_Ａ，ＹＳＷＳ_Ａによって、ＧＩＯとＬＩＯ_Ａが接続され、またＬＩＯ_Ａとビット信号線ＢＬ，/ＢＬが接続される。これにより、センスアンプＳＡ_Ａに読み出されたデータが、ＬＩＯ_Ａを介してＧＩＯに伝送される。ここで、本実施の形態によれば、タイミング信号ＳＷＩＯ_Ｂは“Ｌｏｗ”にならず、ＧＩＯはＬＩＯ_Ａ及びＬＩＯ_Ｂに接続されている。しかし、バンクＡのカラム選択信号線ＹＳＷ_Ａのみが活性化されているので、バンクＡのサブアレイに対してのみ読み出し（または書き込み）動作が実行される。

次サイクルの時刻Ｔ３において、バンクＢに対するリードコマンドＲ１’_Ｂが“Ｈｉ”であり、その次のサイクルの時刻Ｔ４において、バンクＡに対するリードコマンドＲ１’_Ａが“Ｈｉ”である。ここでも、タイミング信号ＳＷＩＯの切り換えは行われない。尚、リードコマンドＲ１’_Ａは、バンクＡに対する１回目のバーストリードを指示している。

次に、バンクＢを非活性化させるＰＲＥ_Ｂコマンド（Ｈｉ）が入力され、入力データＤａｔａＩｎ_Ｂは“Ｈｉ”から“Ｌｏｗ”になる。その入力データＤａｔａＩｎ_Ｂ（Ｌｏｗ）は、時刻Ｔ５における内部クロックＩＣＬＫの「立ち上がりエッジ」に応じて、Ｄ−フリップフロップ７４によってラッチされる。よって、時刻Ｔ５から遅延時間ｔＤ３後、タイミング信号ＳＷＩＯ_Ｂが“Ｌｏｗ”になり、ＧＩＯとＬＩＯ_Ｂが切り離される。このように、本実施の形態によれば、ロウの非活性化に応じて、ＩＯスイッチタイミング信号ＳＷＩＯも“Ｌｏｗ”になる。また、時刻Ｔ５において、そのＰＲＥ_Ｂコマンド（Ｈｉ）はフリップフロップ８３によってラッチされる。これにより、時刻Ｔ５から遅延時間ｔＤＲ（Ｆａｌｌ）後、ＭＡＴ選択タイミング信号ＲＡＣＴＳ_Ｂが“Ｌｏｗ”になる。

また、このサイクルにおいて、バンクＡに対する２回目のバーストリードも実行されている。その後、時刻Ｔ６、Ｔ７において、バンクＡに対する３回目、４回目のバーストリードがそれぞれ実行される。時刻Ｔ８において、バンクＡを非活性化させるＰＲＥ_Ａコマンド（Ｈｉ）がラッチされ、遅延時間ｔＤＲ後、バンクＡも非活性となる。また、時刻Ｔ８から遅延時間ｔＤ３後、タイミング信号ＳＷＩＯ_Ａが“Ｌｏｗ”になり、ＧＩＯとＬＩＯ_Ａが切り離される。

以上のような動作が実現されるために、上記遅延時間ｔＤ１〜ｔＤ３は、次のような関係を満たすように設定される。すなわち、カラム選択信号線ＹＳＷの選択時には、ＧＩＯ上のデータを破壊しないように、ＧＩＯのイコライズを停止する必要がある。そのため、タイミング信号/ＥＱの遅延時間ｔＤ１は、ｔＤ１＝ｔＤ２となるように設定される。また、タイミング信号ＳＷＩＯの切り換わりによるＧＩＯへのノイズの影響をなくすため、タイミング信号ＳＷＩＯは、カラム選択信号線ＹＳＷの非選択期間中に切り換わるように設定される。つまり、タイミング信号ＳＷＩＯの遅延時間ｔＤ３は、次の式を満たすように設定される。

（７）ｔＤ１−１/２ｔＣＫ ＜ ｔＤ３＋α ＜ tＤ１

ここで、αは、ＳＷＩＯ制御回路５０における遅延時間である。この式に基づいて、信号ＳＷＩＯが“Ｈｉ”になるタイミングと信号ＹＳＷＳが“Ｈｉ”になるタイミングとのマージンｔ１、及び信号ＳＷＩＯが“Ｌｏｗ”になるタイミングと信号ＹＳＷＳが“Ｌｏｗ”になるタイミングとのマージンｔ２は、次のように表される。

（８）ｔ１＝ｔＤ１−（ｔＤ３＋α）
（９）ｔ２＝（ｔＤ３＋α）−（ｔＤ１−１/２ｔＣＫ）

本実施の形態は、マージンｔ１が十分取れる場合に好適である。本実施の形態に係る半導体記憶装置による効果は次の通りである。上述のように、タイミング信号ＳＷＩＯは、１回目のＲＷｃｍｄに応じて“Ｈｉ”になり、ＰＲＥｃｍｄに応じて“Ｌｏｗ”になる。つまり、タイミング信号ＳＷＩＯが“Ｈｉ”になった後、ロウが非活性化されるまで、その状態が保持される。すなわち、本実施の形態によれば、タイミング信号ＳＷＩＯは、ほぼＲＡＳサイクルで動作する。よって、タイミング信号ＳＷＩＯがカラムサイクルで動作する場合に比べて、半導体記憶装置の動作電流を低減することが可能となる。近年の多ビット化でＩＯスイッチ線ＩＯＳＷの本数は増加している。よって、本発明に係る技術は、特に効果的である。

以上に説明されたように、本発明に係る半導体記憶装置によれば、ＬＩＯとＧＩＯとの接続を制御するＩＯスイッチタイミング信号ＳＷＩＯがＯＮされた後、ロウが非活性化されるまで、そのタイミング信号ＳＷＩＯの状態が保持される。つまり、タイミング信号ＳＷＩＯは、ＲＡＳサイクル（あるいは、ほぼＲＡＳサイクル）で動作する。従って、動作電流が低減される。実施の形態においては、バンクの数が２の場合が説明されたが、２以上の任意の数のバンクの場合においても本発明は有効である。

図１Ａは、一般的な半導体記憶装置の構成を示す概略図である。 図１Ｂは、図１Ａにおけるあるメモリセル周辺の回路を示す回路図である。 図２は、一般的な半導体記憶装置の構成の一部を示すブロック図である。 図３は、従来の半導体記憶装置におけるタイミング制御回路の構成を示すブロック図である。 図４は、従来の半導体記憶装置の動作を示すタイミングチャートである。 図５は、本発明の第１の実施の形態に係る半導体記憶装置におけるタイミング制御回路の構成を示すブロック図である。 図６は、本発明の第１の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。 図７は、本発明に係るＳＷＩＯ制御回路の変形例を示す図である。 図８は、本発明の第２の実施の形態に係る半導体記憶装置におけるタイミング制御回路の構成を示すブロック図である。 図９は、本発明の第２の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。

符号の説明

１ タイミング制御回路
１０ 第１論理回路
１１ ＡＮＤ
１２ 遅延回路
１３ バッファ
２０ 第２論理回路
２１ ＡＮＤ
２２ 遅延回路
２３ バッファ
３０ 第３論理回路
３２ Ｄ−フリップフロップ回路
３３ 遅延回路
３４ バッファ
４０ 第４論理回路
４１ ＡＮＤ
４２ ＡＮＤ
４３ ＲＳフリップフロップ回路
４４ 遅延回路
４５ バッファ
５０ ＳＷＩＯ制御回路
５１ ＰＭＯＳトランジスタ
５２、５３ ＮＭＯＳトランジスタ
５４ ラッチ回路
６１ 遅延回路
６２ ＭＡＴ選択回路
７０ 第３論理回路
７１ ＡＮＤ
７２ ＡＮＤ
７３ ＲＳフリップフロップ回路
７４ Ｄ−フリップフロップ回路
７５ 遅延回路
７６ バッファ
８０ 第４論理回路
８１ ＡＮＤ
８２ ＡＮＤ
８３ ＲＳフリップフロップ回路
８４ 遅延回路
８５ バッファ

Claims (20)

1. 複数のバンクと、
   前記複数のバンクに共通に設けられたグローバルＩ／Ｏと、
   前記複数のバンクの各々において複数のサブアレイ毎に設けられたローカルＩ／Ｏと、
   ＩＯスイッチタイミング信号に応答して、前記グローバルＩ／Ｏと前記ローカルＩ／Ｏとを接続するＩＯスイッチ制御回路と、
   前記ＩＯスイッチタイミング信号をＯＮ／ＯＦＦするタイミング制御回路と、
   を具備し、
   前記タイミング制御回路は、
   第１のタイミングで、メモリセルとビット線との間を接続するワード線の活性化に関連するロウの活性化に応じて前記ＩＯスイッチタイミング信号をＯＮし、
   前記第１のタイミングに続く第２のタイミングで、前記ビット線と前記ローカルＩ／Ｏとの間を接続／非接続するカラムの活性／非活性を制御し、
   前記第２のタイミングに続く第３のタイミングで前記ロウが非活性化されるまで、前記ＩＯスイッチタイミング信号の前記ＯＮ状態を保持し、
   前記複数のバンクが共に活性化する状態、且つ、前記活性化された複数のバンクがそれぞれ前記第２のタイミングでそれぞれ対応するバンクの前記カラムを活性／非活性して一つの前記グローバルＩ／Ｏにそれぞれ対応するデータを入出力することに関わりなく、前記複数のバンクにそれぞれ対応する複数のローカルＩ／Ｏと前記バンクに共通に設けられた前記グローバルＩ／Ｏとを共に接続する、
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記タイミング制御回路は、前記カラムを活性化するタイミングを示すカラム選択タイミング信号のＯＦＦの期間内に、前記ＩＯスイッチタイミング信号の切り換えを行う、
   半導体記憶装置。
3. 請求項２に記載の半導体記憶装置であって、
   前記タイミング制御回路は、
   前記ロウを活性化／非活性化するタイミングを示すロウ選択タイミング信号を生成するロウ論理回路と、
   前記カラム選択タイミング信号を生成するカラム論理回路と、
   前記ＩＯスイッチタイミング信号を生成するＩＯ論理回路と、
   を備える
   半導体記憶装置。
4. 請求項３に記載の半導体記憶装置であって、
   前記ロウ論理回路は、バンクを活性化／非活性化するコマンドを内部クロック信号に同期してラッチし前記ロウ選択タイミング信号を生成する第１ラッチ回路を有し、
   前記カラム論理回路は、前記内部クロック信号に同期して前記カラム選択タイミング信号を生成し、
   前記ＩＯ論理回路は、前記第１ラッチ回路によって生成された前記ロウ選択タイミング信号を前記内部クロック信号に同期してラッチし前記ＩＯスイッチタイミング信号を生成する第２ラッチ回路を有する、
   半導体記憶装置。
5. 請求項４に記載の半導体記憶装置であって、
   前記第２ラッチ回路は、前記内部クロック信号の立ち下がりエッジに応じて、前記ロウ選択タイミング信号をラッチする、
   半導体記憶装置。
6. 請求項５に記載の半導体記憶装置であって、
   前記内部クロック信号がＨｉの期間をｔＣ、
   前記カラム論理回路における遅延時間をｔＤ１、
   前記ＩＯ論理回路における遅延時間をｔＤ３、
   前記ＩＯスイッチ制御回路における遅延時間をαとするとき、
   次の式：
   ｔＤ３＋α＜ｔＤ１＋ｔＣ、
   で表される関係が満たされる、
   半導体記憶装置。
7. 請求項６に記載の半導体記憶装置であって、
   更に、次の式：
   ｔＤ１＜ｔＤ３＋α、
   で表される関係が満たされる、
   半導体記憶装置。
8. 請求項３乃至７のいずれかに記載の半導体記憶装置であって、
   前記ＩＯスイッチ制御回路に接続された選択回路を更に具備し、
   前記選択回路は、前記活性化されたバンクの前記ロウを選択するロウ選択信号を、前記ロウ選択タイミング信号に基づいて出力し、
   前記ＩＯスイッチ制御回路は、前記ＩＯスイッチタイミング信号と前記ロウ選択信号を入力とするＡＮＤ論理である、
   半導体記憶装置。
9. 請求項３乃至７のいずれかに記載の半導体記憶装置であって、
   前記ＩＯスイッチ制御回路に接続された選択回路を更に具備し、
   前記選択回路は、前記活性化されたバンクの前記ロウを選択するロウ選択信号を、前記ロウ選択タイミング信号に基づいて出力し、
   前記ＩＯスイッチ制御回路は、
   前記ＩＯスイッチタイミング信号及び前記ロウ選択信号の両方がＯＮになった場合に、前記グローバルＩ／Ｏと前記ローカルＩ／Ｏとを接続する信号を出力し、
   前記ＩＯスイッチタイミング信号がＯＦＦになった場合のみに、前記グローバルＩ／Ｏと前記ローカルＩ／Ｏとの接続を切断する信号を出力する、
   半導体記憶装置。
10. 請求項９に記載の半導体記憶装置であって、
    前記ＩＯスイッチ制御回路は、
    ソースが電源に接続されたＰチャネルトランジスタと、
    ドレインが前記Ｐチャネルトランジスタのドレインに接続された第１Ｎチャネルトランジスタと、
    ソースがグランドに接続され、ドレインが前記第１Ｎチャネルトランジスタに接続された第２Ｎチャネルトランジスタと、
    を有し、
    前記ＩＯスイッチタイミング信号は、前記Ｐチャネルトランジスタのゲートと前記第１Ｎチャネルトランジスタのゲートに供給され、
    前記ロウ選択信号は、前記第２Ｎチャネルトランジスタのゲートに供給される、
    半導体記憶装置。
11. 請求項３に記載の半導体記憶装置であって、
    前記ロウ論理回路は、バンクを活性化／非活性化するコマンドを内部クロック信号に同期してラッチし、前記ロウ選択タイミング信号を生成する第１ラッチ回路を有し、
    前記カラム論理回路は、前記内部クロック信号に同期して前記カラム選択タイミング信号を生成し、
    前記ＩＯ論理回路は、
    バンクに対する読み書きを指示するコマンドによってセットされ、バンクを非活性化するコマンドによってリセットされるフリップフロップと、
    前記フリップフロップの出力を前記内部クロック信号に同期してラッチし、前記ＩＯスイッチタイミング信号を生成する第２ラッチ回路を有する、
    半導体記憶装置。
12. 請求項１１に記載の半導体記憶装置であって、
    前記第２ラッチ回路は、前記内部クロック信号の立ち上がりエッジに応じて、前記フリップフロップの出力をラッチする、
    半導体記憶装置。
13. 請求項１２に記載の半導体記憶装置であって、
    前記カラム論理回路における遅延時間をｔＤ１、
    前記ＩＯ論理回路における遅延時間をｔＤ３、
    前記ＩＯスイッチ制御回路における遅延時間をαとするとき、
    次の式：
    ｔＤ３＋α＜ｔＤ１、
    で表される関係が満たされる、
    半導体記憶装置。
14. 請求項１３に記載の半導体記憶装置であって、
    前記内部クロック信号がＨｉの期間をｔＣとするとき、
    次の式：
    ｔＤ１−ｔＣ＜ｔＤ３＋α、
    で表される関係が満たされる、
    半導体記憶装置。
15. 請求項１１乃至１４のいずれかに記載の半導体記憶装置であって、
    前記ＩＯスイッチ制御回路に接続された選択回路を更に具備し、
    前記選択回路は、前記活性化されたバンクの前記ロウを選択するロウ選択信号を、前記ロウ選択タイミング信号に基づいて出力し、
    前記ＩＯスイッチ制御回路は、前記ＩＯスイッチタイミング信号と前記ロウ選択信号を入力とするＡＮＤ論理である、
    半導体記憶装置。
16. 複数のバンクと、
    前記複数のバンクに共通に設けられたグローバルＩ／Ｏと、
    前記複数のバンクの各々において複数のサブアレイ毎に設けられたローカルＩ／Ｏと、
    ＩＯスイッチタイミング信号のＯＮ／ＯＦＦに応答してＯＮ／ＯＦＦし、前記グローバルＩ／Ｏと前記ローカルＩ／Ｏとを接続／非接続するＩＯスイッチ制御回路と、
    タイミング制御回路と、
    を備え、
    前記タイミング制御回路は、メモリセルとビット線との間を接続／非接続するワード線の活性化／非活性化に関連するロウが活性化／非活性化されるサイクルで、前記ＩＯスイッチタイミング信号をＯＮ／ＯＦＦし、
    前記複数のバンクにおける前記ＩＯスイッチタイミング信号は、前記ロウの活性化の期間内に、前記ビット線と前記ローカルＩ／Ｏ間を接続するカラムの活性／非活性によらず、前記複数のバンクが共に活性化する状態において、共にＯＮする、
    半導体記憶装置。
17. メモリセルにワード線が接続され、前記ワード線の活性化によって前記メモリセルがビット線に接続され、カラム選択タイミング信号によって前記ビット線が対応するローカルＩ／Ｏに接続される、バンクと、
    複数の前記バンクに共通に設けられたグローバルＩ／Ｏと、
    ＩＯスイッチタイミング信号に応答して、前記グローバルＩ／Ｏと前記ローカルＩ／Ｏとを接続するＩＯスイッチ制御回路と、
    前記ワード線を活性化するワード線活性化信号、前記カラム選択タイミング信号と前記ＩＯスイッチタイミング信号と、を各々ＯＮ／ＯＦＦするタイミング制御回路と、
    を具備し、
    前記タイミング制御回路は、
    第１のタイミングで外部から入力されたバンクアドレスによって指定した前記バンクの前記ワード線を活性化するアクティブコマンドに対応して、前記ワード線を活性化し、
    前記第１のタイミングに続く第２のタイミングで外部から入力されたバンクアドレスによって指定した前記バンクの前記カラム選択タイミング信号を活性化するリードコマンド若しくはライトコマンドに対応して、前記カラム選択タイミング信号を活性化し、
    前記第２のタイミングに続く第３のタイミングで外部から入力されたバンクアドレスによって指定した前記バンクの前記ワード線を非活性するプリチャージコマンドに対応して、前記ワード線を非活性にし、
    前記タイミング制御回路は、更に、
    前記複数のバンクにそれぞれ対応する複数のアクティブコマンドによって、前記複数のバンクを同時に活性化するとき、前記複数のバンクにそれぞれ対応する複数の前記ＩＯスイッチタイミング信号を同時に活性化し、よって前記グローバルＩ／Ｏと前記複数のバンクにそれぞれ対応する複数のローカルＩ／Ｏとを同時に接続し、且つ、前記複数のバンクにそれぞれ対応する前記カラム選択タイミング信号に対応するメモリセルの読み書きを一つの前記グローバルＩ／Ｏを介して行い、更に、前記プリチャージコマンドに対応して対応するバンクの前記ＩＯスイッチタイミング信号をＯＦＦにする、
    半導体記憶装置。
18. 請求項１７に記載の半導体記憶装置であって、
    前記タイミング制御回路は、前記複数のバンクのそれぞれの前記リードコマンド若しくはライトコマンドに関連する前記メモリセルの読み書きに関わらず、前記複数のバンクにそれぞれ対応する前記複数のＩＯスイッチタイミング信号の活性化を維持する、
    半導体記憶装置。
19. 請求項１８に記載の半導体記憶装置であって、
    前記タイミング制御回路は、
    前記バンク毎のＩＯスイッチ制御回路が共に活性され、それぞれの前記バンクのローカルＩ／Ｏが同一の前記グローバルＩ／Ｏに接続している状態において、順次入力される前記リードコマンドまたはライトコマンドに対応して対応するバンクの前記カラム選択タイミング信号を活性化し、前記カラム選択タイミング信号によって対応する前記メモリセルと前記グローバルＩ／Ｏが接続される、
    半導体記憶装置。
20. 請求項１９に記載の半導体記憶装置であって、
    前記タイミング制御回路は、
    前記共通に設けられたグローバルＩ／Ｏに対応する前記複数のバンクへの各々の前記アクティブコマンドまたは前記リードコマンド若しくはライトコマンドが連続して入力され、前記複数のバンクへの各々のプリチャージコマンドが入力されるまで、前記バンク毎のＩＯスイッチタイミング信号を共にＯＮにし、前記バンク毎のＩＯスイッチ制御回路を共に活性する状態を維持する、
    半導体記憶装置。

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