JP5690464B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、同期DRAM（ダイナミックランダムアクセスメモリ）等として用いて好適な半導体記憶装置に関する。
半導体記憶装置におけるメモリアレイ部（メモリセルアレイとも呼ばれる。）は、メモリセルからのデータを増幅するセンスアンプ、ワード線を駆動するサブワードドライバ、およびそれらに囲まれる複数のメモリセルなどからなるメモリマットで構成されている。またメモリアレイ部には、メモリマットとメモリマットの間のセンスアンプ列を構成する各センスアンプと接続するローカルなIO線（入出力線）（以下、LIOとする。）と、LIOと交差するように全メモリマット共通のメインのIO線（以下、MIOとする。）が配置されており、LIOとMIOの交点領域にデータを増幅するための増幅器（リード／ライトアンプあるいはサブアンプなどと呼ばれる。以下、リード／ライトアンプとする。）が配置されている（図１参照）。DDR2 SDRAM（Double Data Rate2 Synchronous Dynamic Random Access Memory）の場合は、4ビットプリフェッチに対応するため、1DQ（1データ信号）に対してLIO、MIOを通じて4つのデータの入出力が同時に行われる。
図１はメモリアレイ部におけるリード／ライトアンプの配置を模式的に示した平面図で、512MビットDDR2を想定して、8Mビットのメモリ空間を示している。メモリマットMATとメモリマットMATの間に、複数のセンスアンプからなるセンスアンプ領域SA及び各センスアンプと接続するローカルIO線LIOと、ワード線のドライバを分割した構成であるサブワードドライバからなるサブワードドライバ領域SWD及び全メモリマットMAT共通のメインIO線MIOとが複数配置されている。4ビットプリフェッチに対応するため1DQあたり4つの入出力が必要となるので、図１の構成では、4本のMIOが1度に使用される。また、図１に示す例では各2本のLIOとMIOの交点領域にリード／ライトアンプRWAを1個ずつ配置している。この構成では、1DQのデータの読み出しあるいは書き込みを行う際に、アクセスされるメモリマットMATの周囲に配置されている4個のリード／ライトアンプRWAが活性化される。
メモリ容量のカットダウン、または多I/O（input/output）化に対応するため、2ビットプリフェッチを採用するDDR SDRAMなどの元製品と同一のメモリ領域に2DQ（2データ信号）を割り当てる場合、MIOの数は倍増となり、MIOとLIOの交点領域にリード／ライトアンプを2個配置する必要が生じてくる。しかし、リード／ライトアンプを2個配置すると、メモリマット間の領域を広げてしまい、メモリアレイ部全体の面積が広がってしまう問題があった。
なお、メモリアレイ部を区分して構成されるメモリマット、およびバンク、プレートの制御に関わる先願としては、特許文献1、特許文献2、特許文献3、特許文献4などがある。しかしながら、いずれも、MIOとLIOとの交点領域にリード／ライトアンプを2個配置したときの面積増加という課題を解決するものではない。
特開２００３−２２３７８５号公報 特開平５−２３４３７７号公報 特開２００６−１７２５７７号公報 特開２００３−３４６４７９号公報
本発明は、上記の課題に鑑みてなされたものであり、メモリマット間の領域を広げることなく多I/O化に対応することができる半導体記憶装置を提供することを目的とする。一具体例を示せば、LIOとMIOとの交点領域に配置する1個のリード／ライトアンプを用いて、1DQ（1データ信号）に対してLIO、MIOを通じて4つのデータの入出力を同時に行うことができる半導体記憶装置を提供することを目的とする。
上記課題を解決するため、請求項１記載の発明は、複数のメモリセルからなるメモリマットとメモリセルからのデータを増幅するセンスアンプとを複数配列して構成されるメモリアレイを備えた半導体記憶装置において、センスアンプに接続されるものであってメモリマット間に配列されたローカル入出力線と、ローカル入出力線に増幅手段を介して接続されるものであってメモリマット間にローカル入出力線と交差するように配列されたメイン入出力線と、ローカル入出力線とメイン入出力線の交点領域に配置された複数の増幅手段と、前記増幅手段を複数のローカル入出力線に対して選択的に接続又は非接続する選択手段とを具備することを特徴とする。
請求項２記載の発明は、前記選択手段が、同一のメイン入出力線に接続される１つの前記増幅手段に対して、１つのローカル入出力線と、そのローカル入出力線が配置された交点領域の２個隣の交点領域に配置されたローカル入出力線とを選択的に接続又は非接続するものであることを特徴とする。
請求項３記載の発明は、前記増幅手段が、前記ローカル入出力線とメイン入出力線の交点領域に各１個配置されていることを特徴とする。
請求項４記載の発明は、前記選択手段が、前記メモリマットの選択信号に応じて制御される複数のトランスファーゲートからなることを特徴とする。
本発明によれば、ローカル入出力線（LIO）とメイン入出力線（MIO）との交点領域にリード／ライトアンプ等の増幅手段を１個配置のままとして、増幅手段のないLIOについては、例えば同一のMIO線に接続する２個隣の増幅手段に接続させることで、増幅手段を２個のメモリマットで共有化することができる。２個隣であれば、メモリマットが同時に選択されることがないため共有が可能となり、メモリアレイの面積増大を防ぐことが出来る。したがって、メモリマット間の領域を広げることなく多I/O化に対応することができる。
以下、図面を参照して本発明の実施の形態について説明する。図１と同様にしてリード／ライトアンプRWAの配置を模式的に示す図２と図３を参照して、本発明による半導体記憶装置の実施の形態について説明する。本発明は、リード／ライトアンプRWAを離間した複数のLIO間で共有することを特徴とするものであるが、図２に示す構成と図３に示す構成では、MIOの端部にあるLIOとMIOの交点領域に関する共有化の形態が異なっている。
図２及び図３において、黒丸又は網掛けした丸印はLIOとMIOの交点領域に実際に配置されたリード／ライトアンプRWA、白丸はリード／ライトアンプRWAが配置されず、LIOとMIOの交点領域において他の交点領域に配置された同一のMIOに接続されるリード／ライトアンプRWAとLIO冗長配線LIORで接続された節点を示している。図２及び図３に各1本の実線で示すLIOは、それぞれ相補関係にある1対の配線からなり、各列に2組ずつ、つまり各列に4本ずつ配線されている。また、MIOは各行に4系統1組で配線されている。網掛けした丸印で示すリード／ライトアンプRWAは、メモリマットMAT0又はメモリマットMAT1の上半分を選択するときに活性化されるものであり、LIOとMIOの4個の交点領域に各1個分散して配置されている4個のリード／ライトアンプRWA（網掛けして示すもの）が活性化され、4本のMIOのすべてがアクセス可能（データの読み出し又は書き込みが可能）となる。なお、2DQ分、8ビットのアクセスを行うためには、4本1組のMIO2組で8本のMIOを使用することになる。
LIOとMIOの交点領域に配置された各リード／ライトアンプRWAは、黒丸又は網掛けした丸印で示した位置でLIO及びMIOと接続されるか、白丸で示した位置でLIO及びMIOとLIO冗長配線LIORを介して接続されるかのどちらかとなるように接続状態が制御される。このような構成及び制御によって、2個のメモリマットMATで1つのリード／ライトアンプRWAを共有する。どちらのメモリマットMATのLIOを選択するかは、メモリマットMAT選択信号によって切り替えられる構成としている。
図２に示す構成では、図に向かって左端部のLIOとMIOの交点領域のリード／ライトアンプRWAと、その右隣の交点領域のリード／ライトアンプRWAに、LIO冗長配線LIORが設けられず、他の交点領域との共有関係が設定されていない。一方、図３に示す構成では、左端部のLIOとMIOの交点領域のリード／ライトアンプRWAと、その右隣の交点領域のリード／ライトアンプRWAに、LIO冗長配線LIORが設けられ、他の交点領域との共有関係が設定されている。すなわち、図２と図３においては、共有化されたリード／ライトアンプRWAの接続関係が異なっている。また、図２と図３においては、共有化しても不足してしまうリード／ライトアンプRWAの個数が異なっている。図２の場合、不足するリード／ライトアンプRWAが1DQあたり2個になるのに対し、図３の場合は1DQあたり1個で済む。なお、図２、図３とも不足するリード／ライトアンプRWAは、面積の観点からＹデコーダ（YDEC）側に配置することを想定する。
図４は、図２又は図３に示す実施の形態を部分的に拡大して各部に符号付けた図である。図４では、8本のLIO（LIOA〜LIOH）と、4本のMIO（MIO0〜MIO3）と、4個のLIOとMIOの交点領域a〜dと、3個のメモリマットMAT10〜MAT12が示されている。ここで、図４に示す交点領域ａに配置されているリード／ライトアンプRWA1の構成を図５を参照して説明する。
図５は、図４に示すLIOとMIOの交点領域aに黒丸で示すリード／ライトアンプRWA1の回路図である。なお、図４の他の交点領域b〜dのリード／ライトアンプRWAも、同様に構成される。ただし、LIOの接続を選択するための信号として用いられるメモリマット選択信号BLEQと、LIO及びMIOの接続関係が異なっている。また、図５では、図４に示すLIO冗長配線LIOR1を鎖線で囲んで示している。
図５のリード／ライトアンプRWA1は、本発明で新たに設けた構成である共有化回路1と、ライトアンプ2と、リードアンプ3と、複数のNチャネルMOS（金属酸化物半導体）トランジスタ41からなり図５のLIOAに対応する1対のLIO（LIOA_T及びLIOA＿B）間の電圧を等化する回路とから構成されている。
共有化回路１は、4個のトランスファーゲート11〜14と、信号BLEQ0_Tを入力とするインバータ15とから構成されていて、共用する2つのメモリマットのLIO（図５ではLIOA及びLIOE）のどちらかをメモリマット選択信号BLEQ（図５では信号BLEQ0_T）で切り替えるセレクタの役割を果たす。
トランスファーゲート11及び12の組は、ライトアンプ2及びリードアンプ3にLIOA（LIOA_T及びLIOA_B）を接続又は非接続する回路であり、トランスファーゲート13及び14の組は、ライトアンプ2及びリードアンプ3にLIOAの２つ隣のLIOであるLIOE（LIOE_T及びLIOE_B）を接続又は非接続する回路である。トランスファーゲート11及び12と、トランスファーゲート13及び14は、メモリマット選択信号である複数のBLEQのうちの１つであるBLEQ0_Tによって、どちらか一方の組が接続状態となるように制御される。この場合、BLEQ0_TがLow（ロー）レベルの場合、トランスファーゲート11及び12が接続状態（閉状態）となり、High（ハイ）レベルの場合、トランスファーゲート11及び12が非接続状態（開状態）となる。一方、トランスファーゲート13及び14は、BLEQ0_TがHighレベルの場合、接続状態（閉状態）となり、Lowレベルの場合、非接続状態（開状態）となる。
なお、ライトアンプ2は、既存のものと同様な構成であり、複数のPチャネルMOSトランジスタ21と、複数のNチャネルMOSトランジスタ22とからなり、信号WAEと信号DMBがハイレベルな場合、MIO0上の信号を増幅して共有化回路１を介して接続されたLIOA又はLIOEに出力する。
また、リードアンプ3は、既存のものと同様な構成であり、複数のPチャネルMOSトランジスタ31と、複数のNチャネルMOSトランジスタ32と、コンデンサ33と、インバータ34と、NOR（ノア）35とからなり、信号DAEBがハイレベルな場合、共有化回路１を介して接続されたLIOA又はLIOE上の信号を増幅してMIO0に出力する。
次に、図６、図７及び図８を参照して、図５を参照して説明したリード／ライトアンプRWAの動作について説明する。図６は、図４に一部参照符号を書き加えた図であり、図７は、図６のメモリマットMAT10を選択する場合のライト時の動作の概略を示すタイミングチャートであり、図８は、図６のメモリマットMAT10を選択する場合のリード時の動作の概略を示すタイミングチャートである。メモリマットMAT10の選択時には、LIOとMIOの交点領域a及び交点領域bのリード／ライトアンプRWA1及びRWA2に対してLowレベルのメモリマット選択信号BLEQ0_T又はBLEQ1_Tが入力されるとともに、交点領域c及び交点領域dのリード／ライトアンプRWA3及びRWA4に対してはHighレベルの他のメモリマット選択信号BLEQ0_T又はBLEQ1_Tが入力される。
図５のリード／ライトアンプRWA1と、リード／ライトアンプRWA1と同様に構成されるリード／ライトアンプRWA2〜4では、メモリマット選択信号である信号BLEQ1_T又はBLEQ0_Tによって、トランスファーゲート11、12と、トランスファーゲート13、14の開閉が選択される。これによってライトアンプ2及びリードアンプ3と、LIOA〜LIOHとのそれぞれの接続が切り替えられるようになる。
例えば、図７及び図８に示すようにメモリマットMAT10が選択された場合、図６の交点領域a、bのBLEQ信号がLowになることで、図５中のトランスファーゲート11、12が開、トランスファーゲート14、15が閉となり、交点領域aではLIOAが、交点領域bではLIODがそれぞれ選択され、リード／ライトアンプRWA1、RWA2を介し、それぞれMIO0、MIO1に接続される。一方図６の交点領域c、dでは、メモリマットMAT11及びMAT12が選択されておらず、BLEQ信号はHighのままとなるため、図５中のトランスファーゲート11、12が閉、トランスファーゲート13、14が開となり、交点領域cではLIOBが、交点領域dではLIOCがそれぞれ選択され、リード／ライトアンプRWA3、RWA4を介し、それぞれMIO2、MIO3に接続される。上記の回路動作によって、4つのLIO／MIOが同時に動作し、DDR2の動作が可能となる。
以上のように、本発明の実施の形態では、LIOとMIOとの交点領域にリード／ライトアンプRWAを1個配置のままとし、リード／ライトアンプRWAのないLIOについては、同一のMIO線に接続する2個隣のリード／ライトアンプRWAと接続させ、リード／ライトアンプRWAを2個のメモリマットで共有化する。2個隣であれば、メモリマットが同時に選択されることがないため共有が可能となり、アレイ部の面積増大を防ぐことが出来ると考えられる。
すなわち、本発明によれば、メモリアレイにおけるリード／ライトアンプを2個のメモリマットで共有化することによって、メモリアレイ部の面積増大を抑えることができる。本発明では、特に、ローカルIO線LIOとメインIO線MIOとの交点にリード／ライトアンプを１個配置する交点領域と、配置しない交点領域とを設け、配置しない交点領域のローカルIO線を２個隣の交点に配置したリード／ライトアンプにLIO冗長配線で選択的に接続するようにしている。
なお、従来は、図９の、リード／ライトアンプの配列であるアンプ列とメモリマットの配列であるマット列との関係を示す図に示すように、例えばN列のメモリマット活性化時にM、 M-1列のリード／ライトアンプのみを活性化していた。これに対して、本発明によれば、同一メモリ領域を2DQ化する場合、N列のメモリマット活性化時にM+1、M, M-1、M-2列のリード／ライトアンプを活性化することによって, メモリアレイ部の面積増大を抑えることが出来る。
なお、本発明の実施の形態は、上記に限られず、さらに多数のリード／ライトアンプの共有化を図ったり、すなわちLIOやMIOの組数を増加させたりする変更を適宜行うことができる。また、例えば図５におけるトランスファーゲート14、15を他の交点領域に設けるなど構成要素の領域間の移動などの変更も適宜可能である。
メモリアレイ部におけるリード／ライトアンプの配置例を模式的に示す図。 本発明の実施の形態におけるメモリアレイ部におけるリード／ライトアンプの配置例を模式的に示す図。 本発明の実施の形態におけるメモリアレイ部におけるリード／ライトアンプの他の配置例を模式的に示す図。 図２及び図３の3メモリマット分を拡大して示す図。 図４のリード／ライトアンプRWA1の回路図。 図２及び図３の3メモリマット分を拡大して示す図。 本実施の形態のリード／ライトアンプRWAのライト時の動作概略図（図６のメモリマットMAT10選択時） 本実施の形態のリード／ライトアンプRWAのリード時の動作概略図（図６のメモリマットMAT10選択時） リード／ライトアンプとメモリマットの配置概略図。
符号の説明
LIO ローカルIO線
LIOR LIO冗長配線
MIO メインIO線
RWA リード／ライトアンプ
MAT メモリマット
2 ライトアンプ
3 リードアンプ
11、12、13、14 トランスファーゲート
15 インバータ

Claims (4)

  1. 複数のメモリセルからなるメモリマットとメモリセルからのデータを増幅するセンスアンプとを複数配列して構成されるメモリアレイを備えた半導体記憶装置において、
    センスアンプに接続されるものであってメモリマット間に配列されたローカル入出力線と、
    ローカル入出力線に増幅手段を介して接続されるものであってメモリマット間にローカル入出力線と交差するように配列されたメイン入出力線と、
    ローカル入出力線とメイン入出力線の交点領域に配置された複数の増幅手段と、
    前記交点領域においてメイン入出力線に接続された各増幅手段を、前記各増幅手段に接続されたメイン入出力線と交差する、互いに異なるメモリマット間に配列された複数のローカル入出力線に対して選択的に接続又は非接続する選択手段と
    を備えたことを特徴とする半導体記憶装置。
  2. 前記選択手段が、同一のメイン入出力線に接続される１つの前記増幅手段に対して、１つのローカル入出力線と、そのローカル入出力線が配置された交点領域の２個隣の交点領域に配置されたローカル入出力線とを選択的に接続又は非接続するものである
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記増幅手段が、前記ローカル入出力線とメイン入出力線の交点領域に各１個配置されている
    ことを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記選択手段が、前記メモリマットの選択信号に応じて制御される複数のトランスファーゲートからなる
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
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