JP2757849B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2757849B2
JP2757849B2 JP8010527A JP1052796A JP2757849B2 JP 2757849 B2 JP2757849 B2 JP 2757849B2 JP 8010527 A JP8010527 A JP 8010527A JP 1052796 A JP1052796 A JP 1052796A JP 2757849 B2 JP2757849 B2 JP 2757849B2
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drive
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に上位のワード線（メインワード線）と下位の
ワード線（サブワード線）とを備え、それぞれを異なる
デコーダにより選択するようにした分割デコード方式を
採用した半導体記憶装置に関するものである。
【０００２】
【従来の技術】メモリセルアレイが大規模化された場合
には、ワード線の混雑を緩和するためにメインワード線
とサブワード線とを設けメモリセルの選択を階層的に行
う分割デコード方式の採用が必要となってくる。この場
合、メモリセルアレイを分割配置し、メモリセルアレイ
間にセンスアンプアレイ、サブワードドライバ回路を配
置し、センスアンプアレイ行とサブワードドライバ回路
列のクロス部分にセンスアンプの制御回路を配置するこ
とが行われる。従来のこのような回路はＩＳＳＣＣ９
５、Ａ 29ns 64 Ｍｂ ＤＲＡＭ with Hierarchical A
rray Architecture（２４６頁）に記載されている。
【０００３】分割デコード方式を採用した従来の半導体
記憶装置の回路図を図６に示す。図６には１行分のメモ
リセルアレイ分の回路が示されているに過ぎないが、実
際にはメモリセルアレイ２００はマトリックス状に配置
されている。メモリセルアレイ２００間には、行方向に
サブワードドライバ回路ＳＷＤが、また列方向には、１
２８個ずつのセンスアンプ（ＳＡ）を含むセンスアンプ
アレイ１７０が配置されている（センスアンプアレイ１
７０は図の上方に存在する図の下方のメモリセルアレイ
２００と同様の構成を有するメモリセルアレイと接続さ
れている）。そして、センスアンプアレイ行とサブワー
ドドライバ回路列の交差部分には、ＳＡアレイ行−ＳＷ
Ｄ列クロス部ＳＷＣが配置されている。
【０００４】このクロス部ＳＷＣ内には、グローバルＩ
／Ｏ線ＧＩＯＴ／ＢとローカルＩ／Ｏ線ＬＩＯＴ／Ｂと
の間の接続／遮断を制御するローカル／グローバルイン
ターフェース回路１００の外、ｐチャネルＭＯＳトラン
ジスタ（以下、ｐＭＯＳと記す）Ｑ１、Ｑ３およびｎチ
ャネルＭＯＳトランジスタ（以下、ｎＭＯＳと記す）Ｑ
２、Ｑ４、Ｑ５等を含むいわゆるセンスアンプ制御回路
が設けられている。
【０００５】センスアンプ制御回路に含まれるＱ１は、
ＳＡドライバ制御信号ＳＥＢにより制御され、ＳＥＢが
ＧＮＤレベル（以下、ローレベルと記す）となったとき
にＳＡドライブ信号ＳＡＰをＶＣＣレベル（以下、ハイ
レベルと記す）に引き上げ、Ｑ２は、ＳＡドライバ制御
信号ＳＥにより制御され、ＳＥがハイレベルとなったと
きにＳＡドライブ信号ＳＡＮＢをローレベルに引き落と
す。Ｑ３、Ｑ４は、グローバルプリチャージ信号ＧＰＤ
Ｌにより制御され、ローカルプリチャージ信号ＬＰＤＬ
を供給する。すなわち、ＧＰＤＬがローレベルであると
きＱ３がオンしてＬＰＤＬをハイレベルに引き上げ、Ｇ
ＰＤＬがハイレベルであるときＱ４がオンしてＬＰＤＬ
をローレベルに引き下げる。Ｑ５は、グローバルトラン
スファゲート信号ＧＴＧにより制御され、ＧＴＧがハイ
レベルであるときＱ５はオンして昇圧回路１１０により
昇圧電位が与えられるローカルトランスファゲート信号
ＬＴＧをローレベルに引き落とす。ここで、昇圧回路１
１０は、ローレベルとハイレベルの電位を供給するＧＴ
Ｇを受けこれを反転して（ＶＣＣ＋ｎＭＯＳのしきい値
電圧ＶTN＋α）の昇圧電圧とローレベルを出力する回路
である。なお、昇圧回路１１０、インターフェース回路
１００およびセンスアンプはＣＭＯＳ回路により構成さ
れている。図示されてはいないが、センスアンプ制御回
路には、この外にＳＡドライブ信号ＳＡＰ、ＳＡＮＢ、
ローカルトランスファゲート信号ＬＴＧを１／２ＶＣＣ
レベルにプリチャージするためのプリチャージ制御回路
等も含まれている。
【０００６】メモリセルアレイ２００とＳＡアレイ１７
０との間には、ＳＡ側ビット線のプリチャージを行うプ
リチャージ回路１８０と、ＳＡ側ビット線とメモリセル
側ビット線との接続／遮断を制御するビット線トランス
ファゲート１９０が配置されている。
【０００７】次に、この従来のメモリ回路の動作につい
て説明する。まず、読み出し動作について説明すると、
読み出しに先立って、ＳＡ側のビット線対はプリチャ−
ジされている。このとき、ＳＡドライブ信号ＳＡＰ、Ｓ
ＡＮＢもＳＷＣ内に形成された図示されていないプリチ
ャ−ジ回路によりプリチャ−ジ状態になされている。グ
ローバルトランスファゲート信号ＧＴＧはハイレベルに
あり、したがってＬＴＧがローレベルで、トランスファ
ゲート１９０はオフしている。ＳＷＤが１本のサブワー
ド線ＳＷＬを選択すると、当該サブワード線に接続され
たメモリセルの記憶データがメモリセル側ビット線対Ｂ
Ｌ、ＢＬＢに読み出される。ＧＴＧがローレベルに落
ち、昇圧回路１１０は昇圧電圧を発生し、Ｑ５がオフと
なり、ＬＴＧは昇圧電位に保持され、ビット線トランス
ファゲート１９０がオンする。これによりメモリセル側
ビット線のデータはＳＡ側ビット線側に読み出される。
次いで、ＳＡドライバ制御信号ＳＥがハイレベルとなっ
てＳＡドライブ信号ＳＡＮＢが１／２ＶＣＣからローレ
ベルに落ちる。続いて、ＳＡドライバ制御信号ＳＥＢが
ローレベルとなってＳＡドライブ信号ＳＡＰが１／２Ｖ
ＣＣからハイレベルとなって、ＳＡが活性化され、読み
出しデータが増幅される。
【０００８】この読み出しデータは、ローカルＩ／Ｏ線
ＬＩＯＴ／Ｂに伝達され、インターフェイス回路１００
がオンすることにより、これを介してグローバルＩ／Ｏ
線ＧＩＯＴ／Ｂに伝達され外部に読み出される。その
間、サブワード線ＳＷＬがローレベルとなった後、ＧＴ
Ｇがハイレベルとなり、昇圧回路１１０がオフし、ＬＴ
Ｇがローレベルとなって、トランスファゲート１９０が
オフする。その後、ＳＥＢがハイ、ＳＥがローレベルと
なってＳＡが非活性となり、次いで、グローバルプリチ
ャージ信号ＧＰＤＬがローレベルとなる。これにより、
ローカルプリチャージ信号ＬＰＤＬがハイレベルとなっ
てプリチャ−ジ回路１８０の全てのｎＭＯＳがオンし、
１／２ＶＣＣレベルにプリチャ−ジが行われ、次の読み
出しに備える。
【０００９】書き込み動作は、上記の逆の順序でデータ
の転送が行われ、メモリセルへの書き込みが行われる。
すなわち、ＧＩＯＴ／Ｂ上のデータがインターフェイス
回路１００を介してＬＩＯＴ／Ｂ側へ伝達され、ＳＡア
レイ１７０により増幅される。この増幅データはビット
線トランスファゲート１９０がオンすることにより、メ
モリセル側のビット線に伝達され、サブワードドライバ
アレイＳＷＤにより選択されたメモリセルに書き込まれ
る。
【００１０】図７は、図６の回路を実現するためのウェ
ルのレイアウトを示す。クロス部ＳＷＣでは、ｐウェル
領域１３０の外に、配線の引き回しの関係で２個所にｎ
ウェル領域１２０が設けられており、これらのウェル間
にはｐｎ分離領域１４０が設けられている。ＳＷＣに挟
まれたＳＡ領域ではｐウェル領域１３０の外にｎウェル
領域１２０が設けられるが、このｎウェル領域は、隣接
するＳＷＣのｎウェル領域１２０と連結するように形成
されている。
【００１１】クロス部ＳＷＣでは、図の上側のｎウェル
領域には、ｐＭＯＳＱ３とインターフェイス回路１００
のｐＭＯＳが形成されており、また、下側のｎウェル領
域１２０にはｐＭＯＳＱ１が形成されている。ＳＷＣで
のｐウェル領域にはｎＭＯＳＱ２、Ｑ４、Ｑ５のほかイ
ンターフェイス回路１００のｎＭＯＳなどが形成されて
いる。ＳＡ領域のｎウェル領域１２０には、ＳＡのｐＭ
ＯＳが形成されており、ＳＡ領域のｐウェル領域１３０
には、ＳＡのｎＭＯＳの外、ビット線プリチャ−ジ回路
１８０およびビット線トランスファゲート１９０を構成
するｎＭＯＳが形成されている。
【００１２】
【発明が解決しようとする課題】上述した従来の方式で
は、全てのＳＡアレイ行−ＳＷＤ列クロス部ＳＷＣ上に
ｐＭＯＳおよびｎＭＯＳが形成されているため、かつ、
ｎウェル領域を２つに分割して形成する必要があるた
め、大きなｐｎ分離領域が必要となり、このｐｎ分離領
域がクロス部ＳＷＣの面積を大きくする原因となってい
た。また、面積の増大に伴って配線長が長くなり、か
つ、ｐＭＯＳとｎＭＯＳ間の引き回し配線が増大しアク
セスが遅れる。そして、この配線遅延のためスキュー問
題（タイミングずれ問題）が深刻になる。また、従来例
では、昇圧回路がＳＷＣ外に１個所にまとめられていた
ため、昇圧回路の遠方での配線遅れが大きくなり、ここ
でも昇圧回路からの遠近によるタイミングずれが大きく
なっていた。
【００１３】したがって、本発明の解決すべき課題は、
第１に、ＳＷＣ上のｐｎ分離領域を最小限に留めること
によりＳＷＣ面積を減少させることであり、第２に、Ｓ
ＷＣ内配線を最小限に留めアクセスの遅れを最小限に留
めることであり、第３に、ビット線トランスファゲート
を駆動するための昇圧回路を分割配置するようにして昇
圧信号の遅れを少なくすることである。
【００１４】
【課題を解決するための手段】上述した本発明の第１、
第２の課題は、ローカル／グローバルインターフェイ
ス回路、ＳＡ制御回路のドライブ用ｐＭＯＳ、ＳＡ
制御回路のドライブ用ｎＭＯＳ、のそれぞれを異なるク
ロス部ＳＷＣに配置することによって解決することがで
きる。また、上述の第３の課題は、昇圧回路を上記の
〜とは異なるクロス部ＳＷＣに配置することによって
解決することができる。
【００１５】
【発明の実施の形態】本発明による半導体記憶装置は、
半導体基板上にマトリックス状に配置された複数のメモ
リセルアレイと、行方向の並びのメモリセルアレイ間に
配置されたセンスアンプアレイと、列方向の並びのメモ
リセルアレイ間に配置されたサブワードドライバ回路
と、メモリセルアレイ間の対角の位置に配置されたセン
スアンプ−サブドライバ回路クロス部（ＳＷＣ）と、を
備え、分割デコード方式にてメモリセルへのアクセスが
行われるものであって、グローバルＩ／Ｏ線−ローカ
ルＩ／Ｏ線間のＩ／Ｏインターフェース回路と、セン
スアンプ、ビット線プリチャ−ジ回路およびビット線ト
ランスファゲートに高電位を供給するｐＭＯＳと、セ
ンスアンプ、ビット線プリチャ−ジ回路およびビット線
トランスファゲートに低電位を供給するｎＭＯＳと、が
それぞれ別々のＳＷＣに設けられていることを特徴とし
ている。
【００１６】また、本発明の一実施形態は、前記メモリ
セルアレイにおけるビット線とセンスアンプ間のトラン
スファゲートを駆動する信号を形成する昇圧回路が、
グローバルＩ／Ｏ線−ローカルＩ／Ｏ線間のＩ／Ｏイン
ターフェース回路、センスアンプ、ビット線プリチャ
−ジ回路およびビット線トランスファゲートに高電位を
供給するｐＭＯＳ、センスアンプ、ビット線プリチャ
−ジ回路およびビット線トランスファゲートに低電位を
供給するｎＭＯＳ、のそれぞれが形成されているＳＷＣ
とは異なるＳＷＣに形成されていることを特徴としてい
る。
【００１７】上述したように、本発明の半導体記憶装置
においては、Ｉ／Ｏインターフェース回路、センス
アンプ等に高電位を供給するｐＭＯＳ、センスアンプ
等に低電位を供給するｎＭＯＳを、それぞれ異なるクロ
ス部ＳＷＣに配置しているので、センスアンプ等に高電
位を供給するｐＭＯＳの形成されているＳＷＣと、セン
スアンプ等に低電位を供給するｎチャネルトランジスタ
の形成されているＳＷＣに、それぞれｐＭＯＳのみ、ｎ
ＭＯＳのみを形成することが可能になり、それぞれのＳ
ＷＣにｐｎ分離領域を設ける必要がなくなり、その分の
面積を少なくすることができる。また、Ｉ／Ｏインター
フェース部ＳＷＣにはＩ／Ｏインターフェイス機能およ
びロジック機能のみを配置し、最小限にレイアウトする
ことが可能になる。
【００１８】このため、チップ面積を縮小することが可
能になり、また、ＳＷＣ内の配線引き回しも最小限に留
めることができるようになり、アクセス時間の遅れも最
小限に留めることが可能になる。その結果、配線遅延に
よるスキュー問題も緩和される。さらに、昇圧回路をＳ
ＷＣ上に分割配置する実施例によれば、昇圧信号の配線
遅延を抑えることができる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
回路図である。また、第１の実施例におけるウェル構成
のレイアウトを図２に示す。ＳＡアレイ１７０、サブワ
ードドライバ回路ＳＷＤ、ビット線プリチャージ回路１
８０、ビット線トランスファゲート１９０およびメモリ
セルアレイ２００の構成は従来例の場合と同様である。
ＳＡアレイ行とＳＷＤ列との交差領域に３種類の機能の
異なるＳＡアレイ行−ＳＷＤ列クロス部ＳＷＣ１、ＳＷ
Ｃ２、ＳＷＣ３が配置されている。
【００２０】クロス部ＳＷＣ１には、ローカルＩ／Ｏ線
ＬＩＯＴ／ＢとグローバルＩ／Ｏ線ＧＩＯＴ／Ｂ間の接
・断を制御するローカル／グローバルインターフェース
回路１００が集中的に配置されている。このインターフ
ェース回路１００は、従来例と同様にＣＭＯＳのトラン
スファゲートで構成されている。従って、図２に示すよ
うに、ＳＷＣ１にはｎウェル領域１２０とｐウェル領域
１３０およびｐｎ分離領域１４０が存在することにな
る。また、ＳＷＣ１ではここでは示されていないがＣＭ
ＯＳロジック回路等も配置されている。
【００２１】クロス部ＳＷＣ２には、ＳＡドライバ制御
信号ＳＥがハイレベルとなったときにオンしてＳＡドラ
イブ信号ＳＡＮＢをローレベルに引き落とすｎＭＯＳＱ
２、グローバルプリチャージ信号ＧＰＤＬがハイレベル
となったときにオンしてローカルプリチャージ信号ＬＰ
ＤＬをローレベルに引き落とすｎＭＯＳＱ４、グローバ
ルトランスファゲート信号ＧＴＧがハイレベルとなった
ときにオンしてローカルトランスファゲート信号ＬＴＧ
をローレベルに引き落とすｎＭＯＳＱ５などのｎＭＯＳ
が配置される。しかし、この領域内にはｐＭＯＳは配置
されない。したがって、このＳＷＣ２の領域には、図２
に示すように、センスアンプ部のｎウェル領域からのｐ
ｎ分離領域１４０がはみ出しているがｎウェル領域は存
在していない。
【００２２】クロス部ＳＷＣ３には、ＳＡドライバ制御
信号ＳＥＢがローレベルとなったときにオンしてＳＡド
ライブ信号ＳＡＰをハイレベルに引き上げるｐＭＯＳＱ
１、グローバルプリチャージ信号ＧＰＤＬがローレベル
となったときにオンしてローカルプリチャージ信号ＬＰ
ＤＬをハイレベルに引き上げるｐＭＯＳＱ３が配置され
る。しかし、この領域内にはｎＭＯＳは配置されない。
したがって、このＳＷＣ３の領域には、図２に示すよう
に、ｐウェルは存在せず、ｎウェル領域１２０およびｐ
ｎ分離領域１４０のみが形成されている。
【００２３】この第１の実施例の動作は、図６に示した
従来例と同様であるので、その説明は省略する。本実施
例では、ＳＷＣ１〜ＳＷＣ３が、ＳＷＣ１、ＳＷＣ２、
ＳＷＣ３、ＳＷＣ２、ＳＷＣ１、・・・の順番でメモリ
セルアレイの分割数分だけ配置されているが、必ずしも
この通りの順番で配置する必要はなく、またＳＷＣ２と
ＳＷＣ３との数の比は必ずしも２：１とする必要はな
い。
【００２４】［第２の実施例］図３は、本発明の第２の
実施例におけるウェル構成のレイアウト図である。図１
に図示された部分の回路構成は、第２の実施例の場合と
同様であるので、第２の実施例での回路図の図示は省略
する。第１の実施例と異なる点は、クロス部ＳＷＣ２の
領域内にセンスアンプ部のｎウェル領域１２０およびｐ
ｎ分離領域１４０をそのまま引き伸ばしこの領域内を通
過させるようにレイアウトした点である。このため、Ｓ
ＷＣ２の領域内にはｎウェル領域が形成され、ｐＭＯＳ
を置くことが可能になる。従って、ＳＷＣ２にはＣＭＯ
Ｓ回路を配置することが可能になり、センスアンプドラ
イブトランジスタのようなサイズの大きなトランジスタ
を駆動するときのバッファリング用インバータを配置す
ることが可能になる。
【００２５】［第３の実施例］図４は、本発明の第３の
実施例を示す回路図である。また、第３の実施例におけ
るウェル構成のレイアウトを図５に示す。本実施例で
は、クロス部ＳＷＣ１、ＳＷＣ２、ＳＷＣ３に加えクロ
ス部ＳＷＣ４が追加され、この領域内に昇圧回路１１０
が配置されている。これにより、第１、第２の実施例で
はメモリセルアレイ部の外側に１ヵ所配置していた昇圧
回路１１０を、例えばクロス部４つ置きに分割して配置
することが可能になり、昇圧回路からの遠近の差による
伝達時間差を解消することができ昇圧電圧の立ち上がり
時間を大幅に速めることができる。
【００２６】図５に示されるように、ＳＷＣ４には、ｐ
ウェル領域１３０、ｎウェル領域１２０より高い基板電
位が与えられる昇圧回路用ｎウェル領域１５０および昇
圧回路分離領域１６０が配置されており、これによりＣ
ＭＯＳ構成の昇圧回路を配置することが可能になってい
る。本実施例では、ＳＷＣ１〜ＳＷＣ４が、ＳＷＣ１、
ＳＷＣ２、ＳＷＣ３、ＳＷＣ４、ＳＷＣ１、・・・の順
番でメモリセルアレイの分割数分だけ配置されている
が、必ずしもこの通りの順番で配置する必要はなく、ま
たそれぞれのクロス部ＳＷＣ１〜ＳＷＣ４を同じ個数に
配置する必要もない。
【００２７】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、ローカル／グローバルインターフェース
回路と、ＳＡ制御回路のドライブ用ｎＭＯＳと、ＳＡ制
御回路のドライブ用ｐＭＯＳとをそれぞれ別々のＳＡア
レイ行−ＳＷＤ列クロス部に配置するようにしたもので
あるので、ｎＭＯＳの形成されるクロス部にはｐウェル
のみを、またｐＭＯＳの形成されるクロス部にはｎウェ
ルのみを設けるだけで済むことになり、これらのクロス
部ではｐｎ分離領域を設ける必要がなくなる。したがっ
て、これらの領域では、ｐｎ分離領域分の面積が縮小さ
れるため、より高密度の集積化が可能になる。また、ク
ロス部のブロックサイズに制限されることなくサブワー
ドドライバ回路とセンスアンプアレイを最少のサイズに
レイアウトすることが可能になる。また、本発明によれ
ば、クロス部上において、ＳＡ制御回路のｐＭＯＳ−ｎ
ＭＯＳ間を接続する配線がなくなるので、配線による遅
延が最小限に留められ、したがって、アクセスのスキュ
ー問題が緩和される。
【００２８】また、ＳＡ制御回路のｎＭＯＳが形成され
るクロス部にＳＡアレイ部からｎウェル領域およびｐｎ
分離領域を引き伸ばし、この領域内を通過させるように
した実施例によれば、このクロス部内にＣＭＯＳ回路を
配置することができるため、ｎチャネルドライブトラン
ジスタのバッファリング機能を持たせることができ、ド
ライブトランジスタを高速に立ちあげることができる。
また、昇圧回路をクロス部に配置する実施例によれば、
昇圧回路を分散して配置することができるため、昇圧電
圧の配線遅延が少なくなり高速なアクセスが可能にな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成図。
【図２】本発明の第１の実施例のウェルレイアウト図。
【図３】本発明の第２の実施例のウェルレイアウト図。
【図４】本発明の第３の実施例の回路構成図。
【図５】本発明の第３の実施例のウェルレイアウト図。
【図６】従来例の回路構成図。
【図７】従来例のウェルレイアウト図。
【符号の説明】
１００ ローカル／グローバルインターフェース回路 １１０ 昇圧回路 １２０ ｎウェル領域 １３０ ｐウェル領域 １４０ ｐｎ分離領域 １５０ 昇圧回路用ｎウェル領域 １６０ 昇圧回路分離領域 １７０ センスアンプアレイ（ＳＡアレイ） １８０ ビット線プリチャージ回路 １９０ ビット線トランスファゲート ２００ メモリセルアレイ ＧＩＯＴ／Ｂ グローバルＩ／Ｏ線 ＧＰＤＬ グローバルプリチャージ信号 ＧＴＧ グローバルトランスファゲート信号 ＬＩＯＴ／Ｂ ローカルＩ／Ｏ線 ＬＰＤＬ ローカルプリチャージ信号 ＬＴＧ ローカルトランスファゲート信号 Ｑ１ センスアンプドライブ用ｐＭＯＳ Ｑ２ センスアンプドライブ用ｎＭＯＳ Ｑ３ ＬＰＤＬプルアップ用ｐＭＯＳ Ｑ４ ＬＰＤＬプルダウン用ｎＭＯＳ Ｑ５ ＬＴＧプルダウン用ｎＭＯＳ ＳＡＮＢ センスアンプドライブ信号（ＳＡドライブ信
号） ＳＡＰ センスアンプドライブ信号（ＳＡドライブ信
号） ＳＥ センスアンプドライバ制御信号（ＳＡドライバ制
御信号） ＳＥＢ センスアンプドライバ制御信号（ＳＡドライバ
制御信号） ＳＷＣ、ＳＷＣ１〜ＳＷＣ４ センスアンプアレイ行−
ＳＷＤ列クロス部（ＳＡアレイ行−ＳＷＤ列クロス部） ＳＷＤ サブワードドライバ回路 ＳＷＬ サブワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 G11C 11/41 H01L 21/8238 H01L 21/8242 H01L 27/092

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上にマトリックス状に配置さ
    れた複数のメモリセルアレイと、行方向の並びのメモリ
    セルアレイ間に配置されたサブワードドライバ回路と、
    列方向の並びのメモリセルアレイ間に配置されたセンス
    アンプアレイと、メモリセルアレイ間の対角の位置に配
    置されたセンスアンプアレイ行−サブドライバ回路列ク
    ロス部（ＳＷＣ）と、を備え、分割デコード方式にてメ
    モリセルへのアクセスが行われる半導体記憶装置におい
    て、グローバルＩ／Ｏ線−ローカルＩ／Ｏ線間のＩ／
    Ｏインターフェース回路と、センスアンプ制御回路内
    のドライブ用ｐチャネルトランジスタと、センスアン
    プ制御回路内のドライブ用ｎチャネルトランジスタと、
    がそれぞれ別々のＳＷＣに設けられていることを特徴と
    する半導体記憶装置。
  2. 【請求項２】 前記ドライブ用ｎチャネルトランジスタ
    の形成されたＳＷＣにはｎチャネルトランジスタのみ
    が、前記ドライブ用ｐチャネルトランジスタの形成され
    たＳＷＣにはｐチャネルトランジスタのみが形成されて
    いることを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 センスアンプがＣＭＯＳ回路により構成
    され、前記ドライブ用ｎチャネルトランジスタの形成さ
    れたＳＷＣの両側のセンスアンプアレイ内のｐチャネル
    トランジスタを形成するためのｎウェルが当該ＳＷＣ内
    を貫通するように引き延ばされていることを特徴とする
    請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記メモリセルアレイにおけるビット線
    とセンスアンプ間のトランスファゲートを駆動する信号
    を形成する昇圧回路が、グローバルＩ／Ｏ線−ローカ
    ルＩ／Ｏ線間のＩ／Ｏインターフェース回路、センス
    アンプ制御回路内のドライブ用ｐチャネルトランジス
    タ、センスアンプ制御回路内のドライブ用ｎチャネル
    トランジスタ、のそれぞれが形成されているＳＷＣとは
    異なるＳＷＣに形成されていることを特徴とする請求項
    １記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209265B2 (ja) * 1997-08-01 2001-09-17 日本電気株式会社 半導体回路
JP2000049307A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
KR100480902B1 (ko) * 1998-09-02 2005-06-08 주식회사 하이닉스반도체 반도체 메모리장치의 레이아웃
JP4212171B2 (ja) 1999-01-28 2009-01-21 株式会社ルネサステクノロジ メモリ回路／ロジック回路集積システム
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
KR100403344B1 (ko) * 2001-09-13 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
DE10339894B4 (de) * 2003-08-29 2006-04-06 Infineon Technologies Ag Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung
JP4149969B2 (ja) * 2004-07-14 2008-09-17 株式会社東芝 半導体装置
KR100772700B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법.
JP5690464B2 (ja) * 2007-11-20 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7701785B2 (en) * 2008-06-23 2010-04-20 Freescale Semiconductor, Inc. Memory with high speed sensing
JP2014149884A (ja) * 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2785655B2 (ja) * 1993-11-01 1998-08-13 日本電気株式会社 半導体装置

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