JP3696144B2 - 半導体記憶装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にメモリセルからの"H" データの読み出しマージンを向上させるためのビット線キッカーの制御回路に関するもので、DRAM（ダイナミック型半導体メモリ）などに使用されるものである。
【０００２】
【従来の技術】
DRAMの微細化と低電源電圧化が進むにつれ、メモリセルキャパシタの容量の確保が困難となってきている。メモリセルキャパシタに必要とされる容量は、センスアンプ感度の下限の読み出し信号量に相当する容量に加えて、ビット線の加工ばらつきなどによるビット線容量のばらつき、セルアレイ部の各種ノイズ、セルトランジスタ内のPN接合における電荷リーク、セルトランジスタの閾値ばらつきによるデータ書き込み不足、ソフトエラー耐性など多くの要因を考慮したマージン分の容量が必要とされる。
【０００３】
ここで、メモリセル内のPN接合における電荷リークは、空乏層中の発生再結合電流に起因するので、メモリセルの"L" データ保持時よりも"H" データ保持時のほうがリーク電流が大きい。また、メモリセルトランジスタの閾値電圧ばらつきによる"H" データ書き込み不足は、一般的にDRAMのメモリセルトランジスタはNMOSで作成されるので、"H" データのみについて問題となるなど、"H" データのほうが"L" データよりも読み出し信号量を減少させる要因が多い。
【０００４】
そのため、"H" データの場合にのみ選択的に読み出し信号量を増大させる方法が必要とされており、その一例として、ビット線のイコライズ動作解除後からセンスアンプ動作開始前までの間に、ビット線対のうちリファレンス側ビット線の電位のみを低下させることで"H" データの読み出しマージンを向上させる、いわゆるビット線キッカー技術が知られている。
【０００５】
以下、ビット線キッカー技術として、ビット線キッカーと呼ばれるキャパシタを利用した技術、主としてビット線キッカーの動作原理について説明する。
【０００６】
図１９(a) は、ビット線キッカーを含むメモリコア部の１カラム分を取り出して模式的に示している。
【０００７】
メモリコア部のセルアレイでは、複数のビット線（代表的に１組の相補的なビット線対BL_t、BL_cのみ示す）と複数のワード線WL<0> 〜WL<n> とが交差して配置され、この交差部にメモリセルMCが配置されている。
【０００８】
ビット線対BL_t、BL_cは、センスアンプ（ビット線センスアンプ）S/A が接続されており、ビット線キッカー駆動線BLkick_tおよびBLkick_cとビット線対BL_t、BL_cとの間にはそれぞれMOS キャパシタなどの容量素子で構成されたビット線キッカーBLKICKERが接続されている。
【０００９】
なお、図１９(a) において、一般的なDRAMの構成と同様に、センスアンプ領域内においてビット線キッカーBLKICKERが接続されているビット線対BL_t、BL_cのノードとメモリセルMC配置領域との間でビット線対BL_c、BL_tにビット線トランスファゲートTGが挿入されており、ビット線対BL_t、BL_cにビット線電位イコライズ回路EQLが接続されている。
【００１０】
上記ビット線キッカー駆動線BLkick_tおよびBLkick_cは、それぞれビット線キッカードライバ（駆動回路）BLKICK DRVにより駆動されるものであり、上記１カラム分のビット線対BL_tおよびBL_cだけでなく、他のカラムのビット線対（図示せず）とも容量結合をするので、その配線容量は他の信号線と比べて非常に大きい。
【００１１】
図１９(b) は、図１９(a) に示したビット線キッカーの動作波形の一例を示している。
【００１２】
図１９(b) 中、VsigはメモリセルMCからビット線BL_tへの読み出し信号量を、dVsig はビット線キッカーBLKICKERの動作によるリファレンス側ビット線BL_cの電位変化量を表わす。
【００１３】
ここで、ビット線キッカーBLKICKERの動作は次のように行われる。まず、ビット線電位がプリチャージ電位（例えば電源電位の1/2 ）にプリチャージ・イコライズされ、このプリチャージ・イコライズ動作が解除された後、ビット線対(BL_t,BL_c) のうち、選択しようとするメモリセルMCが接続されていない側（リファレンス側）のビット線BL_cに接続されているビット線キッカーBLKICKERが選択される。この場合、ビット線キッカードライバBLKICK DRVの出力（本例では負論理）によってビット線キッカー駆動線BLkick_tが活性化されてビット線BL_cの電位がdVsig だけ低下する。その後、メモリセルMCに接続されているワード線WL<0>,WL<3> 〜WL<n> のいずれかが選択されてメモリセルMCからビット線BL_tに情報が読み出される。
【００１４】
ここで、ビット線キッカー駆動線BLkick_tとビット線BL_cはビット線キッカーBLKICKERによって容量結合しており、ビット線BL_cの電位変化量dVsig の値は、原理的には、ビット線BL_cの容量とビット線キッカーBLKICKERの容量比と、ビット線キッカー駆動線BLkick_tの電位振幅との積に等しくなる。これにより、"H"データの読み出し信号量は、Vsig＋dVsig となり、ビット線キッカーBLKICKERを使用しない場合と比較して増加する。
【００１５】
上記ビット線対BL_t、BL_cに接続されているビット線キッカーBLKICKER対は、センスアンプS/A 毎に配置され、ビット線キッカードライバBLKICK DRVからビット線キッカー駆動線BLkick_tまたはBLkick_cによって駆動される。このビット線キッカー駆動線BLkick_t、BLkick_cは、ビット線BL_t、BL_cとの間にビット線キッカー（キャパシタ）が接続されており、非常に大きな容量を持つ。
【００１６】
このようなビット線キッカー駆動線BLkick_t、BLkick_cをビット線キッカードライバBLKICK DRVにより高速に動作させるには、ビット線キッカードライバBLKICK DRVを分散配置することが望ましい。
【００１７】
しかし、従来のビット線キッカードライバBLKICK DRVは、多くの制御入力を必要としており、レイアウト面積に余裕の少ないメモリコア部への分散配置は困難であり、コア外周部にしか配置できなかった。この点を以下に詳述する。
【００１８】
図２０は、図１９(a) 中に示したビット線キッカードライバBLKICK DRVと制御入力との接続の従来例を示す回路図である。
【００１９】
ビット線キッカー駆動線BLkick_tおよびBLkick_cを駆動するための一対のビット線キッカードライバBLKICK DRVは、メモリセルアレイの各センスアンプS/A 毎に設けられている。
【００２０】
デコード回路DEC は、各センスアンプS/A 毎に設けられており、活性化するセンスアンプS/A の位置の情報であるアドレス信号Addr_A<0>,Addr_A<1>,…,Addr_A<n>およびAddr_B<0>,Addr_B<1>,…,Addr_B<n>をデコードする。このデコード回路DEC のデコード出力は、活性化するセンスアンプS/A の位置に対応する所望の一対のビット線キッカードライバBLKICK DRVを選択するための制御入力となる。
【００２１】
Set は各ビット線キッカードライバBLKICK DRVの活性化タイミングを指定するための制御入力であり、Reset は各ビット線キッカードライバBLKICK DRVの非活性化タイミングを指定するための制御入力である。
【００２２】
Set_t とSet_c は、ビット線対BL_t、BL_cのうちのどちらのビット線に接続されているビット線キッカーを駆動するかを選択するために、一対のビット線キッカードライバBLKICK DRVのうちのどちらかを選択するための制御入力である。
【００２３】
上記した従来のビット線キッカードライバBLKICK DRVは、制御入力としてアドレス信号をデコードした信号、タイミング信号Set およびReset 、所望の一方のビット線キッカードライバを選択指定する信号Set_t およびSet_c を入力するので、多くの制御信号線が必要となる。このため、メモリコア部に分散配置することが困難であり、コア外周部にしか配置することができなかった。
【００２４】
【発明が解決しようとする課題】
上記したように従来の半導体記憶装置のビット線キッカードライバは、レイアウト面積に余裕の少ないメモリコア部への分散配置は困難であり、コア外周部にしか配置できず、ビット線キッカー駆動線を高速に動作させることが困難であるという問題があった。
【００２５】
本発明は上記の問題点を解決すべくなされたもので、他の回路で使用している既存の制御信号線を利用することが可能なビット線キッカー制御回路を用いることにより、メモリコア部への制御線の追加を行うことなく、ビット線キッカードライバをメモリコア部に分散配置することを可能とし、ビット線キッカー駆動線を高速に動作させることが可能になる半導体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の半導体記憶装置は、それぞれ複数のワード線と複数のビット線が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセルが複数配置された複数のサブアレイと、前記複数のサブアレイのうちの同一列の複数のサブアレイに対して共通に配置された主ワードドライブ線駆動回路と、前記各サブアレイに対応して設けられ、前記主ワードドライブ線駆動回路から主ワードドライブ線を介して信号が供給される従ワードドライブ線駆動回路と、前記各サブアレイに対応して前記ワード線の方向端に配置されたロウデコーダ群と、前記各サブアレイに対応して前記ビット線の方向の一端側に配置され、相補的なビット線対毎に対応して接続されるセンスアンプ群と、前記各サブアレイ毎に前記センスアンプ群の近傍に配置された一対のビット線キッカー駆動線と、前記各サブアレイ毎に前記一対のビット線キッカー駆動線と前記各ビット線対との間にそれぞれ対応して接続された複数対のビット線キッカーと、前記各サブアレイに対応して前記ロウデコーダ群の配置領域の延長方向と前記センスアンプ群の配置領域の延長方向とが交差するサブ交差領域に配置され、活性化される前記センスアンプ群の位置情報を含む第１の制御信号が与えられる第１の制御入力線およびアクセスされる前記メモリセルが前記ビット線対のどちらのビット線に接続されているかの情報を含む第２の制御信号が与えられる第２の制御入力線がそれぞれ少なくとも一本以上接続されており、選択されるサブアレイに含まれる前記ビット線対のうちの一方のビット線の電位を変化させるように前記ビット線キッカー駆動線を駆動するビット線キッカードライバとを具備することを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１の実施形態＞
まず、階層ワードドライブ線構成を採用したDRAMにおけるビット線キッカードライバBLKICK DRVの配置について説明する。
【００３０】
図１(a) は、本発明の第１の実施形態に係る階層ワードドライブ線構成（本例では二重ワード線選択方式）を採用したDRAMの一例について一部を示すブロック図である。
【００３１】
図１(a) 中、メモリセルアレイは、サブアレイ(SCA)11 を単位ブロックとして行列状に複数に分割されており、各サブアレイ11は、複数のワード線（図示せず）と複数のビット線（図示せず）が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセル（図示せず）が多数配置されている。
【００３２】
サブアレイ配列における同一列のサブアレイのワード線方向の一端側には主ワードドライブ線駆動回路であるメインロウデコーダ(MRD)12 群が配置されており、各サブアレイ11のワード線方向端にはワード線選択駆動用のサブロウデコーダ(SRD)13 群が配置されている。また、各サブアレイ11のビット線方向の一端側にはそれぞれ相補的なビット線対に接続されたセンスアンプ(S/A)14 群が配置されている。なお、このS/A14 群は、サブアレイ配列内の列方向に隣り合う２つのサブアレイ11で共用されるシェアード方式を採用することが可能である。
【００３３】
15は、S/A14 群の配列の延長方向とMRD12 群の配置領域の延長方向とが交差するメイン交差領域(SMC) である。
【００３４】
16は、各サブアレイ11の近傍で、SRD13 群の配置領域の延長方向とS/A14 群の配置領域の延長方向とが交差するサブ交差領域(SSC) である。
【００３５】
メモリコア内部には、前記SCA11 、SRD13 群の配置領域、S/A14 群の配置領域、SSC16 が二次元的に配置されている。コア内部の図中左側と図中下側に位置するメモリコア外縁部には、前記S/A14 群の外側の領域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD12 群の配置領域、SCM15 、前記SAC20b と前記SCM15 に隣接する領域20c が一次元的に配置されている。前記領域20a にはカラム選択ドライバやセカンダリーセンスアンプなどが配置される。
【００３６】
図１(b) は、図１(a) 中の一部を取り出して示している。
【００３７】
主ワードドライブ線駆動回路MWDRV DRV は、前記SAC 20b に配置され、従ワードドライブ線駆動回路17は各サブアレイ11に対応して前記SSC16 に配置されている。サブアレイ配列における同一列のサブアレイの複数の従ワードドライブ線駆動回路17は同一列の主ワードドライブ線駆動回路MWDRV DRV から主ワードドライブ線18を介して供給される主ワードドライブ線信号が入力する。
【００３８】
この従ワードドライブ線駆動回路17は、主ワードドライブ線信号を含むアドレス信号をデコードしてワードドライブ電圧を出力し、従ワードドライブ線19（第１のワードドライブ線wdrv_pおよびこれと相補的な第２のワードドライブ線wdrv_n）を介して対応するサブアレイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…,SRD#n）に供給する。
【００３９】
SRD#0,SRD#1,…,SRD#nは、サブアレイ毎に複数のワード線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられており、従ワードドライブ線駆動回路17から第１のワードドライブ線wdrv_pを介してワードドライブ電圧が供給されるとともに第２のワードドライブ線wdrv_nを介してワードドライブ制御信号が供給され、従ワードドライブ線駆動回路17に入力するアドレス信号とは別のロウアドレス入力をデコードして対応するサブワード線SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するものである。これらのSWL<0>, SWL<1>, …, SWL<n>には、それぞれメモリセル群（図示せず）が接続されている。
【００４０】
図１(c) は、図１(b) 中のSRD#0,SRD#1,…,SRD#nのうちの１個分のSRD を取り出して一例を示す回路図である。
【００４１】
このSRD は、wdrv_pにソースが接続され、ドレインがサブワード線SW（SWL<0>, SWL<1>, …, SWL<n>のいずれか）に接続され、ゲートにワード線選択信号MWLが入力するワード線駆動用のPMOSトランジスタ21と、ドレインが前記サブワード線SWに接続され、ソースが例えば負電位(Vnn) のノードに接続され、ゲートにワード線選択信号MWL が入力するワード線電位プルダウン用のNMOSトランジスタ22と、このNMOSトランジスタ22に並列に接続され、ゲートにwdrv_nからワードドライブ線制御信号が入力するノイズキラー用のNMOSトランジスタ23を有する。
【００４２】
図２は、図１(a) のDRAMにおいてビット線キッカードライバがメモリコア部に分散配置されているパターンレイアウトの一例を示す図である。
【００４３】
図２に示すように、メモリコア部の各SSC16 内に配置されている一対のビット線キッカードライバBLKICK DRVから一対のビット線キッカー駆動線BLkick_t、BLkick_cがセンスアンプS/A14 群の配置領域の各センスアンプS/A の近傍まで配設されている。
【００４４】
そして、例えば図１９(a) を参照して前述した構成と同様に、各センスアンプS/A に接続されているビット線対BL_t、BL_cと一対のビット線キッカー駆動線BLkick_c、BLkick_tとの間にそれぞれ例えばMOS キャパシタなどの容量素子からなるビット線キッカーBLKICKERが接続されている。
【００４５】
上記したようにビット線キッカーBLKICKERを具備するDRAMにおいては、既存の信号（例えば後述する主ワードドライブ線信号とワード線非活性化信号）によってビット線キッカードライバBLKICK DRVを制御する。つまり、ビット線キッカードライバBLKICK DRVの制御入力線を他の回路の制御入力線と共有させる。これにより、ビット線キッカードライバBLKICK DRVの制御入力線の本数を削減することができる。これにより、新規の制御信号線を配設することが不必要となり、既存の他の制御信号線の配線ピッチを小さく変更する必要がなく、他の制御信号線の信号伝播速度を犠牲にすることなく、ビット線キッカードライバBLKICK DRVをメモリコア内部に配置することが可能となる。
【００４６】
本発明のビット線キッカードライバは、相補対をなす前記ビット線対のうちの一方のビット線の電位のみを変化させるようにビット線キッカー駆動線を駆動することを特徴とするものである。
【００４７】
第１の実施形態では、相補対をなすビット線対のうち、アクセスされたメモリセルが接続されていないリファレンス側のビット線の電位のみを低下させる例について以下に説明する。
【００４８】
＜ビット線キッカードライバの第１の実施例＞
図３は、図２中の各SSC16 内に配置されている一対のビット線キッカードライバBLKICK DRVを取り出して示す回路図である。
【００４９】
図３に示す各ビット線キッカードライバBLKICK DRVは、内部電源電位Vii （外部から入力される電源電圧をDRAM内部で降圧した電源電位）が与えられるVii ノードと接地電位Vss が与えられるVss ノードとの間に、PMOSトランジスタP1と、並列接続された２個のNMOSトランジスタ(N0,N2) または(N1,N3) と、NMOSトランジスタN4が直列に接続されている。
【００５０】
一方のビット線キッカードライバのPMOSトランジスタP1のドレインには第１のビット線キッカー駆動線BLkick_cが接続されており、他方のビット線キッカードライバのPMOSトランジスタP1のドレインには第２のビット線キッカー駆動線BLkick_tが接続されている。
【００５１】
前記PMOSトランジスタP1およびNMOSトランジスタN4は、アクセスされたメモリセルが複数配置されているメモリセルアレイ（サブアレイ）のどれに含まれているかを指定する第１の制御信号に応じてオン／オフ状態が制御される。
【００５２】
この第１の制御信号は図１(b) 中に示した従ワードドライブ線19をリセットするためのタイミング信号に含まれており、本例では、PMOSトランジスタP1およびNMOSトランジスタN4の各ゲートには、当該ビット線キッカードライバとの間でビット線キッカー対およびビット線対を介して接続されるセンスアンプS/A14 群に対応するサブアレイの選択を指定する信号wloff_n が入力する。
【００５３】
そして、前記２個のNMOSトランジスタ(N0,N2) または(N1,N3) は、アクセスされたメモリセルがビット線対BL_t、BL_cのどちらのビット線に接続されているか（当該ビット線キッカードライバにビット線キッカー対を介して接続されるビット線対BL_t、BL_cのうちのどちらを選択するか）を指定する第２の制御信号に応じてオン／オフ状態が制御される。この第２の制御信号は図１(b) 中に示した主ワードドライブ線18の信号に含まれている。
【００５４】
ここで、主ワードドライブ線の信号により選択制御される４本１組のワード線WL<0> 〜WL<3> に着目した場合、第１番目のワード線WL<0> により選択されるメモリセルMCはビット線BL_tに接続され、第２番目のワード線WL<1> により選択されるメモリセルMCはビット線BL_cに接続され、第３番目のワード線WL<2> により選択されるメモリセルMCはビット線BL_cに接続され、第４番目のワード線WL<3>により選択されるメモリセルMCはビット線BL_tに接続されているものとする。
【００５５】
このような接続関係の場合には、上記第１番目のワード線WL<0> を選択指定する制御信号mwdrv_p<0>と第３番目のワード線WL<2> を選択指定する制御信号mwdrv_p<2>は、第１のビット線キッカー駆動線BLkick_cが接続されている一方のビット線キッカードライバの２個のNMOSトランジスタ(N0,N2) の各ゲートに対応して入力する。
【００５６】
そして、上記第２番目のワード線WL<1> を選択指定するmwdrv_p<1>と第４番目のワード線WL<3> を選択指定する制御信号mwdrv_p<3>は、第２のビット線キッカー駆動線BLkick_tが接続されている他方のビット線キッカードライバの２個のNMOSトランジスタ(N1,N3) の各ゲートに対応して入力する。
【００５７】
次に、図３の回路の動作について説明する。
【００５８】
一方のビット線キッカードライバBLKICK DRVに接続されている第１のビット線キッカー駆動線BLkick_cは、例えばビット線のイコライズ動作解除後からセンスアンプの動作開始前までの間で、mwdrv_p<0>またはmwdrv_p<2>とwloff_n が共に"H" になった時にセットされて"L" になり、wloff_n が"L" になった時にリセットされて"H" になる。
【００５９】
他方のビット線キッカードライバBLKICK DRVに接続されている第２のビット線キッカー駆動線BLkick_tは、mwdrv_p<1>またはmwdrv_p<3>とwloff_n が共に"H"になった時にセットされ、wloff_n が"L" になった時にリセットされる。
【００６０】
一方のビット線キッカードライバBLKICK DRVがセットされた時（mwdrv_p<0>またはmwdrv_p<2>が"H" の時）には、mwdrv_p<1>またはmwdrv_p<3>が"L" であるので、他方のビット線キッカードライバBLKICK DRVに接続されている第２のビット線キッカー駆動線BLkick_tはフローティング状態になる。
【００６１】
他方のビット線キッカードライバBLKICK DRVがセットされた時（mwdrv_p<1>またはmwdrv_p<3>が"H" の時）には、mwdrv_p<0>またはmwdrv_p<2>が"L" であるので、一方のビット線キッカードライバに接続されている第１のビット線キッカー駆動線BLkick_cはフローティング状態になる。
【００６２】
図３のビット線キッカードライバBLKICK DRVによれば、第１の制御信号wloff_n および第２の制御信号mwdrv_p<0>〜mwdrv_p<3>を用いており、制御入力線を他の回路の制御入力線と共有することができる。そして、ビット線キッカードライバBLKICK DRVを分散配置でき、チップ面積を削減することが可能になる。
【００６３】
なお、図３のビット線キッカードライバBLKICK DRVのセットおよびリセットは、第１の制御信号または第２の制御信号のどちらを使用しても可能である。
【００６４】
＜第１の実施例の変形例＞
第１の実施例に示した一対のビット線キッカードライバBLKICK DRVは、各NMOSトランジスタN4が互いに分離されているが、その変形例を以下に説明する。
【００６５】
図４は、図３に示した一対のビット線キッカードライバの変形例を示す回路図である。
【００６６】
図４に示す一対のビット線キッカードライバは、図３に示したビット線キッカードライバと比べて、NMOSトランジスタN4が共有されている点が異なり、その他は同じであるので図３中と同一符号を付してその説明を省略する。
【００６７】
この変形例のビット線キッカードライバも、第１の実施形態と同様にメモリコア部の各SSC16 に配置されるものであり、図３のビット線キッカードライバと基本的に同様の動作により同様の効果が得られる。さらに、NMOSトランジスタN4を共有することにより、チップ面積を削減することが可能になる。
【００６８】
＜ビット線キッカードライバの第２の実施例＞
前記第１の実施例に示した一対のビット線キッカードライバは、制御信号wloff_n を共有しているので、一方のビット線キッカードライバBLKICK DRVがセットされた場合には他方のビット線キッカードライバBLKICK DRVに接続されるビット線キッカー駆動線BLkick_cあるいはBLkick_tはフローティング状態になる。
【００６９】
上記ビット線キッカー駆動線BLkick_cおよびBLkick_tは、全てのカラムでビット線BL_tあるいはBL_cと容量結合されているので、ビット線BL_tあるいはBL_cの電位変動により影響を受けることになる。特に、センスアンプS/A の活性化時にはビット線の電位変化が大きいので、その影響が大きい。
【００７０】
例えばビット線BL_cに接続された全てのメモリセルMCから"H" データが読み出された場合、ビット線キッカー駆動線BLkick_tには全てのカラムにおいて電位を上昇させるようなノイズが容量結合する。その場合、制御信号wloff_n が入力されているビット線キッカードライバBLKICK DRVのPMOSトランジスタP1のドレインの電位がウェルの電位よりも高くなり、PMOSトランジスタP1のPNジャンクションには順方向バイアスが印加されてしまう。
【００７１】
この点を解決するために、ビット線キッカー駆動線BLkick_cおよびBLkick_tにプルアップ回路を接続した第２の実施例を以下に説明する。
【００７２】
図５は、第２の実施例に係る一対のビット線キッカードライバに接続されている一対のビット線キッカー駆動線BLkick_cおよびBLkick_tに接続される一対のプルアップ回路の一例（クロスカップル型プルアップ回路）を示している。
【００７３】
図５に示す一対のプルアップ回路は、Vii ノードとビット線キッカー駆動線BLkick_cとの間にソース・ドレイン間が接続され、ゲートにビット線キッカー駆動線BLkick_tが接続されたPMOSトランジスタP41 と、Vii ノードとビット線キッカー駆動線BLkick_tとの間にソース・ドレイン間が接続され、ゲートにビット線キッカー駆動線BLkick_cが接続されたPMOSトランジスタP42 とからなる。つまり、Vii ノードと一対のビット線キッカー駆動線BLkick_c, BLkick_tとの間に接続された２個のプルアップ用のPMOSトランジスタP41,P42 の各ゲート・ドレインが交差接続されている。
【００７４】
この一対のプルアップ回路は、各SSC16 内に配置されている一対のビット線キッカードライバBLKICK DRVとは独立してメモリコア部のメイン交差領域SMC15 内に配置されている。そして、SMC15 内に配置されている一対のプルアップ回路には、サブアレイ配列内で上記SMC15 と同一列の複数のサブアレイ11における一対のビット線キッカー駆動線BLkick_c, BLkick_tがそれぞれ接続されている。
【００７５】
次に、図５のプルアップ回路の動作を説明する。
【００７６】
一対のビット線キッカー駆動線BLkick_c, BLkick_tが"H" の時には、一対のプルアップ回路の各PMOSトランジスタP41,P42 はそれぞれ非動作状態にある。一方のビット線キッカードライバにより一方のビット線キッカー駆動線BLkick_cがセットされて"L" になった場合には、このビット線キッカー駆動線BLkick_cにゲートが接続されているPMOSトランジスタP42 が動作状態となり、非動作状態にある他方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_tを内部電源電位Vii に固定する。これにより、このビット線キッカー駆動線BLkick_tに接続されているビット線キッカードライバのPMOSトランジスタP1におけるPN接合の順方向バイアス印加を防ぐことが可能となる。
【００７７】
また、上記一対のプルアップ回路は、一対のビット線キッカードライバとは独立してメモリコア部の各SMC15 内に配置されているので、各SSC16 内に配置する回路数が少なくなるという利点が得られる。
【００７８】
＜ビット線キッカードライバの第３の実施例＞
前述したように一対のビット線キッカー駆動線BLkick_c, BLkick_tは各カラムでビット線と容量結合しているので、その容量は大きい。そのために、第２の実施例のように一対のプルアップ回路を一対のビット線キッカードライバとは独立して配置した場合、ビット線キッカー駆動線BLkick_c, BLkick_tのプルアップ回路から遠い部分で結合したノイズをプルアップ回路が吸収するまでにかかる時間が長くなる。
【００７９】
この点を解決するために、一対のプルアップ回路を一対のビット線キッカードライバと同じSSC16 内に配置（換言すれば、一対のプルアップ回路をビット線キッカードライバ内に配置）した第３の実施例を以下に説明する。
【００８０】
図６は、第３の実施例に係る一対のビット線キッカードライバおよび一対のプルアップ回路を取り出して示す回路図である。
【００８１】
図６において、ビット線キッカードライバ部は、図３を参照して前述した一対のビット線キッカードライバと同様であり、プルアップ回路部は、図５を参照して前述したプルアップ回路と同様であるので、図３中、図５中と同一符号を付してその説明を省略する。
【００８２】
第３の実施例によれば、プルアップ回路を各SSC16 内に配置することにより、ビット線キッカー駆動線BLkick_c, BLkick_tに結合したノイズをプルアップ回路で短時間に吸収するようになる。したがって、ビット線キッカー駆動線BLkick_c, BLkick_tに接続されているビット線キッカードライバのPMOSトランジスタにおけるPN接合への順方向バイアス印加をより確実に防ぐことが可能となる。
【００８３】
＜第３の実施例の変形例＞
図７は、第３の実施例の変形例に係る一対のビット線キッカードライバおよび一対のプルアップ回路を取り出して回路図を示している。
【００８４】
図７において、ビット線キッカードライバ部は図４を参照して前述したビット線キッカードライバと同様であり、プルアップ回路部は図５を参照して前述したプルアップ回路と同様であるので、図４中、図５中と同一符号を付してその説明を省略する。図７の回路によれば、図６の回路と基本的に同様の動作により同様の効果が得られる。
【００８５】
＜ビット線キッカードライバの第４の実施例＞
図８は、第４の実施例における一対のビット線キッカードライバおよび一対のプルアップ回路を取り出して回路図を示している。
【００８６】
図８において、ビット線キッカードライバ部は、図３を参照して前述した一対のビット線キッカードライバと同様であるので、図３中と同一符号を付してその説明を省略する。
【００８７】
プルアップ回路部は、図５を参照して前述したプルアップ回路と比べて、Viiノードとプルアップ用の一方のPMOSトランジスタP41 のソースとの間に、別の２個のPMOSトランジスタP70,P72 が直列に接続され、Vii ノードとプルアップ用の他方のPMOSトランジスタP42 のソースとの間に、別の２個のPMOSトランジスタP71,P73 が直列に接続されている点が異なる。
【００８８】
ここで、一方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_cに接続されたプルアップ回路に挿入されている２個のPMOSトランジスタP70,P72 の各ゲートには、当該ビット線キッカードライバの２個のNMOSトランジスタN0,N2 の各ゲートと同様に第２の制御信号mwdrv_p<0>, mwdrv_p<2>が対応して入力する。
【００８９】
また、他方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_tに接続されたプルアップ回路に挿入されている２個のPMOSトランジスタP71,P73 の各ゲートには、当該ビット線キッカードライバの２個のNMOSトランジスタN1,N3 の各ゲートと同様に第２の制御信号mwdrv_p<1>,mwdrv_p<3> が対応して入力する。
【００９０】
第４の実施例によれば、一方のビット線キッカー駆動線BLkick_cに共通に接続されているビット線キッカードライバ部のNMOSトランジスタN0,N2 およびプルアップ回路のPMOSトランジスタP70,P72 がそれぞれ同じ制御信号mwdrv_p<0>, mwdrv_p<2>によりスイッチ制御されるので、このビット線キッカー駆動線BLkick_cがフローティング状態になることを防ぐことができる。
【００９１】
同様に、他方のビット線キッカー駆動線BLkick_tに共通に接続されているビット線キッカードライバ部のNMOSトランジスタN1,N3 およびプルアップ回路のPMOSトランジスタP71,P73 が同じ制御信号mwdrv_p<1>,mwdrv_p<3> によりスイッチ制御されるので、このビット線キッカー駆動線BLkick_tがフローティング状態になることを防ぐことができる。
【００９２】
＜第４の実施例の変形例＞
図９は、第４の実施例の変形例における一対のビット線キッカードライバおよび一対のプルアップ回路を取り出して回路図を示している。
【００９３】
図９において、ビット線キッカードライバ部は図４を参照して前述したビット線キッカードライバと同様であり、プルアップ回路は図８を参照して前述したプルアップ回路と同様であるので、図４中、図８中と同一符号を付してその説明を省略する。
【００９４】
図９の回路によれば、図８の回路と基本的に同様の動作により同様の効果が得られる。
【００９５】
なお、前記各実施例においては、前記ビット線キッカー駆動線の"H" レベル電位が内部電源電位Vii である場合を示したが、ビット線キッカー駆動線の電位振幅が大きいほどビット線キッカー効果が大きい。そこで、ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位として、前記内部電源電位Vii ／接地電位Vss に限定することなく、昇圧電位Vpp ／負電位Vnn 、または、昇圧電位Vpp ／接地電位Vss 、または、内部電源電位Vii ／負電位Vnn を採用してもよい。
【００９６】
＜ビット線キッカーの構成例＞
前記ビット線キッカーとして、NMOSトランジスタあるいはPMOSトランジスタで形成されたMOS キャパシタを用いることができる。この場合、MOS トランジスタのゲートをビット線に接続し、ドレイン拡散層および／またはソース拡散層をビット線キッカー駆動線に接続するようにしてもよい。
【００９７】
また、MOS トランジスタのゲートをビット線キッカー駆動線に接続し、ドレイン拡散層および／またはソース拡散層をビット線に接続するようにしてもよい。
あるいは、MOS トランジスタのドレイン拡散層およびソース拡散層の一方をビット線に接続し、他方をフローティング状態（未接続状態）にしてもよい。
【００９８】
＜第２の実施形態＞
第１の実施形態に係るDRAMでは、図２中のSSC16 内に配置される一対のビット線キッカードライバは、相補対をなすビット線対のうち、アクセスされたメモリセルが接続されていないリファレンス側のビット線の電位のみを低下させた。
【００９９】
これに対して、相補対をなすビット線対のうち、アクセスされたメモリセルが接続されている側のビット線の電位のみを持ち上げる第２の実施形態について以下に説明する。
【０１００】
第２の実施形態においては、一対のビット線キッカー駆動線BLkick_t、BLkick_cと一対のビット線キッカーとの接続関係を、第１の実施形態において図１９(a) を参照して前述した構成とは逆にする。即ち、図１０(a) に示すように、メモリコア部の各SSC16 内に配置されている一対のビット線キッカードライバBLKICK DRVから一対のビット線キッカー駆動線BLkick_t、BLkick_cがセンスアンプS/A14 群の配置領域の各センスアンプS/A の近傍まで配設されている。そして、各センスアンプS/A に接続されているビット線対BL_t、BL_cと一対のビット線キッカー駆動線BLkick_t、BLkick_cとの間にそれぞれMOS キャパシタからなるビット線キッカーBLKICKERが接続されている。なお、図１０(a) において、図１９(a) 中と同一部分には同一符号を付してその説明を省略する。
【０１０１】
図１０(b) は、図１０(a) に示したビット線キッカーの動作波形の一例を示している。
【０１０２】
図１０(b) 中、VsigはメモリセルMCからビット線BL_tへの読み出し信号量を、dVsig はビット線キッカーBLKICKERの動作によるビット線BL_tの電位変化量を表わす。
【０１０３】
ここで、ビット線キッカーBLKICKERの動作は次のように行われる。まず、ビット線電位がプリチャージ電位にプリチャージ・イコライズされ、このプリチャージ・イコライズ動作が解除された後、ビット線対(BL_t,BL_c) のうち、選択しようとするメモリセルMCが接続されているビット線BL_tに接続されているビット線キッカーBLKICKERが選択される。この場合、ビット線キッカードライバBLKICK DRVの出力（本例では正論理）によってビット線キッカー駆動線BLkick_tが活性化されてビット線BL_tの電位がdVsig だけ上昇する。その後、メモリセルMCに接続されているワード線WL<0>,WL<3> 〜WL<n> のいずれかが選択されてメモリセルMCからビット線BL_tに情報が読み出される。
【０１０４】
ここで、ビット線キッカー駆動線BLkick_tとビット線BL_tはビット線キッカーBLKICKERによって容量結合しており、ビット線BL_tの電位変化量dVsig の値は、原理的には、ビット線BL_tの容量とビット線キッカーBLKICKERの容量比と、ビット線キッカー駆動線BLkick_tの電位振幅との積に等しくなる。これにより、"H"データの読み出し信号量は、Vsig＋dVsig となり、ビット線キッカーBLKICKERを使用しない場合と比較して増加する。
【０１０５】
＜ビット線キッカードライバの第５の実施例＞
図１１は、ビット線キッカードライバBLKICK DRVの第５の実施例を示す回路図である。
【０１０６】
図１１に示すビット線キッカードライバは、図３を参照して前述したビット線キッカードライバと比べて、NMOSトランジスタN0〜N3に代えてPMOSトランジスタP0a 〜P3a が用いられ、制御信号blocksel_nおよびwdrv_n<0> 〜wdrv_n<3> 、第１のビット線キッカー駆動線BLkick_cおよび第２のビット線キッカー駆動線BLkick_tの取り出し位置が異なり、その他は同じであるので、図３中と同一符号を付してその説明を省略する。このビット線キッカードライバも、前記各実施形態と同様にメモリコア部のSSC16 に配置される。
【０１０７】
ここでは、活性化される前記センスアンプ群の位置情報を含む第１の制御信号として、前記サブアレイ選択信号wloff_n に代えて、メモリセルに対するリード／ライト動作が行われるアクティブ期間に"L" レベルになる信号が用いられる。
第１の制御信号の具体例としては、図１０(a) に示すように、ビット線対の電位をイコライズするためのビット線イコライザ回路EQLおよび／またはビット線対に挿入されているビット線トランスファゲートTGを制御するための制御回路EQL DRVへの入力信号blocksel_nが用いられる。また、アクセスされる前記メモリセルが前記ビット線対のどちらのビット線に接続されているかの情報を含む第２の制御信号として、前記制御信号mwdrv_p<0>〜mwdrv_p<3>に代えて、ワードドライブ線制御信号wdrv_n<0> 〜wdrv_n<3> が用いられる。
【０１０８】
そして、一方のビット線キッカードライバのNMOSトランジスタN4のドレインに第１のビット線キッカー駆動線BLkick_cが接続されており、他方のビット線キッカードライバのNMOSトランジスタN4のドレインに第２のビット線キッカー駆動線BLkick_tが接続されている。
【０１０９】
次に、図１１の回路の動作について説明する。
【０１１０】
一方のビット線キッカードライバBLKICK DRVに接続されている第１のビット線キッカー駆動線BLkick_cは、wdrv_n<0> またはwdrv_n<2> とblocksel_nが共に"L" になった時にセットされて"H" になり、blocksel_nが"H" になった時にリセットされて"L" になる。
【０１１１】
他方のビット線キッカードライバBLKICK DRVに接続されている第２のビット線キッカー駆動線BLkick_tは、wdrv_n<1> またはwdrv_n<3> とblocksel_nが共に"L" になった時にセットされて"H" になり、blocksel_nが"H" になった時にリセットされて"L" になる。
【０１１２】
一方のビット線キッカードライバBLKICK DRVがセットされた時（wdrv_n<0> またはwdrv_n<2> が"L" の時）には、wdrv_n<1> またはwdrv_n<3> が"H" であるので、他方のビット線キッカードライバBLKICK DRVに接続されている第２のビット線キッカー駆動線BLkick_tはフローティング状態になる。
【０１１３】
他方のビット線キッカードライバBLKICK DRVがセットされた時（wdrv_n<1> またはwdrv_n<3> が"L" の時）には、wdrv_n<0> またはwdrv_n<2> が"H" であるので、一方のビット線キッカードライバに接続されている第１のビット線キッカー駆動線BLkick_cはフローティング状態になる。
【０１１４】
図１１のビット線キッカードライバBLKICK DRVによれば、第１の制御信号blocksel_nおよび第２の制御信号wdrv_n<0> 〜wdrv_n<3> を用いており、制御入力線を他の回路の制御入力線と共有することができ、ビット線キッカードライバBLKICK DRVを分散配置でき、チップ面積を削減することが可能になる。
【０１１５】
＜第５の実施例の変形例＞
図１２は、図１１に示した一対のビット線キッカードライバの変形例を示す回路図である。
【０１１６】
図１２に示す一対のビット線キッカードライバは、図１１に示したビット線キッカードライバと比べて、PMOSトランジスタP1が共有されている点が異なり、その他は同じであるので図１１中と同一符号を付してその説明を省略する。
【０１１７】
この変形例のビット線キッカードライバも、第５の実施形態と同様にメモリコア部のSSC16 に配置されるものであり、図１１のビット線キッカードライバと基本的に同様の動作により同様の効果が得られる。さらに、PMOSトランジスタP1を共有することにより、チップ面積を削減することが可能になる。
【０１１８】
＜ビット線キッカードライバの第６の実施例＞
前記第５の実施例に示した一対のビット線キッカードライバは、制御信号blocksel_nを共有しているので、一方のビット線キッカードライバBLKICK DRVがセットされた場合には他方のビット線キッカードライバBLKICK DRVに接続されるビット線キッカー駆動線BLkick_cあるいはBLkick_tはフローティング状態になる。
【０１１９】
上記ビット線キッカー駆動線BLkick_cおよびBLkick_tは、全てのカラムでビット線BL_cあるいはBL_tと容量結合されているので、ビット線BL_cあるいはBL_tの電位変動により影響を受けることになる。特に、センスアンプS/A の活性化時にはビット線の電位変化が大きいので、その影響が大きい。
【０１２０】
例えばビット線BL_tに接続された全てのメモリセルMCから"L" データが読み出された場合、ビット線キッカー駆動線BLkick_tには全てのカラムにおいて電位を降下させるようなノイズが容量結合する。その場合、制御信号blocksel_nが入力されているビット線キッカードライバBLKICK DRVのNMOSトランジスタN4のドレインの電位がウェルの電位よりも低くなり、NMOSトランジスタN4のPNジャンクションには順方向バイアスが印加されてしまう。
【０１２１】
この点を解決するために、ビット線キッカー駆動線BLkick_cおよびBLkick_tにプルダウン回路を接続した第６の実施例を以下に説明する。
【０１２２】
図１３は、第６の実施例に係る一対のビット線キッカードライバに接続されている一対のビット線キッカー駆動線BLkick_cおよびBLkick_tに接続される一対のプルダウン回路の一例（クロスカップル型プルダウン回路）を示している。
【０１２３】
図１３に示す一対のプルダウン回路は、ビット線キッカー駆動線BLkick_cとVss ノードとの間にドレイン・ソース間が接続され、ゲートにビット線キッカー駆動線BLkick_tが接続されたPMOSトランジスタN41 と、ビット線キッカー駆動線BLkick_tとVss ノードとの間にドレイン・ソース間が接続され、ゲートにビット線キッカー駆動線BLkick_cが接続されたNMOSトランジスタN42 とからなる。つまり、一対のビット線キッカー駆動線BLkick_c, BLkick_tとVss ノードとの間に接続された２個のプルダウン用のNMOSトランジスタN41,N42 の各ゲート・ドレインが交差接続されている。
【０１２４】
この一対のプルダウン回路は、各SSC16 内に配置されている一対のビット線キッカードライバBLKICK DRVとは独立してメモリコア部のメイン交差領域SMC15 内に配置されている。そして、SMC15 内に配置されている一対のプルダウン回路には、サブアレイ配列内で上記SMC15 と同一列の複数のサブアレイ11における一対のビット線キッカー駆動線BLkick_c, BLkick_tがそれぞれ接続されている。
【０１２５】
次に、図１３のプルダウン回路の動作を説明する。
【０１２６】
一対のビット線キッカー駆動線BLkick_c, BLkick_tが"L" の時には、一対のプルダウン回路の各NMOSトランジスタN41,N42 はそれぞれ非動作状態にある。一方のビット線キッカードライバにより一方のビット線キッカー駆動線BLkick_cがセットされて"H" になった場合には、このビット線キッカー駆動線BLkick_cにゲートが接続されているNMOSトランジスタN42 が動作状態となり、非動作状態にある他方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_tを接地電位Vss に固定する。これにより、このビット線キッカー駆動線BLkick_tに接続されているビット線キッカードライバのNMOSトランジスタN4におけるPN接合の順方向バイアス印加を防ぐことが可能となる。
【０１２７】
また、上記一対のプルダウン回路は、一対のビット線キッカードライバとは独立してメモリコア部の各SMC15 内に配置されているので、各SSC16 内に配置する回路数が少なくなるという利点が得られる。
【０１２８】
＜ビット線キッカードライバの第７の実施例＞
前述したように一対のビット線キッカー駆動線BLkick_c, BLkick_tは各カラムでビット線と容量結合しているので、その容量は大きい。そのために、第６の実施例のように一対のプルダウン回路を一対のビット線キッカードライバとは独立して配置した場合、ビット線キッカー駆動線BLkick_c, BLkick_tのプルダウン回路から遠い部分で結合したノイズをプルダウン回路が吸収するまでにかかる時間が長くなる。
【０１２９】
この点を解決するために、一対のプルダウン回路を一対のビット線キッカードライバと同じSSC16 内に配置（換言すれば、一対のプルダウン回路をビット線キッカードライバ内に配置）した第７の実施例を以下に説明する。
【０１３０】
図１４は、第７の実施例に係る一対のビット線キッカードライバおよび一対のプルアップ回路を取り出して示す回路図である。
【０１３１】
図１４において、ビット線キッカードライバ部は、図１１を参照して前述した一対のビット線キッカードライバと同様であり、プルダウン回路部は、図１３を参照して前述したプルダウン回路と同様であるので、図１１中、図１３中と同一符号を付してその説明を省略する。
【０１３２】
第７の実施例によれば、プルダウン回路を各SSC16 内に配置することにより、ビット線キッカー駆動線BLkick_c, BLkick_tに結合したノイズをプルダウン回路で短時間に吸収するようになる。したがって、ビット線キッカー駆動線BLkick_c, BLkick_tに接続されているビット線キッカードライバのNMOSトランジスタにおけるPN接合への順方向バイアス印加をより確実に防ぐことが可能となる。
【０１３３】
＜第７の実施例の変形例＞
図１５は、第７の実施例の変形例に係る一対のビット線キッカードライバおよび一対のプルダウン回路を取り出して回路図を示している。
【０１３４】
図１５において、ビット線キッカードライバ部は図１２を参照して前述したビット線キッカードライバと同様であり、プルダウン回路部は図１３を参照して前述したプルダウン回路と同様であるので、図１２中、図１３中と同一符号を付してその説明を省略する。図１５の回路によれば、図１４の回路と基本的に同様の動作により同様の効果が得られる。
【０１３５】
＜ビット線キッカードライバの第８の実施例＞
図１６は、第８の実施例における一対のビット線キッカードライバおよび一対のプルダウン回路を取り出して回路図を示している。
【０１３６】
図１６において、ビット線キッカードライバ部は、図１１を参照して前述した一対のビット線キッカードライバと同様であるので、図１１中と同一符号を付してその説明を省略する。
【０１３７】
プルダウン回路部は、図１３を参照して前述したプルダウン回路と比べて、プルダウン用の一方のNMOSトランジスタN41 のソースとVss ノードとの間に、別の２個のNMOSトランジスタN70,N72 が直列に接続され、プルダウン用の他方のNMOSトランジスタN42 のソースとVss ノードとの間に、別の２個のNMOSトランジスタN71,N73 が直列に接続されている点が異なる。
【０１３８】
ここで、一方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_cに接続されたプルダウン回路に挿入されている２個のNMOSトランジスタN70,N72 の各ゲートには、当該ビット線キッカードライバの２個のPMOSトランジスタP0a,P2a の各ゲートと同様に第２の制御信号wdrv_n<0>,wdrv_n<2> が対応して入力する。
【０１３９】
また、他方のビット線キッカードライバに接続されているビット線キッカー駆動線BLkick_tに接続されたプルダウン回路に挿入されている２個のNMOSトランジスタN71,N73 の各ゲートには、当該ビット線キッカードライバの２個のPMOSトランジスタP1a,P3a の各ゲートと同様に第２の制御信号wdrv_n<1>,wdrv_n<3> が対応して入力する。
【０１４０】
第８の実施例によれば、一方のビット線キッカー駆動線BLkick_cに共通に接続されているビット線キッカードライバ部のPMOSトランジスタP0a,P2a およびプルダウン回路のNMOSトランジスタN70,N72 がそれぞれ同じ制御信号wdrv_n<0>,wdrv_n<2> によりスイッチ制御されるので、このビット線キッカー駆動線BLkick_cがフローティング状態になることを防ぐことができる。
【０１４１】
同様に、他方のビット線キッカー駆動線BLkick_tに共通に接続されているビット線キッカードライバ部のPMOSトランジスタP1a,P3a およびプルダウン回路のNMOSトランジスタN71,N73 が同じ制御信号wdrv_n<1>,wdrv_n<3> によりスイッチ制御されるので、このビット線キッカー駆動線BLkick_tがフローティング状態になることを防ぐことができる。
【０１４２】
＜第８の実施例の変形例＞
図１７は、第８の実施例の変形例における一対のビット線キッカードライバおよび一対のプルダウン回路を取り出して回路図を示している。
【０１４３】
図１７において、ビット線キッカードライバ部は図１２を参照して前述したビット線キッカードライバと同様であり、プルダウン回路は図１６を参照して前述したプルダウン回路と同様であるので、図１２中、図１６中と同一符号を付してその説明を省略する。
【０１４４】
図１７の回路によれば、図１６の回路と基本的に同様の動作により同様の効果が得られる。
【０１４５】
＜第３の実施形態＞
前記各実施形態のDRAMでは、図１(a) を参照して前述したような階層ワードドライブ線構成におけるメモリコア部の各SSC16 内に一対のビット線キッカードライバ（第１のビット線キッカードライバと第２のビット線キッカードライバ）が配置されているが、ビット線キッカードライバの分散配置および駆動方式を変更した第３の実施形態について以下に説明する。
【０１４６】
図１８は、第３の実施形態のDRAMにおいてビット線キッカードライバがメモリコア部に分散配置されているパターンレイアウトの一例を示す図である。
【０１４７】
図１８に示す構成は、図２の構成と比べて、複数のSSC を第１の制御信号wloff_n の入力線に沿って交互に第１のSSC161と第２のSSC162と命名し、第１のSSC161には第１のビット線キッカードライバBLKICK DRV1 を配置し、第２のSSC162には第２のビット線キッカードライバBLKICK DRV2 を配置し、第１の制御信号wloff_n の一回の活性化に対して第１のビット線キッカードライバBLKICK DRV1 群または第２のビット線キッカードライバBLKICK DRV2 群のどちらか一方のみを選択するように変更したものであり、その他は同じであるので図２中と同一符号を付している。
【０１４８】
このように変更しても、基本的に第１の実施形態とほぼ同様の効果が得られるほか、SSC161,162におけるビット線キッカードライバの配置数が１個に減っているので、SSC161,162におけるパターンレイアウトが容易になる。
【０１４９】
なお、前記各実施例においては、前記ビット線キッカー駆動線の"H" レベル電位が内部電源電位Vii である場合を示したが、ビット線キッカー駆動線の電位振幅が大きいほどビット線キッカー効果が大きい。そこで、ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位として、前記内部電源電位Vii ／接地電位Vss に限定することなく、昇圧電位Vpp ／負電位Vnn 、または、昇圧電位Vpp ／接地電位Vss 、または、内部電源電位Vii ／負電位Vnn を採用してもよい。
【０１５０】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、他の回路で使用している既存の制御信号線を利用することが可能なビット線キッカー制御回路を用いることにより、メモリコア部への制御線の追加を行うことなく、ビット線キッカードライバをメモリコア部に分散配置することを可能とし、ビット線キッカー駆動線を高速に動作させることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る階層ワードドライブ線構成を採用したDRAMの一例の一部を示すブロック図、その一部を取り出してワードドライブ線駆動回路とサブロウデコーダ群との接続関係を示すブロック図およびサブロウデコーダの回路を示す回路図。
【図２】図１のDRAMにおいてメモリコア部のサブ交差領域にビット線キッカードライバが分散配置されているパターンレイアウトの一例を示す図。
【図３】図２のメモリコア部に分散配置されている一対のビット線キッカードライバを取り出して一実施例を示す回路図。
【図４】図３の一対のビット線キッカードライバの変形例を示す回路図。
【図５】第１の実施形態に係るDRAMにおいてサブ交差領域に配置されている一対のビット線キッカードライバに接続されている一対のビット線キッカー駆動線に接続される一対のプルアップ回路がメモリコア部のメイン交差領域に配置された場合の一例を示す回路図。
【図６】図２のメモリコア部に分散配置されている一対のビット線キッカードライバに一対のプルアップ回路を内蔵させた場合の一例を示す回路図。
【図７】図６の一対のビット線キッカードライバの変形例を示す回路図。
【図８】図２のメモリコア部に分散配置されている一対のビット線キッカードライバに一対のプルアップ回路を内蔵させた場合の他の例を示す回路図。
【図９】図８の一対のビット線キッカードライバの変形例を示す回路図。
【図１０】本発明の第２の実施形態に係るDRAMにおいてビット線キッカーを含むメモリコア部の１カラム分を取り出して模式的に示す構成図およびビット線キッカーの動作例を示す波形図。
【図１１】第２の実施形態のDRAMにおいてメモリコア部のサブ交差領域に分散配置されている一対のビット線キッカードライバを取り出して一実施例を示す回路図。
【図１２】図１１の一対のビット線キッカードライバの変形例を示す回路図。
【図１３】第２の実施形態に係るDRAMにおいてサブ交差領域に配置されている一対のビット線キッカードライバに接続されている一対のビット線キッカー駆動線に接続される一対のプルダウン回路がメモリコア部のメイン交差領域に配置された場合の一例を示す回路図。
【図１４】図１１のメモリコア部に分散配置されている一対のビット線キッカードライバに一対のプルダウン回路を内蔵させた場合の一例を示す回路図。
【図１５】図１４の一対のビット線キッカードライバの変形例を示す回路図。
【図１６】図１１のメモリコア部に分散配置されている一対のビット線キッカードライバに一対のプルダウン回路を内蔵させた場合の他の例を示す回路図。
【図１７】図１６の一対のビット線キッカードライバの変形例を示す回路図。
【図１８】本発明の第３の実施形態に係るDRAMにおいてメモリコア部のサブ交差領域にビット線キッカードライバが分散配置されているパターンレイアウトの一例を示す図。
【図１９】ビット線キッカーを含むメモリコア部の１カラム分を取り出して模式的に示す構成図およびビット線キッカーの動作例を示す波形図。
【図２０】図１９中に示したビット線キッカードライバBLKICK DRVと制御入力との接続の従来例を示す回路図。
【符号の説明】
BLKICK DRV…ビット線キッカードライバ、
P1…PMOSトランジスタ、
N0,N1,N2,N3,N4…NMOSトランジスタ、
BLkick_c…第１のビット線キッカー駆動線、
BLkick_t…第２のビット線キッカー駆動線、
BL_t、BL_c…ビット線対、
wloff_n …第１の制御信号、
mwdrv_p<0>〜mwdrv_p<3>…第２の制御信号。

Claims (29)

  1. それぞれ複数のワード線と複数のビット線が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセルが複数配置された複数のサブアレイと、
    前記複数のサブアレイのうちの同一列の複数のサブアレイに対して共通に配置された主ワードドライブ線駆動回路と、
    前記各サブアレイに対応して設けられ、前記主ワードドライブ線駆動回路から主ワードドライブ線を介して信号が供給される従ワードドライブ線駆動回路と、
    前記各サブアレイに対応して前記ワード線の方向端に配置されたロウデコーダ群と、
    前記各サブアレイに対応して前記ビット線の方向の一端側に配置され、相補的なビット線対毎に対応して接続されるセンスアンプ群と、
    前記各サブアレイ毎に前記センスアンプ群の近傍に配置された一対のビット線キッカー駆動線と、
    前記各サブアレイ毎に前記一対のビット線キッカー駆動線と前記各ビット線対との間にそれぞれ対応して接続された複数対のビット線キッカーと、
    前記各サブアレイに対応して前記ロウデコーダ群の配置領域の延長方向と前記センスアンプ群の配置領域の延長方向とが交差するサブ交差領域に配置され、活性化される前記センスアンプ群の位置情報を含む第１の制御信号が与えられる第１の制御入力線およびアクセスされる前記メモリセルが前記ビット線対のどちらのビット線に接続されているかの情報を含む第２の制御信号が与えられる第２の制御入力線がそれぞれ少なくとも一本以上接続されており、選択されるサブアレイに含まれる前記ビット線対のうちの一方のビット線の電位を変化させるように前記ビット線キッカー駆動線を駆動するビット線キッカードライバ
    とを具備することを特徴とする半導体記憶装置。
  2. 前記ビット線キッカードライバは、アクセスされたメモリセルから前記ビット線対のうちの一方のビット線に読み出された"H"データまたは"L" データの読み出し信号量のどちらか一方を増加させることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記ビット線キッカードライバは、前記ビット線対のうち、アクセスされたメモリセルが接続されている側のビット線の電位を持ち上げることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記ビット線キッカードライバは、前記ビット線対のうち、アクセスされるメモリセルが接続されていないリファレンス側のビット線の電位を低下させることを特徴とする請求項１記載の半導体記憶装置。
  5. 前記第１の制御信号は、同一行の複数のサブアレイを選択指定するブロック選択信号であることを特徴とする請求項１記載の半導体記憶装置。
  6. 前記第２の制御信号は、前記サブアレイのワード線を選択指定するワード線選択信号であることを特徴とする請求項５記載の半導体記憶装置。
  7. 前記第１の制御信号は、前記従ワードドライブ線駆動回路をプリチャージ状態にする為のリセット信号であることを特徴とする請求項１記載の半導体記憶装置。
  8. 前記第１の制御信号は、前記ビット線対の電位をイコライズするためのビット線イコライザ回路および／または前記ビット線対に挿入されているビット線トランスファゲートを制御するための制御回路への入力信号であることを特徴とする請求項１記載の半導体記憶装置。
  9. 前記第２の制御信号は、前記主ワードドライブ線駆動回路によって駆動される主ワードドライブ線の信号が用いられることを特徴とする請求項１記載の半導体記憶装置。
  10. 前記第２の制御信号は、前記従ワードドライブ線駆動回路によって駆動される従ワードドライブ線の信号が用いられることを特徴とする請求項１記載の半導体記憶装置。
  11. 前記ビット線対は第１のビット線と第２のビット線から構成され、前記各対のビット線キッカー駆動線は第１のビット線キッカー駆動線と第２のビット線キッカー駆動線から構成され、前記各対のビット線キッカーは第１のビット線キッカーと第２のビット線キッカーから構成され、前記ビット線キッカードライバは第１のビット線キッカードライバと第２のビット線キッカードライバから構成され、
    前記第１のビット線キッカーは、前記第１のビット線と前記第１のビット線キッカー駆動線との間に接続され、前記第２のビット線キッカーは、前記第２のビット線と前記第２のビット線キッカー駆動線との間に接続され、
    前記第１のビット線キッカー駆動線は前記第１のビット線キッカードライバに接続され、第２のビット線キッカー駆動線は前記第２のビット線キッカードライバに接続され、
    前記第１のビット線に接続されている前記メモリセルがアクセスされた場合には前記第２のビット線キッカードライバにより前記第２のビット線キッカーが駆動され、
    前記第２のビット線に接続されている前記メモリセルがアクセスされた場合には前記第１のビット線キッカードライバにより前記第１のビット線キッカーが駆動されることを特徴とする請求項１記載の半導体記憶装置。
  12. 前記第１のビット線キッカードライバと前記第２のビット線キッカードライバは、一回のワード線選択に対してどちらか一方が活性化されることを特徴とする請求項１１記載の半導体記憶装置。
  13. 前記複数のサブ交差領域は、前記第１の制御入力線に沿って第１のサブ交差領域と第２のサブ交差領域が交互に配置され、
    第１のビット線キッカードライバは前記第１のサブ交差領域に配置され、
    第２のビット線キッカードライバは前記第２のサブ交差領域に配置され、
    前記第１の制御入力線の一回の活性化に対して前記第１のビット線キッカードライバ群または前記第２のビット線キッカードライバ群のどちらか一方のみが選択されることを特徴とする請求項１２記載の半導体記憶装置。
  14. 前記第１のビット線キッカー駆動線および前記第２のビット線キッカー駆動線には、前記ビット線キッカーが動作していない期間において前記第１のビット線キッカー駆動線および前記第２のビット線キッカー駆動線をリセット電位に固定するプルアップ回路もしくはプルダウン回路が設けられていることを特徴とする請求項１１乃至１３のいずれか１つに記載の半導体記憶装置。
  15. 前記プルアップ回路もしくはプルダウン回路は、対を成す前記ビット線キッカーの一方が動作する場合には，前記対を成すビット線キッカーの他方をリセット電位に固定することを特徴とする請求項１４記載の半導体記憶装置．
  16. 前記プルアップ回路もしくはプルダウン回路は、前記第１のビット線キッカー駆動線および第２のビット線キッカー駆動線の電位をプルアップするプルアップ回路であることを特徴とする請求項１５記載の半導体記憶装置。
  17. 前記プルアップ回路は、２個のPMOSトランジスタのゲート・ドレインが交差接続されたクロスカップル型回路であることを特徴とする請求項１６項記載の半導体記憶装置。
  18. 前記プルアップ回路は、複数の前記第２の制御入力線が接続され、制御信号として前記主ワードドライブ線の信号が供給されることを特徴とする請求項１７記載の半導体記憶装置。
  19. 前記プルアップ回路の１つに対して、複数の前記第１のビット線キッカードライバが前記第１のビット線キッカー駆動線を介して接続されるとともに複数の前記第２のビット線キッカードライバが前記第２のビット線キッカー駆動線を介して接続されていることを特徴とする請求項１６記載の半導体記憶装置。
  20. 前記プルアップ回路もしくはプルダウン回路は、前記第１のビット線キッカー駆動線および第２のビット線キッカー駆動線の電位をプルダウンするプルダウン回路であることを特徴とする請求項１５記載の半導体記憶装置。
  21. 前記プルダウン回路は、２個のNMOSトランジスタのゲート・ドレインが交差接続されたクロスカップル型回路であることを特徴とする請求項２０項記載の半導体記憶装置。
  22. 前記プルダウン回路は、複数の前記第２の制御入力線が接続され、制御信号として前記従ワードドライブ線の信号が供給されることを特徴とする請求項２１記載の半導体記憶装置。
  23. 前記プルダウン回路の１つに対して、複数の前記第１のビット線キッカードライバが前記第１のビット線キッカー駆動線を介して接続されるとともに複数の前記第２のビット線キッカードライバが前記第２のビット線キッカー駆動線を介して接続されていることを特徴とする請求項２０記載の半導体記憶装置。
  24. 前記ビット線キッカーは容量素子で形成されていることを特徴とする請求項１乃至２３のいずれか１つに記載の半導体記憶装置。
  25. 前記容量素子は、MOS キャパシタであることを特徴とする請求項２４記載の半導体記憶装置。
  26. 前記ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位は、対応して昇圧電位Vpp ／負電位Vnn であることを特徴とする請求項１乃至２５のいずれか１つに記載の半導体記憶装置。
  27. 前記ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位は、対応して昇圧電位Vpp ／接地電位Vss であることを特徴とする請求項１乃至２５のいずれか１つに記載の半導体記憶装置。
  28. 前記ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位は、対応して内部電源電位Vii ／接地電位Vss であることを特徴とする請求項１乃至２５のいずれか１つに記載の半導体記憶装置。
  29. 前記ビット線キッカー駆動線の"H" レベル電位／"L" レベル電位は、対応して内部電源電位Vii ／負電位Vnn であることを特徴とする請求項１乃至２５のいずれか１つに記載の半導体記憶装置。
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