JP2000011639A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 より少ない信号配線数で実現されるマルチバ
ンク構成の半導体記憶装置を提供する。 【解決手段】 本発明のメモリセルアレイ３０は、列方
向に沿って複数のバンクに分割される。さらに、各バン
クは列方向に沿って複数のサブブロック５０に分割され
る。同一グループに属するサブブロックは、同一の列ア
ドレスを共有する。アドレス指定されたメモリセルへの
アクセス動作は、サブブロックごとに実行される。サブ
ブロックの活性化は、アドレス信号に応じてバンクおよ
び同一グループごとに活性化される信号に基づいて、サ
ブブロックごとに設けられた制御回路で実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に複数のバンクを有するマルチバンク構成の半
導体記憶装置のメモリセルアレイ部の構成に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサの高機能化の
進展に伴い、半導体記憶装置についても大記憶容量かつ
高速アクセスが可能な仕様が要求されるようになってい
る。これらの要請に応えて高機能化を図るために、複数
のバンクを有しこれらを多重的に動作させることを特徴
とするいわゆるマルチバンク構成のＤＲＡＭが実現され
ている。

【０００３】〔従来の技術１〕マルチバンク構成のＤＲ
ＡＭに関する技術は、例えば、Yoo et al.“A 32-Bank
1 Gb Self-Storobing Synchronous DRAM with 1 GByte/
s Bandwidth ”, IEEEJournal of Solid-State Circuit
s, VOL.31, No.11, p.p.1635 〜1642 Nov. 1996に開示
されている。（以下、従来の技術１という） 図１９は、従来の技術１によるマルチバンク構成ＤＲＡ
Ｍ２０００のメモリセルアレイ部の構成を概略的に示す
図である。

【０００４】図１９を参照して、メモリセルアレイ部
は、メモリセルアレイ５００と行デコーダ５２０と列デ
コーダ５３０とを備える。メモリセルアレイ５００は、
列方向に垂直な方向に沿って８個のバンクに分割されて
おり、各々のバンクはサブアレイ５１０を含む。また、
各々のサブアレイにはデータ保持を行なうメモリセルが
含まれる。

【０００５】マルチバンク構成ＤＲＡＭ２０００は、ア
ドレス信号を受けて選択されたメモリセルを含むバンク
を活性化し、行デコーダ５２０および列デコーダ５３０
によって選択されたメモリセルのデータの読出あるいは
書込動作を行なう。

【０００６】図２０は、サブアレイ５１０の構成をより
詳細に示すための図である。図２０においては、図１９
における網掛け部がより詳細に示されている。

【０００７】図２０を参照して、サブアレイ５１０は、
両側にセンスアンプ５４０を備える。サブアレイ５１０
に含まれる、アドレス信号によって選択されたメモリセ
ルは、行デコーダ５２０によって活性化されるワード線
および、列デコーダ５３０によって活性化されるコラム
線によって選択される。

【０００８】ここで、同一の行アドレスを有するメモリ
セルは全て同一バンクに含まれる構成であるため、ワー
ド線は各行アドレスに対して１本ずつ配置されている。
しかし、列アドレスについては、同一の列アドレスを有
するメモリセルが各々のバンクに分かれて存在すること
になる。

【０００９】このため、コラム線の選択においては、グ
ローバルコラム選択線（ＧＣＳＬ）５６０およびローカ
ルコラム選択線（ＬＣＳＬ）５７０の両方が各々の列ア
ドレスについて必要となる。ローカルコラムデコーダ
（ＬＣＤ）５５０は、各サブアレイに対応して配置さ
れ、ローカルコラム選択線（ＬＣＳＬ）５７０を選択状
態へ駆動する。

【００１０】選択状態に駆動されたワード線に接続され
たメモリセルのデータは、センスアンプ５４０で増幅さ
れた後、ローカルコラム選択線５７０の活性化に伴っ
て、ローカルＩＯ線５８０に読出される。ローカルＩＯ
線５８０は、ＩＯ選択回路６００を介してグローバルＩ
Ｏ線５９０に接続される。ＩＯ選択回路６００は、活性
化されているバンクのローカルＩＯ線５８０のデータを
グローバルＩＯ線５９０に伝達する。

【００１１】以上の動作により、メモリセルアレイ５０
０に含まれる複数のバンクは、各々が独立にデータ処理
を行なうことができ、高い処理能力を得ることができ
る。しかしながら、上述したように、列方向のコラム選
択線を階層構造とすることが必要であるため、いくつか
の問題点が生じる。

【００１２】図２１は、ローカルコラムデコーダ（ＬＣ
Ｄ）５５０の構成を説明するための図である。図２１を
参照して、グローバルコラム選択線ＧＣＳＬは、全バン
クに共通の信号線であり、指定されたメモリセルが含ま
れる列において活性化される。一方、ローカルコラム選
択線ＬＣＳＬは、各々のバンク内でのみ有効な列選択線
である。

【００１３】ローカルコラム選択線ＬＣＳＬは、バンク
の選択状態を示す信号（ＢＡＮＫ信号）を伝達するＢＡ
ＮＫ信号線６３０をゲートに受けるトランジスタ６１０
によって、グローバルコラム選択線ＧＣＳＬと接続され
ている。さらにローカルコラム選択線ＬＣＳＬは、／Ｂ
ＡＮＫ信号線６４０をゲートに受けるトランジスタ６２
０によって接地電位と接続されている。

【００１４】ローカルコラムデコーダ（ＬＣＤ）５５０
は、グローバルコラム選択線ＧＣＳＬとＢＡＮＫ信号線
６３０の両方が活性化（”Ｈ”レベル）された場合にお
いて、ローカルコラム選択線ＬＣＳＬを選択状態（”
Ｈ”レベル）に駆動する。

【００１５】しかし、ローカルコラム選択線５７０の選
択状態における電位は、グローバルコラム選択線５６０
の活性化状態に対応する電位から、両者の間に接続され
たトランジスタ６１０のしきい値電圧を差引いた値とな
る。さらに、指定されたメモリセルのデータが読出され
たビット線は、ローカルコラム選択線をゲートに受ける
トランジスタ（図示せず）を介してローカルＩＯ線５８
０に接続されるため、最終的にローカルＩＯ線５８０に
得られる電位は、当初の電位より低下したものとなって
しまう。このため、データの”Ｈ”レベルに対応する電
位が不十分なものとなってしまうおそれがある。この問
題を解消するために、ＢＡＮＫ信号線の活性状態（”
Ｈ”レベル）の電位を、Ｎ型トランジスタ６１０のしき
い値電圧分だけ昇圧すれば、新たな消費電力の増大を招
いてしまう。

【００１６】また、メモリセル５００内で同一の行アド
レスを有するメモリセルは、同一のバンクに属してお
り、１本のメインワード線に接続されるている。このた
め、１回の行選択動作に伴って、同一行に含まれる全て
のメモリセルに対応するセンスアンプを活性化させる必
要があり、消費電力の低減を図ることが難しい。

【００１７】〔従来の技術２〕このような問題点を解消
するために、各々のバンクを行方向に垂直な方向に分割
するマルチバンク構成ＤＲＡＭの技術が、特開平９−７
３７７６号公報に開示されている。（以下、従来の技術
２という） 図２２は、従来の技術２によるマルチバンク構成ＤＲＡ
Ｍ３０００のメモリセルアレイ部の構成を概略的に示す
図である。

【００１８】図２２を参照して、メモリセルアレイ部
は、メモリセルアレイ５００と行デコーダ５２０とワー
ド線ドライバ５２５と列デコーダ５３０とを備える。メ
モリセルアレイ５００は、列方向に垂直な方向に８個の
バンクに分割されており、各々のバンクはサブアレイ５
１０を含む。

【００１９】メモリセルアレイ５００は、列方向にお互
いに分割された４つのバンクを備える。さらに各々のバ
ンクは、サブアレイ５１０に分割されている。サブアレ
イ５１０には、データの記憶を行なう複数のメモリセル
が含まれている。

【００２０】マルチバンク構成ＤＲＡＭ３０００におい
ては、同一の列アドレスを有するメモリセルは同一バン
クに含まれており、各々のバンクはサブカラムデコーダ
５３１〜５３４を備える。よって、コラム選択線７００
は各々の列に対して１本ずつ設ければよい。このため、
先に説明したマルチバンク構成ＤＲＡＭ２０００のよう
に、コラム選択線の階層構造化によって生じる、保持さ
れたデータがＩＯ線に伝達される間に電位レベルが低下
するといった問題点は発生しない。

【００２１】図２３は、マルチバンク構成ＤＲＡＭ３０
００のワード選択線の構造を示すための図である。

【００２２】図２３を参照して、マルチバンク構成ＤＲ
ＡＭは、指定された行アドレスのメモリセルを選択する
ために、全バンクに共通の信号線として各行に対応して
設けられるメインワード線７１０と、同一バンク内にお
いて、対応する行の選択を行なうサブワード線７２０
と、上記メインワード線７１０とサブワード線７２０と
を対応付ける論理ゲート７３０とを備える。

【００２３】メインワード線７１０は、論理ゲート７３
０を介して各バンクのサブワード線７２０と接続されて
いる。論理ゲート７３０は、各バンクにおいて各行ごと
に設けられており、メインワード線７１０とバンク選択
信号Ｂ１〜Ｂ４を受ける。論理ゲート７３０は、両者の
論理積を取ることにより、選択されたバンクにおいて活
性状態となっているメインワード線７１０に対応するサ
ブワード線を選択状態し、データの読み出し動作を開始
する。

【００２４】図２４は、マルチバンク構成ＤＲＡＭ３０
００のセンスアンプ周辺の構成を示す概略図である。図
２４を参照して、センスアンプ８００は、ビット線対Ｂ
Ｌ，／ＢＬとトランジスタゲート７７０，７８０を介し
て接続されており、センスアンプ活性化信号ＳＰＮ１〜
ＳＰＮ４によって活性化される。

【００２５】また、トランジスタゲート７７０，７８０
は、ゲートにＢＩＵ１〜ＢＩＵ４およびＢＩＬ１〜ＢＩ
Ｌ４信号を受け、上記信号の状態に応じてビット線対Ｂ
Ｌ，／ＢＬとセンスアンプ８００とを接続あるいは遮断
する。

【００２６】選択されたバンクにおいて、上記サブワー
ド線７２０によってビット線対ＢＬ，／ＢＬ上に読出さ
れたメモリセルのデータが、センスアンプ８００で増幅
される。増幅されたデータは、ローカルＩＯ線を介し
て、上記バンク選択信号Ｂ１〜Ｂ４の状態に応じてグロ
ーバルＩＯ線（図示せず）に伝達される。

【００２７】マルチバンク構成ＤＲＡＭ３０００におい
ては、列方向に分割されたバンク構成を採用しているた
め、１回の行選択動作において同一行アドレスを有する
メモリセルのうち同一バンクに属するメモリセルを選択
するだけでよい。このため、１回の行選択動作において
活性化されるメモリセルおよびセンスアンプの数が、従
来の技術１のマルチバンク構成ＤＲＡＭ２０００に比較
して少なくてよいこととなる。

【００２８】よって、マルチバンク構成ＤＲＡＭ３００
０は、複数のバンクを独立に駆動させて高い処理能力を
得るという目的を達成しつつ、さらに消費電力を低減す
ることができる。

【００２９】

【発明が解決しようとする課題】しかしながら、マルチ
バンク構成ＤＲＡＭ３０００は、図２４からもわかるよ
うに、センスアンプ活性化信号ＳＰＭ１〜ＳＰＭ４，Ｂ
Ｌ選択信号ＢＩＵ１〜ＢＩＵ４，ＢＩＬ１〜ＢＩＬ４を
始めとする行選択動作を制御する全ての信号をそれぞれ
のバンクごとに対応させて伝達する必要がある。

【００３０】このため、先に述べた利点がある一方で、
行方向に設けられる信号線の本数が非常に多くなるとい
う問題点が生じる。信号線の本数の増加は、信号線同士
の間隔の縮小を招き、配線容量の増加に伴う信号遅延や
ショートといった不良が多発する可能性も生ずる。

【００３１】また、マルチバンク構成ＤＲＡＭ３０００
においては、バンク選択信号Ｂ１〜Ｂ４とメインワード
線７１０との活性状態に直接対応付けて、サブワード線
を選択状態に駆動しているため、同時に異なるバンクに
属するメモリセルを選択する場合に不具合を生ずるおそ
れがある。

【００３２】再び図２３を参照して、内容を具体的に説
明する。まず、バンク♯１の１行目のメモリセル（ＭＣ
ａ）を選択した後に、バンク♯４の２行目のメモリセル
（ＭＣｂ）を選択する場合を考える。ＭＣａの選択に
は、バンク選択信号Ｂ１とメインワード線ＭＷ１の活性
化が必要である。ここで、メモリセルＭＣａのデータを
最終的にグローバルＩＯ線に伝達するまでの間、バンク
選択信号Ｂ１の活性状態が保持される必要がある。

【００３３】一方、次の動作として、メモリセルＭＣｂ
の選択を開始したい場合には、バンク選択信号Ｂ４とメ
インワード線ＭＷＬ２の活性化が必要となる。このと
き、バンク選択信号Ｂ１は活性状態に維持されているの
で、メインワード線ＭＷＬ２の活性化に対応して、サブ
ワード線ＳＷＬ１２が選択状態に駆動されてしまう。

【００３４】これにより、メモリセルＭＣｃも同時に活
性化され、同一のビット線に行選択された複数のメモリ
セルが接続されるおそれがある。この現象は、タイミン
グによってはデータの破壊に繋がるため、ＤＲＡＭの安
定動作の面から大きな問題となる。

【００３５】この発明の目的は、上記のような問題点を
解決し、信号配線の本数の低減と低消費電力化および動
作の安定化を両立して実現することが可能な、マルチバ
ンク構成の半導体記憶装置のメモリアレイセルの構成を
提供することである。

【００３６】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置された複数のメモリセルを含む
メモリセルアレイを備え、メモリセルアレイは、第１複
数個の列および第２複数個の行に配置される複数のサブ
ブロックに分割され、互いに独立して読み出しおよび書
き込み動作が行われる第１複数個のバンクを含み、各バ
ンクは、列方向に沿って隣接して配置される第２複数個
のサブブロックを有し、アドレス信号に応じて、対応す
るメモリセルを選択する行選択手段および列選択手段を
さらに備え、行選択手段は、サブブロックごとに設けら
れ、対応するサブブロックを活性化させるメモリセル選
択手段を含む。

【００３７】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、行選択手段は、選択
されたメモリセルが含まれる行を共有する第１複数個の
サブブロックに対して共通に活性化を指令する、行方向
に設けられたメイン制御信号線と、選択されたメモリセ
ルを有するバンクに含まれる第２複数個のサブブロック
に対して共通に活性化を指令する、列方向に設けられた
バンク選択信号線とをさらに含み、メモリセル選択手段
の各々は、メイン制御信号線とバンク選択信号線の信号
レベルに応じて、選択されたメモリセルを含むサブブロ
ックを活性化させる。

【００３８】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、メモリセルアレイ
は、行方向に配置されるサブブロックに共有されるメモ
リセルの各行に対応して設けられるメインワード線と、
各サブブロックにおいて、メモリセルの行ごとに配置さ
れる複数のサブワード線を含み、メモリセル選択手段
は、活性化されたサブブロックにおいて選択されたメモ
リセルの行に対応して、サブワード線を選択的に駆動状
態とする。

【００３９】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、メモリセルアレイは
各バンクごとに設けられ、対応するバンク内のサブブロ
ックの選択状態を示す信号を伝達するバンク状態信号線
をさらに含み、メモリセル選択手段の各々は、メイン制
御信号線とバンク選択信号線との活性化およびバンク状
態信号線の非活性化に応じて、対応するサブブロックを
活性化させるとともに、対応するバンク状態信号線を活
性化させ、かつ、バンク選択信号線の非活性化に応じ
て、対応するバンク状態信号線を非活性化する。

【００４０】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、バンク状態信号線
は、バンク状態信号線とバンク状態信号線の非活性状態
に対応する電位を有する電源との間に接続され、バンク
選択信号線をゲートに受けて導通もしくは遮断状態とな
るトランジスタを含み、トランジスタは、バンク選択信
号線が活性化された場合に遮断状態となる。

【００４１】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、バンク選択信号線と
メイン制御信号線とは、サブブロックとサブブロックと
の間の領域を通過して設けられ、サブブロック駆動手段
は、バンク選択信号線とメイン制御信号線とが交差する
領域に設けられる。

【００４２】請求項７記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、メモリセルアレイ
は、メモリセルの列に対応して設けられる複数のビット
線対と、行選択手段により選択されたメモリセルに保持
されているデータに応じて、ビット線対に生じる電位差
を増幅する複数のセンスアンプと、行選択手段によるメ
モリセルの選択に先立って、ビット線対のそれぞれを一
定の基準電圧に保つ複数のプリチャージ手段とをさらに
含み、複数のセンスアンプと複数のプリチャージ手段と
は、各サブブロックごとに配置されており、メイン制御
信号線は、複数のセンスアンプの活性化を制御するセン
スアンプ共通信号線と、複数のプリチャージ手段との活
性化を制御するプリチャージ共通信号線とを有し、セン
スアンプ共通信号線とプリチャージ共通信号線とは、行
方向に隣接する第１複数個のサブブロックに対応して設
けられる。

【００４３】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、各メモリセル選択手
段は、メイン制御信号線およびバンク選択信号線の活性
化に応じて、対応するサブブロックを活性化するととも
に、対応するサブブロック選択フラグを活性状態とし、
サブブロック内において複数のセンプアンプおよびプリ
チャージ手段のそれぞれの活性化を制御する、センスア
ンプ補助信号線およびプリチャージ補助信号線を含み、
センスアンプ補助信号線は、サブブロック選択フラグが
活性化された場合において、センスアンプ共通信号線が
活性状態となる時に活性化され、サブブロック選択フラ
グが非活性状態となる場合までサブブロックごとの複数
のセンスアンプを活性化し、プリチャージ補助信号線
は、サブブロック選択フラグが活性化された場合におい
て、プリチャージ共通信号線が活性状態となる時に活性
化され、サブブロック選択フラグが非活性状態となる場
合までサブブロックごとの複数のプリチャージ手段を活
性化する。

【００４４】請求項９記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、メインワード線は複
数の行ごとに配置されており、行選択手段は、メインワ
ード線とサブワード線との行アドレスを対応づけるサブ
デコード信号を伝達するサブデコード信号線をさらに有
し、メモリセル選択手段は、サブブロック内においてメ
インワード線とサブワード線とを対応づけるサブデコー
ド補助信号を伝達するサブデコード補助信号線をさらに
有する。

【００４５】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、各メモリセル選択
手段は、メイン制御信号線およびバンク選択信号線の活
性化に応じて、対応するサブブロックを活性化するとと
もに、対応するサブブロック選択フラグを活性状態と
し、サブデコード補助信号線は、サブブロック選択フラ
グが活性化された場合において、サブデコード信号線が
活性状態となる時に活性化され、サブブロック選択フラ
グが非活性状態となる場合まで活性化状態を保持し、サ
ブワード線は、メインワード線が選択状態へ駆動された
場合において、サブデコード補助信号線が活性化された
時に選択状態へ駆動され、選択状態となった場合におい
ては、メインワード線の選択状態に関係なくサブデコー
ド補助信号線が非活性化される時まで、選択状態が保持
される。

【００４６】請求項１１記載の半導体記憶装置は、請求
項８または１０記載の半導体記憶装置であって、メイン
制御信号線は、いずれもワンショットパルス状の信号で
ある。

【００４７】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、半導体記憶装置
は、クロック信号によって同期動作を行ない、ワンショ
ットパルス状の信号のパルス幅は、クロック信号の１周
期よりも短い。

【００４８】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１の構成を示す概略ブ
ロック図である。

【００４９】図１を参照して、半導体記憶装置１は、制
御信号入力端子２〜６と、アドレス入力端子７と、デー
タを入力する入力端子Ｄｉｎと、データ信号を出力する
出力端子Ｄｏｕｔと、接地端子１２と、電源端子１４と
を備える。

【００５０】半導体記憶装置１は、さらに、コントロー
ル回路１６と、行および列アドレスバッファ２０と、メ
モリセルアレイ３０と、行デコーダ３１と、列デコーダ
３２と、センスアンプ＋入出力制御回路３３と、データ
入力バッファ１８およびデータ出力バッファ３４とを備
える。

【００５１】コントロール回路１６は、制御信号端子２
〜６を介して外部から与えられる行アドレスストローブ
信号Ｅｘｔ．／ＲＡＳ、列アドレスストローブ信号Ｅｘ
ｔ．／ＣＡＳ、チップセレクト信号ＣＳ、ライトイネー
ブル信号Ｅｘｔ．／ＷＥ、外部クロック信号Ｅｘｔ．Ｃ
ＬＫに基づいた所定の動作モードに相当する制御クロッ
クを発生し、半導体記憶装置全体の動作を制御する。但
し、以下の説明で明らかになる様に、本願発明の構成
は、いわゆる同期型半導体記憶装置に構成に限定される
ものでない。

【００５２】行および列アドレスバッファ２０は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ３１およ
び列デコーダ３２に与える。

【００５３】行デコーダ３１と列デコーダ３２とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３３とデータ入力バッフ
ァ１８またはデータ出力バッファ３４とを介して入力端
子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデータ
のやり取りを行なう。

【００５４】図２は、半導体記憶装置１のメモリセルア
レイ３０およびその周辺の構成を概略的に示す図であ
る。図２においては、メモリセルアレイ３０は、一例と
して列方向に４分割（♯０〜♯３）され、さらに行方向
に８分割（♯０〜♯７）される。すなわち、メモリセル
アレイ３０は、４×８個のサブブロックに分割されてい
る。

【００５５】たとえば、行方向に♯１番目かつ列方向に
♯２番目のサブブロックを、ＳＢ１２と書くと、ＳＢ１
０〜ＳＢ１７の８個のサブブロックが１つのバンク♯１
を構成する。

【００５６】したがって、図２のメモリアレイ３０は、
４つのバンク♯０〜♯３に分割される。また、互いに行
方向に隣り合い、異なるバンクに属するサブブロック
（以下、同一グループのサブブロックという）には、同
一の行アドレスを有するメモリセルがそれぞれ含まれ
る。

【００５７】バンク♯０〜♯３のそれぞれにおいて、同
一バンクに含まれるすべてのサブブロックにわたるよう
にグローバルＩＯ線３８が列方向に延在して設けられ
る。また、バンク♯０〜♯３のそれぞれに対応して、列
デコーダ３２が、サブコラムデコーダ３４に分割され
る。

【００５８】サブコラムデコーダ３４の各々から、列方
向に沿って同一バンク内のすべてのサブブロックにわた
って列方向に延在するコラム選択線（ＣＳＬ）３５が設
けられる。

【００５９】このコラム選択線（ＣＳＬ）の構成は、先
に図２２で示した、従来の技術２のマルチバンク構成Ｄ
ＲＡＭ３０００と同じである。

【００６０】メモリセルアレイ３０において、行アドレ
ス信号に従って対応する行を選択状態とするために行デ
コーダ３１およびメインワード線ドライバ３５が配置さ
れる。

【００６１】行デコーダ３１は、与えられた行アドレス
信号をデコードして、選択された行アドレスを指定する
メイン行選択信号を出力する。メインワード線ドライバ
３５は、この行デコーダ３１からの行選択信号（ワード
線選択信号）に従って、対応のメインワード線ＭＷＬを
選択状態とする。このメインワード線ドライバ３５から
各サブブロック内のサブワード線ＳＷＬに至る構成につ
いては後に詳細に説明するが、活性状態とされたサブブ
ロックにおいて指定されたサブワード線ＳＷＬが選択状
態とされる。

【００６２】サブコラムデコーダ３４は、それぞれ対応
するバンクが指定された時に、活性状態とされて、与え
られた列アドレス信号をデコードして、対応のコラム選
択線を選択状態へ駆動する。

【００６３】各サブブロックにおいて、ローカルＩＯ線
３６が設けられる。アドレス信号に応じたメモリセル
は、上記ワード選択線およびコラム選択線によって選択
され、データがローカルＩＯ線３６に読出される。

【００６４】グローバルＩＯ線３８の各々は、対応する
バンクに含まれるサブブロックのすべてとデータの授受
が可能なように配置される。以上の構成により、アドレ
ス信号に応じたメモリセルのデータがグローバルＩＯ線
３８に伝達される。

【００６５】図３はサブブロックの周辺の構成を説明す
るための概念図である。図３を参照して、サブブロック
に行方向に隣接する領域には、サブワード線ドライバ６
０が各サブブロックごとに対応して設けられる。サブワ
ード線ドライバ６０は、各サブブロックごとに独立し
て、行アドレスごとに設けられたサブワード線ＳＷＬを
選択状態に駆動する。

【００６６】サブブロックに列方向に隣接する領域に、
センスＩＯ回路帯７０が設けられる。センスＩＯ回路帯
７０は、サブブロック内のメモリセルに付随するビット
線に接続された複数のセンスアンプＳＡを含む。センス
アンプＳＡの各々は、隣り合う２つのサブブロックのう
ちのいずれかに含まれるメモリセルと、ビット線を介し
て接続される。よって、サブブロックを活性化させる場
合には、当該サブブロックと隣り合う２つのセンスＩＯ
回路帯７０を活性化させることが必要である。

【００６７】センスＩＯ回路帯７０は、いわゆるシェア
ードセンス構成に配置されており、センスアンプ動作時
におけるこのセンスアンプに接続するビット線の長さを
短くすることができる。これによりセンスアンプのセン
スノードの負荷容量を小さくすることができ、読出電圧
（メモリセルからビット線上に読出された電圧）を大き
くすることができ、安定かつ高速な動作を行なうことが
できる。

【００６８】また、サブワード線ドライバ６０とセンス
ＩＯ回路帯７０とに囲まれた領域に、サブブロック駆動
回路８０が設けられる。サブブロック駆動回路８０は、
サブブロック内における各種の制御信号を生成する回路
である。詳しい構成については後に説明する。

【００６９】図４は、各サブブロックに共通に与えられ
るメイン信号線の配置を説明する為の図である。

【００７０】図４を参照して、選択制御回路１００は、
制御信号、アドレス信号およびバンク信号を受けて、バ
ンク選択信号および行系メイン信号を生成する。メイン
信号線は、バンク選択信号線９１とメイン行系共通信号
線９２とを含む。

【００７１】バンク選択信号は、各バンクごと（♯０〜
♯３）に設定される信号であり、指定されたアドレスに
対応するメモリセルが含まれるバンクにおいて活性状態
（”Ｈ”レベル）となる。バンク選択信号線９１は、同
一のバンクに属するサブブロックに対して、各々のバン
ク選択信号（ＢＳ０〜ＢＳ３）を共通の信号として与え
る。

【００７２】行系メイン信号は、選択されたメモリセル
の行選択に伴って必要な動作を行なわせるための信号で
あり、同一グループに属するサブブロックごとに生成さ
れる。行系メイン信号には、サブデコード信号ＳＤ、セ
ンスアンプの活性化信号ＳＰ，ＳＮ、ビット線イコライ
ズ信号ＥＱＳおよびシェアードセンスアンプ信号ＳＨＲ
が含まれる。

【００７３】サブデコード信号ＳＤは、上記メインワー
ド線ＭＷＬとサブブロック内に設けられたサブワード線
ＳＷＬとを対応付ける信号である。本実施の形態におい
ては、同一の行アドレスを各々のバンクで共有する構成
とされているため、メモリセルアレイをバンクごとに独
立して駆動させるためには、階層的な行選択動作を行な
う必要がある。

【００７４】よって、メインワード線はアドレス行ｎ個
ごとに、同一グループのサブブロックに対して共通に、
行方向に延在して配置される。

【００７５】サブデコード信号は、メインワード線とサ
ブワード線を対応付けるためのｎビットの信号であり、
行選択信号（ワード線選択信号）に従って、対応のメイ
ンワード線の選択状態（”Ｈ”レベル）への移行に伴っ
て、対応のサブデコード信号が活性化（”Ｈ”レベル）
される。

【００７６】ビット線イコライズ信号ＥＱＳは、行選択
時にメモリセルに蓄えられたデータがより正確に検知で
きるように、メモリセルに接続されたビット線を、行選
択が行なわれるまでの間、一定電位に保持する動作（プ
リチャージ・イコライズ動作）を制御する信号であり、
行選択に先立って活性化（”Ｌ”レベル）される。

【００７７】センスアンプ活性化信号ＳＮ，ＳＰは、行
選択によってビット線に読出されたメモリセルのデータ
を増幅するセンスアンプの活性化（ＳＮ：”Ｈ”レベ
ル，ＳＰ：”Ｌ”レベル）を指示する信号である。

【００７８】シェアードセンスアンプ信号ＳＨＲは、セ
ンスアンプとビット線との接続を制御するために活性化
（”Ｈ”レベル）される信号である。

【００７９】行アドレス信号は、制御回路１００でプリ
デコードされた後、行アドレスプリデコード信号とし
て、グループごとに設けられた行系共通信号生成回路１
５８に伝達される。

【００８０】行系共通信号生成回路１５８は、選択され
た行アドレスを含む同一グループに属する複数のサブブ
ロックに対して、メイン行系共通信号（ＳＤ，ＥＱＳ，
ＳＰ，ＳＮ，ＳＨＲ）を活性化する。メイン行系共通信
号線９２は、サブブロックに隣接した領域に行方向に延
在して設けられ、活性化されたメイン行系共通信号を選
択された行アドレスを含む同一グループに属するサブブ
ロックに対して伝達する。

【００８１】以上の構成により、アドレス信号によって
選択されたメモリセル（以下、選択メモリセルという）
を含むサブブロックに対応するバンク選択信号線９１お
よびメイン行系共通信号線９２は活性化された状態とな
る。

【００８２】図５は、選択メモリセルを含むサブブロッ
クのみを活性化させ、対応する行について行選択手段を
行なわせる、サブブロック駆動回路８０の構成を示す概
略ブロック図である。

【００８３】図５を参照して、サブブロック駆動回路８
０は、上記バンク選択信号線９１とメイン行系共通信号
９２とが交差する領域に設けられている。サブブロック
駆動回路８０は、サブブロック選択フラグ生成回路８２
とローカル信号生成回路８４とを含む。

【００８４】サブブロック選択フラグ生成回路８２は、
バンク信号選択線９１と、メイン行系信号線９２の中で
最も速く活性化されるＥＱＳ信号の反転信号である／Ｅ
ＱＳ信号とを受けて、両者が”Ｈ”レベルである場合
に、選択メモリセルが当該サブブロック内にあることを
認識し、サブブロック選択フラグＦＬを活性化（”Ｈ”
レベル）する。

【００８５】ローカル信号生成回路８４は、メイン行系
共通信号線９２とサブブロック選択フラグＦＬとを受
け、サブブロック選択フラグＦＬが活性化されている場
合に、サブブロック内において行選択動作を制御するロ
ーカル信号（Ｓｕｂ−ＳＤ，Ｓｕｂ−ＳＨＲ，Ｓｕｂ−
ＳＨ，Ｓｕｂ−ＳＮ，Ｓｕｂ−ＥＱＳ）を生成する。

【００８６】生成されたローカル信号のうちＳｕｂ−Ｓ
Ｄ信号は、サブワード線ドライバ６０に与えられる。サ
ブワード線ドライバ６０は、メインワード線ＭＷＬとＳ
ｕｂ−ＳＤ信号とを受けて、両者の状態に応じて対応す
るサブワード線を選択状態（”Ｈ”レベル）に駆動す
る。以上の動作により、メモリセルアレイ３０に含まれ
る複数のサブブロック５０のうち、選択されたメモリセ
ルを含むサブブロックのみが活性化され、データの読出
等に必要な動作が行なわれる。

【００８７】Ｓｕｂ−ＳＤ以外のローカル信号は、セン
スＩＯ回路帯７０に供給され、活性化されたサブブロッ
クに対応するセンスＩＯ回路帯７０を稼働させる。

【００８８】図６は、サブブロックの構成をより詳細に
説明するための概念図である。図６には、４個のバンク
にわたって、４個のセンスＩＯ回路帯７０と、計８個の
サブブロック５０−ａ，５０−ｂが示されている。サブ
ブロック５０−ａおよび５０−ｂのそれぞれは、行およ
び列のマトリックス状に配置される複数のメモリセルＭ
Ｃを含む。メモリセルＭＣは、キャパシタＣとアクセス
トランジスタＴを含む。サブブロック５０−ａおよび５
０−ｂの各列は、列延在方向に沿って整列して配置され
る。また、サブブロック５０−ａ，５０−ｂのメモリセ
ルの各行は、行延在方向に沿って整列して配置される。

【００８９】ビット線対ＢＬ，／ＢＬは、同一のセンス
ＩＯ回路帯７０に接続されるメモリセル５０−ａおよび
５０−ｂに含まれるメモリセルの各列ごとに対応して列
方向に延在して設けられる。センスＩＯ回路帯７０に含
まれるセンスアンプＳＡと対応するメモリセルとの接続
関係については、先に図３において説明したとおりであ
る。

【００９０】サブブロック５０−ａ，５０−ｂのそれぞ
れには、各サブブロック内において、行方向に延在する
サブワード線ＳＷＬが配置される。これらのサブワード
線ＳＷＬとビット線対ＢＬ，／ＢＬとの交差部にメモリ
セルＭＣが配置される。サブブロックのそれぞれにおい
て、１つのサブブロック内に延在するサブワード線を配
置することにより、１つのサブブロックにおいてメモリ
セルが選択されている場合においても、別のサブブロッ
クにおいてサブワード線を選択状態としてメモリセルへ
アクセスすることが可能となり、バンク構成を容易に実
現することができる。

【００９１】センスＩＯ回路帯７０においては、サブブ
ロック５０−ａ，５０−ｂの各列に対応して配置された
ビット線対ＢＬ，／ＢＬに対して、センスＩＯ回路ＳＩ
Ｏが配置される。センスＩＯ回路ＳＩＯは、対応のビッ
ト線対ＢＬ，／ＢＬ上の電位を差動的に増幅するセンス
アンプＳＡと、コラム選択線ＣＳＬを介して与えられる
コラム選択信号に応答して対応のビット線対ＢＬ，／Ｂ
Ｌ（センスアンプＳＡのセンスノード）を対応のローカ
ルＩＯ線ＬＩＯへ接続するトランスミッションゲートＴ
１およびＴ２を含む。このセンスＩＯ回路帯７０におい
て、ローカルＩＯ線は、各サブブロックそれぞれに対応
して分割して配置される。すなわち、バンク♯０に属す
るセンスＩＯ回路帯には、ローカルＩＯ線ＬＩＯ＃０が
配置され、バンク♯１に属するセンスＩＯ回路帯には、
ローカルＩＯ線ＬＩＯ＃１が配置され、バンク♯２に属
するセンスＩＯ回路帯には、ローカルＩＯ線ＬＩＯ＃２
が配置され、バンク♯３に属するセンスＩＯ回路帯に
は、ローカルＩＯ線ＬＩＯ＃３が配置される。

【００９２】同一のバンクに属する複数のローカルＩＯ
線に対して、グローバルＩＯ線（Ｇａ〜Ｇｄ）が配置さ
れる。図６において、これらのグローバルＩＯ線Ｇａ〜
Ｇｄは、それぞれ１対の相補信号線で構成されるように
示される。すなわち、バンク♯０に対してグローバルＩ
Ｏ線ＧＩＯａ，／ＧＩＯａが配置され、バンク♯１に
は、グローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂが配置さ
れ、バンク♯２には、グローバルＩＯ線ＧＩＯｃ，／Ｇ
ＩＯｃが配置され、バンク♯３には、グローバルＩＯ線
ＧＩＯｄ，／ＧＩＯｄが配置される。

【００９３】このローカルＩＯ線ＬＩＯ＃０〜ＬＩＯ＃
３と対応のグローバルＩＯ線Ｇａ〜Ｇｄと接続するため
に、サブブロック選択フラグＦＬに応答して導通するブ
ロック選択ゲートＢＳＧが配置される。これらのブロッ
ク選択ゲートＢＳＧの各々は、相補信号線対を相互接続
するために、２つのトランスミッションゲートＴ１，Ｔ
２で構成される。ブロック選択ゲートＢＳＧは、サブブ
ロック選択フラグＦＧに応答してこのローカルＩＯ線Ｌ
ＩＯ＃０〜ＬＩＯ＃３をグローバルＩＯ線Ｇａ〜Ｇｄに
接続する。

【００９４】このブロック選択ゲートＢＳＧは、図２に
示すサブブロック５０の各々に対応して設けられるセン
スＩＯ回路帯７０のそれぞれに配置される。グローバル
ＩＯ線Ｇａ〜Ｇｄは、それぞれのバンク内においてそれ
ぞれのバンクに属するすべてのサブブロックにわたって
配設されており、当該サブブロック内に設けられた任意
のローカルＩＯ線と接続することができる。

【００９５】また、相補信号線対とすることによりセン
スＩＯ回路ＳＩＯにおいて、２つのトランスミッション
ゲートＴ１およびＴ２を配置することができ、センスア
ンプＳＡのセンスノードの負荷を等しくすることができ
る。また、ブロック選択ゲートＢＳＧのそれぞれにおい
て、２つのトランスミッションゲートＴ３，Ｔ４を配す
ることができ、ローカルＩＯ線およびグローバルＩＯ線
の負荷をバランスさせることができる。

【００９６】図７は、図６に示すセンスＩＯ回路帯７０
のより詳細な構成を説明するための図である。ただし図
７においては、図面の煩雑化を避けるために、ローカル
ＩＯ線ＬＩＯとビット線対とを接続するためのトランス
ミッションゲートＴ１およびＴ２は示していない。

【００９７】図７を参照して、センスＩＯ回路帯７０に
おいては、ビット線分離ゲートＢＧａ，ＢＧｂとプリチ
ャージ・イコライズ回路ＥＱとがさらに示される。ビッ
ト線分離ゲートＢＧａ，ＢＧｂは、トランスミッション
ゲートＱ１〜Ｑ４を含み、サブブロック駆動回路８０で
生成されたサブブロックローカル信号の１つであるＳｕ
ｂ−ＳＨＲに対応するＳｕｂ−ＳＨＲａ，Ｓｕｂ−ＳＨ
Ｒｂに応じて、選択メモリセルが含まれるサブブロック
のビット線対ＢＬ，／ＢＬと、センスアンプＳＡとを電
気的に接続あるいは遮断する。

【００９８】プリチャージ・イコライズ回路ＥＱは、サ
ブワード線の選択によるメモリセルＭＣのデータ読出し
に先立って、ビット線対を一定の所定電位に保持するこ
とにより、読出動作の正確性を高める。

【００９９】プリチャージ・イコライズ回路ＥＱも、サ
ブブロック駆動回路８０で生成されたサブブロックロー
カル信号の１つであるＳｕｂ−ＥＱＳに応じて動作す
る。

【０１００】センスＩＯ回路帯７０に含まれるセンスＩ
Ｏ回路ＳＩＯに含まれるセンスアンプＳＡは、サブブロ
ックローカル信号の１つであるＳｕｂ−ＳＰ，ＳＮを通
して活性状態とされる。センスアンプＳＡは、Ｎチャネ
ルＭＯＳトランジスタのクロスカップルおよびＰチャネ
ルＭＯＳトランジスタのクロスカップルの構成を備え、
センスアンプ活性化信号Ｓｕｂ−ＳＰ，Ｓｕｂ−ＳＮは
それぞれのクロスカップルを活性化する。

【０１０１】上記センスアンプＳＡ、プリチャージ・イ
コライズ回路ＥＱ、ビット線分離ゲートＢＧａ，ＢＧｂ
は、それぞれサブブロック駆動回路８０で生成されたロ
ーカル信号によって制御されており、サブブロック単位
で活性化される。

【０１０２】選択メモリセルを含むサブブロックが、対
応するビット線分離ゲートＢＧａもしくはＢＧｂの一方
を介してセンスアンプＳＡに接続され、これと対をなす
ビット線分離ゲートＢＧａおよびＢＧｂの他方は遮断さ
れる。活性化されていないサブブロックにおいては、ビ
ット線分離ゲートＢＧａ，ＢＧｂは導通状態を維持し、
センスアンプＳＡは対応のビット線対と電気的に接続さ
れる。この状態において、選択メモリセルに対応するサ
ブワード線が選択状態とされ、メモリセルデータがセン
スアンプＳＡに伝達される。次いで、センスアンプ活性
化信号Ｓｕｂ−ＳＰ，ＳＮが活性状態とされ、センスア
ンプＳＡが活性化されセンス動作を行ない、メモリセル
データの検知および増幅を行なう。

【０１０３】以上のように、各サブブロックの範囲内
で、ローカル信号を用いてサブブロック内の動作を互い
に独立して制御することにより、半導体記憶装置全体の
マルチバンク動作が実現される。

【０１０４】これらのローカル信号は、同一グループに
属するサブブロックにわたって共通に与えられるメイン
行系共通信号をもとに、各サブブロックにおいてサブブ
ロック駆動回路８０によって生成されているため、行方
向にわたる指令の信号配線がバンクの数だけ多重化する
ことが必要であった従来の技術２のマルチバンク構成Ｄ
ＲＡＭ３０００に比べて、信号配線の本数を削減するこ
とができる。

【０１０５】また、メモリセル，センスアンプはサブブ
ロックごとに活性化されるため、全体の消費電流を大幅
に削減でき、電源配線幅や電源回路の負荷を低減できる
という従来のメリットは維持されたままである。

【０１０６】次に、図４における選択制御回路１００の
構成について説明する。図８は、選択制御回路１００の
うち行選択に関連する部分（以下、行選択部という）１
０１の構成を示す概略図である。

【０１０７】図８を参照して、行選択部は、外部からの
クロック信号ＣＬＫ、チップセレクト信号ＣＳおよびロ
ウアドレスストローブ信号／ＲＡＳを受け、メモリアク
セスが指定されたことを検出する主選択回路１５０と、
主選択回路１５０の出力信号の活性化時に活性化され、
外部から与えられるバンクアドレス信号ＢＡを取込みデ
コードし、バンク選択信号ＢＳ０〜ＢＳ３を出力するバ
ンクバッファデコーダ１５１およびバンク選択信号生成
回路１５６と、同じく主選択回路１５０の出力信号の活
性化時に活性化され、外部から与えられるワード線指定
用のアドレス信号Ｘｗを取込んで内部Ｘアドレス信号を
出力するＸアドレスバッファ１５４と、Ｘアドレスバッ
ファ１５４から内部Ｘアドレス信号を受けて、プリデコ
ードを行なうＸプリデコーダ１５７とを備える。Ｘプリ
デコーダ１５７によってプリデコードされた行プリデコ
ード信号は行デコーダ３１に伝達され、行デコーダ３１
から指令を受けたメインワード線ドライバ３５は、メイ
ンワード線ＭＷＬを駆動する。

【０１０８】さらに、行選択部は、行系動作選択回路１
５３および行系共通信号制御回路１５８とを備える。

【０１０９】行系動作選択回路１５３は、選択された行
を含む同一グループのサブブロックに対してサブブロッ
クに対応するセンスアンプの活性化、ビット線のプリチ
ャージ・イコライズ動作、ビット線とセンスアンプの接
続、センスアンプの活性化を制御するために、メイン行
系共通信号（ＥＱＳ，ＳＨＲ，ＳＰ，ＳＮ，ＳＤ）の活
性化タイミングを制御する。

【０１１０】行系共通信号制御回路１５８は、図４で説
明したように、同一グループごとに設けられており、Ｘ
プリデコーダ１５７より行プリデコード信号を受けると
ともに、行系動作選択回路１５３からの出力を受け、選
択された行アドレスを含む同一グループに属する複数の
サブブロックに対して、メイン行系共通信号（ＳＤ，Ｅ
ＱＳ，ＳＰ，ＳＮ，ＳＨＲ）を活性化する。

【０１１１】バンク選択信号生成回路１５６および行系
共通信号制御回路１５８の出力は、上述したようにバン
ク選択信号線９１およびメイン行系共通信号線９２によ
ってサブブロックごとに設けられたサブブロック駆動回
路８０に伝えられる。

【０１１２】図９は、選択制御回路１００のうち列選択
に関連する部分（以下列選択制御部という）１０２の構
成を示す図である。図９において、列選択制御部は、チ
ップセレクト信号ＣＳ、クロック信号ＣＬＫとコラムア
ドレスストローブ信号／ＣＡＳを受ける主選択回路１５
０と、主選択回路１５０の出力信号に応答して外部から
のバンクアドレスＢＡを取込みデコードするバンクバッ
ファデコーダ１５２と、制御回路１５０の出力信号に応
答して外部から与えられるアドレス信号ＹＣを取込んで
内部Ｙアドレス信号を出力するＹアドレスバッファ１５
４と、バンクバッファデコーダ１５２の出力信号と主選
択回路１５０の出力信号とに応答してデータ入力動作
（データ入出力端子と内部回路との間のデータの伝送）
を制御する入出力制御回路１６０とを含む。

【０１１３】バンクバッファデコーダ１５２の出力信号
とＹアドレスバッファ１５４の出力信号とは図４におい
て示したサブコラムデコーダ３４へ与えられる。主選択
回路１５０は、上記の外部信号を受けて列選択動作の指
定を検出し、指定があった場合にバンクバッファデコー
ダ１５２およびＹアドレスバッファ１５４を活性状態と
する。

【０１１４】バンクバッファデコーダ１５２は、活性化
時に、バンクアドレス信号ＢＡをデコードし、対応のバ
ンクを指定する信号を出力し、サブコラムデコーダ３４
のいずれかを活性状態とする。各々のバンクに対応して
設けられるサブコラムデコーダ３４は、バンクバッファ
デコーダ１５２の出力信号に従って活性化され、Ｙアド
レスバッファ１５４からの内部Ｙアドレス信号をデコー
ドし、対応のコラム選択線ＣＳＬのうち一つのコラム線
を選択状態とする。

【０１１５】入出力制御回路１６０は、主選択回路１５
０の出力信号とライトイネーブル信号／ＷＥとの組合せ
に従って、データの入力および出力のいずれが行なわれ
るかを判別し、またバンクバッファデコーダ１５２が指
定するバンク指定信号に従って、どのバンクに対しデー
タの入出力が行なわれるかを判別し、その判別結果に従
って、選択されたバンクとデータ入出力端子との間でデ
ータ転送が行なわれるように制御する。

【０１１６】この図８および図９に示す選択制御回路１
００の構成を利用することにより、１つのメモリセルア
レイにおいて、複数のバンクが存在する場合において
も、選択されたバンクに対するデータの入出力を確実に
行なうことができる。

【０１１７】［サブブロック選択フラグ生成回路の具体
的な構成］図１０は、実施の形態１におけるサブブロッ
ク選択フラグ生成回路８２の構成を具体的に示した回路
図である。

【０１１８】サブブロック選択フラグ生成回路８２は、
選択メモリセルを含むサブブロックを活性化するため
に、サブブロック選択フラグを生成する。

【０１１９】図１０を参照して、サブブロック選択フラ
グ生成回路８２は、メイン行系信号の１つであるビット
線イコライズ信号ＥＱＳを反転して得られる／ＥＱＳと
バンク選択信号ＢＳとバンク状態信号ＯＢとを受ける論
理ゲート１０１と、論理ゲート１０１の出力とバンク選
択信号ＢＳとを２入力として、サブブロック選択フラグ
ＦＬおよびその反転信号を２出力とするＲＳフリップフ
ロップを構成する論理ゲート１０２，１０３とを備え
る。

【０１２０】さらにサブブロック選択フラグ生成回路８
２は、論理ゲート１０３の出力を受けるインバータ１０
４と、インバータ１０４の出力を受けて論理ゲート１０
３の出力が切換わったときにオープン状態となるクロッ
クドインバータ１０５とをさらに備える。

【０１２１】バンク状態信号ＯＢは、バンク状態信号線
によって同一バンク内のすべてのサブブロックに共通し
て与えられる信号である。バンク状態信号ＯＢは、サブ
ブロック選択フラグＦＬが活性化（”Ｈ”レベル）され
た場合に、クロックドインバータ１０５の出力によっ
て、ブロック選択フラグＦＬの反転信号として生成され
る。すなわち、バンク状態信号線は、同一バンク内にお
ける他のサブブロックの活性化に伴って活性化（”Ｌ”
レベル）される。

【０１２２】初期状態においては、バンクおよびサブブ
ロックは選択されておらず、ビット線イコライズ信号も
非活性状態（”Ｈ”レベル）であるので、論理ゲート１
０１の入力である／ＥＱＳ，ＢＳ，ＦＬはいずれも”
Ｌ”レベルである。一方、バンク状態信号ＯＢは”Ｈ”
レベル（非活性状態）である。

【０１２３】ここで、アドレス信号によって選択メモリ
セルが決定され、バンクアドレス、行アドレスのデコー
ドが開始されると、バンク選択信号生成回路１５５によ
り該当するバンクのバンク選択信号ＢＳが活性化され
る。

【０１２４】次に、行系共通信号制御回路１５７によ
り、選択メモリセルを含むサブブロックに対して、ビッ
ト線イコライズ信号ＥＱＳの活性化（”Ｌ”レベル）が
指示される。これにより、論理ゲート１０１の入力はす
べて”Ｈ”レベルとなり、論理ゲート１０１の出力は”
Ｌ”レベルへ変化する。これにより、ＲＳフリップフロ
ップを構成する論理ゲート１０２の出力であるサブブロ
ック選択フラグＦＬは活性状態（”Ｈ”レベル）に変化
し、このサブブロックの活性化が指定されたことを認識
する。

【０１２５】これに伴い、クロックドインバータ１０５
はオープン状態になり通常のインバータ動作をするの
で、バンク状態信号ＯＢは活性状態（”Ｌ”レベル）へ
移行する。

【０１２６】サブブロック選択フラグＦＬは、ＲＳフリ
ップフロップの出力であるため、ＲＳフリップフロップ
を構成する論理ゲート１０３の入力であるバンク選択信
号ＢＳが非活性状態（”Ｌ”レベル）とされるまで活性
状態（”Ｈ”レベル）を維持する。

【０１２７】すなわち、バンク状態信号ＯＢは、サブブ
ロック選択フラグＦＬの活性化に伴って活性状態（”
Ｌ”レベル）に移行する。ビット線イコライズ信号ＥＱ
Ｓは、他のバンクに含まれるサブブロックを活性化する
ために再び非活性状態（”Ｈ”レベル）となり、／ＥＱ
Ｓ信号は”Ｌ”レベルへと移行する。

【０１２８】しかし、一旦活性状態となったサブブロッ
ク選択ブラッグＦＬは、これらの信号の非活性化とは関
係なくバンク選択信号ＢＳが非活性化されるまで活性状
態を維持する。

【０１２９】さらに、バンク状態信号ＯＢは、バンク状
態信号によって、同一バンク内において１つのサブブロ
ックが活性化された場合に、同一バンクに含まれる他の
サブブロックに対して共通に活性状態（”Ｌ”レベル）
の信号として与えられる。これにより、当該他のサブブ
ロックに設けられたサブブロック選択フラグ生成回路８
２においては、サブブロック選択フラグＦＬが活性化さ
れることはない。

【０１３０】よって、従来の技術２で指摘した、連続し
て複数のバンク選択信号ＢＳを活性化させていった場合
に、同一バンク内で複数のサブブロックが活性化されて
しまい、同一のビット線に行選択された複数のメモリセ
ルが接続されるおそれがあるという問題点を確実に回避
することができる。

【０１３１】図１１は、図１０中の各信号の状態を対応
させた波形図である。図１１を参照して、初期状態では
上述したようにバンク選択信号ＢＳおよびイコライズ反
転信号／ＥＱＳは”Ｌ”レベルであり、バンク状態信号
ＯＢは”Ｈ”レベルである。

【０１３２】この場合サブブロックは活性化されておら
ずサブブロック選択フラグＦＬは非活性状態（”Ｌ”レ
ベル）である。当該サブブロックに、指定されたメモリ
セルが含まれていた場合には、バンク選択信号ＢＳが活
性化（”Ｈ”レベル）され、ビット線イコライズ信号Ｅ
ＱＳが活性化されるのでそれに伴い／ＥＱＳが”Ｈ”レ
ベルに移行する。これにより、論理ゲート１０１の３つ
の入力がすべて”Ｈ”レベルとなることに伴い、サブブ
ロック選択フラグＦＬは”Ｈ”レベルとなり、バンク状
態信号線は活性化（”Ｌ”レベル）される。

【０１３３】一旦活性化されたサブブロック選択フラグ
ＦＬは、バンク状態信号ＯＢおよび／ＥＱＳ信号が”
Ｌ”レベルとなっても活性状態を維持し、バンクの選択
が解かれバンク選択信号ＢＳが非活性状態（”Ｌ”レベ
ル）とされたときに初めて非活性化される。すなわち、
サブブロックの活性状態を解除する。

【０１３４】［バンク状態信号線の構成］次に、バンク
状態信号線のプリチャージ回路について説明する。図１
２は、一例として、バンク♯１に対応するバンク状態信
号線９３の構成を示す図である。

【０１３５】図１２を参照して、バンク状態信号線９３
は、サブブロックに行方向に隣接する領域を通過して列
方向に設けられている。すなわち、バンク状態信号線９
３は、図４に示したバンク選択信号線９１と同方向に設
けられている。さらに、バンク状態信号線９３は、バン
ク選択信号線９１と同様に同一バンク内に含まれるサブ
ブロックに対応するサブブロック選択フラグ生成回路８
２に対して共通に与えられる。

【０１３６】バンク状態信号線９３は、ゲートにバンク
選択信号を受けるトランジスタ１０６および１０７を介
して、”Ｈ”レベルに対応する電源電位Ｖｄｄを有する
外部電源に接続されている。これにより、バンク状態信
号線９３は、バンク選択信号ＢＳが非活性（”Ｌ”レベ
ル）の状態において”Ｈ”レベルとなり、バンクの選択
に伴ってバンク選択信号ＢＳが活性化されると、電源電
位と切離され上述の図１０の回路の動作に応じた状態を
有する。この構成により、バンク状態信号ＯＢの状態
を、より安定的に制御することができる。

【０１３７】［ローカル信号生成回路の具体的な構成
例］次に、活性化されたサブブロック内の動作を、他の
サブブロックと独立して行なうためのローカル信号を生
成するローカル信号生成回路８４について具体的な構成
例と示す。

【０１３８】図１３は、ローカル信号生成回路８４の構
成を示す回路図である。図１３を参照して、ローカル信
号生成回路８４は、メイン行系総括信号Ｓｉｇｎａｌの
反転信号である／Ｓｉｇｎａｌを伝達する／Ｓｉｇｎａ
ｌ信号線１２６をソースに受けて接地配線１２５との間
でインバータを形成するＰ型トランジスタ１１０とＮ型
トランジスタ１１１との対と、サブブロック選択フラグ
（ＦＬ）信号線１２８をソースに受けて接地配線１２５
との間でインバータを形成するＰ型トランジスタ１１２
とＮ型トランジスタ１１３との対とを含む。互いのトラ
ンジスタ対が構成するインバータの出力は、お互いのイ
ンバータの入力となっており、いわゆるクロスラッチを
形成している。

【０１３９】Ｐ型トランジスタ１１２およびＮ型トラン
ジスタ１１３から構成されるインバータの出力が、サブ
ブロック内のローカル総括信号Ｓｕｂ−Ｓｉｇｎａｌと
して使用される。

【０１４０】ここで、メイン行系総括信号Ｓｉｇｎａｌ
は、メイン行系共通信号を総括的に同一信号状態の下に
取扱うために表記した信号であり、具体的には、Ｎ型セ
ンスアンプの活性化信号ＳＮと、シェアードセンスアン
プ信号ＳＨＲと、サブデコード信号ＳＤと、ビット線イ
コライズ信号ＥＱＳおよびＰ型センスアンプとの活性化
信号の反転信号である／ＥＱＳおよび／ＳＰとを含む。
上記各信号の活性状態に対して、Ｓｉｇｎａｌ信号は、
いずれも”Ｈ”レベルとなる。

【０１４１】Ｓｕｂ−Ｓｉｇｎａｌも同様に、サブブロ
ック内ローカル信号を統一的に取扱うために表記された
ものであり、実際には、上記の信号に対応してＳｕｂ−
ＳＮ，／Ｓｕｂ−ＳＰ，Ｓｕｂ−ＳＨＲ，Ｓｕｂ−Ｓ
Ｄ，／Ｓｕｂ−ＥＱＳが含まれる。上記各信号の活性状
態に対して、Ｓｕｂ−Ｓｉｇｎａｌ信号は、いずれも”
Ｈ”レベルとなる。

【０１４２】Ｓｕｂ−Ｓｉｇｎａｌは、／Ｓｉｇｎａｌ
が”Ｌ”レベルであり、かつサブブロック選択フラグＦ
Ｌが活性化されている場合に活性化（”Ｈ”レベル）さ
れる。一旦、Ｓｕｂ−Ｓｉｇｎａｌが活性化された場合
には、トランジスタ１１１および１１２の導通が維持さ
れるため、／Ｓｉｇｎａｌの状態にかかわりなくサブブ
ロック選択フラグＦＬが非活性化されるまで、Ｓｕｂ−
Ｓｉｇｎａｌの”Ｈ”レベルは維持される。

【０１４３】このようにして、各サブブロックに共通し
て付与されるメイン行系の共通信号をもとに、活性化さ
れたサブブロックにおいてのみサブブロック内のローカ
ル信号が生成され、他のサブブロックとは独立して、活
性化されたサブブロック内において行選択動作が制御さ
れる。

【０１４４】図１３に示したローカル信号生成回路８４
は、それぞれのメイン行系共通信号に対応して、各サブ
ブロックごとに設けられる。

【０１４５】図１４は、図１３に示す回路の各信号の状
態を示すための波形図である。図１４を参照して、サブ
ブロックが活性化される前の状態においては、サブブロ
ック選択フラグＦＬは”Ｌ”レベルであり、当該サブブ
ロックに対応するメイン行系共通信号は非活性状態であ
るので／Ｓｉｇｎａｌ信号は”Ｈ”レベルである。この
場合、Ｐ型トランジスタ１１０とＮ型トランジスタ１１
３の導通が維持されＳｕｂ−Ｓｉｇｎａｌは”Ｌ”レベ
ルとなる。

【０１４６】ここで、当該サブブロックに含まれるメモ
リセルが選択された場合には、サブブロック選択フラグ
ＦＬが”Ｈ”レベルになるとともに、メイン行系共通信
号は活性化され、これに伴って／Ｓｉｇｎａｌ信号は”
Ｌ”レベルとなる。

【０１４７】この結果、Ｓｕｂ−Ｓｉｇｎａｌは活性化
され、一旦活性化されたＳｕｂ−Ｓｉｇｎａｌは、／Ｓ
ｉｇｎａｌの状態にかかわらずサブブロック選択フラグ
ＦＬが”Ｌ”となるまで、”Ｈ”レベルを維持する。

【０１４８】これにより、活性化されたサブブロックに
おいて”Ｈ”レベルとなるサブブロック選択フラグＦＬ
に応じて、各サブブロック内においてサブブロック内ロ
ーカル信号を独立に生成し、一連の行選択動作を各サブ
ブロックごとに独立して実行することができる。

【０１４９】［サブワードドライバの具体的な構成例］
次に、各サブブロックに独立にサブブロック内の行ごと
に設けられたサブワード線を選択状態に駆動するための
サブワードドライバ６０の具体的な構成例を示す。

【０１５０】図１５は、サブワードドライバ６０の具体
的な構成図である。図１５を参照して、サブワードドラ
イバ６０は、ローカル信号生成回路８４によって生成さ
れたローカル信号Ｓｕｂ−ＳＮおよびＳｕｂ−ＳＤ信号
と、メインワード線ＭＷＬの反転状態を示す／ＭＷＬと
を受けて、サブワード線ＳＷＬの選択状態を示す信号で
あるＳＷＬＤを生成する。

【０１５１】具体的には、サブワードドライバ６０は、
Ｓｕｂ−ＳＮ信号線１２３をゲートに受けるＰ型トラン
ジスタ１１４を介して／ＭＷＤと接続される中間ノード
１２０と、出力となるＳＷＬＤ信号線１２２と、上記中
間ノード１２０と接続されたゲートを有しＳｕｂ−ＳＤ
信号線１２１とＳＷＬＤ信号線１２２とを接続するＰ型
トランジスタ１１６と、同じく中間ノード１２０と接続
されたゲートを有し接地電位とＳＷＬＤ信号線を接続す
るＮ型トランジスタ１１７と、ＳＷＬＤ信号線１２２を
ゲートに受けて中間ノード１２０と接地配線１２５とを
接続するＮ型トランジスタ１１５と、／Ｓｕｂ−ＳＤを
ゲートに受けて接地電位とＳＷＬＤ信号線とを接続する
Ｎ型トランジスタ１１８とを備える。

【０１５２】サブワード線ＳＷＬが非駆動状態である初
期状態においては、Ｓｕｂ−ＳＮ信号およびＳｕｂ−Ｓ
Ｄ信号は”Ｌ”レベルであり、／ＭＷＬは”Ｈ”レベル
である。このとき、Ｎ型トランジスタ１１４，１１７の
導通によってＳＷＬＤは”Ｌ”レベルである。また、Ｎ
型トランジスタ１１８により、Ｓｕｂ−ＳＤ信号線１２
１が非活性状態（”Ｌ”レベル）である間、ＳＷＬＤは
非活性状態（”Ｌ”レベル）を維持する。

【０１５３】ここで、選択メモリセルがアドレス指定さ
れた場合、バンク選択信号線９１，メイン行系共通信号
線９２を通じてサブブロック選択フラグ生成回路８２，
ローカル信号生成回路８４によってＳｕｂ−ＳＤ信号線
１２１およびＳｕｂ−ＳＮ信号線１２３は活性化（”
Ｈ”レベル）される。また、メインワードドライバ３５
によって、メインワード線ＭＷＬも活性化（”Ｈ”レベ
ル）される。ただし、タイミング的にはＳｕｂ−ＳＤ信
号線１２１→ＭＷＬ→Ｓｕｂ−ＳＮ信号線１２３の順で
活性化される。

【０１５４】まず、Ｓｕｂ−ＳＤ信号線１２１の活性化
に伴い、Ｎ型トランジスタ１１８が非導通とされる。次
に、メインワード線ＭＷＬの活性化に伴って中間ノード
１２０が”Ｌ”レベルとされることにより、Ｎ型トラン
ジスタ１１７に代わってＰ型トランジスタ１１６が導通
し、ＳＷＬＤ信号線１２２はＳｕｂ−ＳＤ信号線１２１
と接続されることにより、活性状態（”Ｈ”レベル）と
される。

【０１５５】また、Ｓｕｂ−ＳＮ信号線１２３が活性化
されるとＰ型トランジスタ１１４は非導通となり、当該
サブブロックの活性化が解除されるまで、メインワード
線ＭＷＬの状態は受付けられなくなる。

【０１５６】しかし、一旦ＳＷＬＤ信号線１２２が活性
化されると、Ｎ型トランジスタ１１５が導通することに
より、Ｓｕｂ−ＳＤが非活性化（”Ｌ”レベル）される
までＳＷＬＤ信号線１２２は活性状態（”Ｈ”レベル）
を維持される。すなわち、一旦活性化されたＳＷＬＤ信
号線の活性状態を維持するために、メインワード線ＭＷ
Ｌの活性状態を維持しておく必要はない。

【０１５７】サブワードドライバ６０を上記の構成とす
ることにより、サブデコード信号線をメインワード線ご
とに設ける必要がなく、より少ない信号線の本数によっ
て、各バンクに含まれるメモリセルの行選択動作を独立
して行なうことができる。

【０１５８】図１６は、図１５における各信号の状態を
説明するための波形図である。上述したように、サブブ
ロック選択フラグＦＬの活性化に伴って、Ｓｕｂ−ＳＤ
およびＳｕｂ−ＳＮは、順に活性化（”Ｈ”レベル）さ
れる。また、メインワード線ＭＷＬの活性化に伴って、
／ＭＷＬは”Ｌ”レベルとなる。

【０１５９】これにより、ＳＷＬＤは活性化され、Ｓｕ
ｂ−ＳＮが活性状態へ移行した後においては、ＳＷＬＤ
の活性状態はＭＷＬの選択状態から独立して、Ｓｕｂ−
ＳＤの非活性化すなわち当該サブブロックの選択状態の
解除まで維持される。

【０１６０】［全体動作の説明］次に、これまで説明し
た動作による、半導体記憶装置全体の動作シーケンスに
ついて説明する。

【０１６１】以下では、特に限定されないが、半導体記
憶装置１は、外部クロックＣＬＫに同期して動作する、
同期型半導体記憶装置であるものとする。

【０１６２】図１７は、メモリセルのアドレス指定が行
なわれてから、指定されたメモリセルに対応するサブワ
ード線が活性状態に駆動されるまでのタイミングチャー
トを示す図である。

【０１６３】まず、外部クロックＣＬＫのクロックサイ
クル１において、クロック信号ＣＬＫの立上がりにおい
て、ロウアドレスストローブ信号／ＲＡＳがローレベル
の活性状態とされ、そのときに与えられたアドレス信号
ＸＡに対応するバンクが指定され、バンク選択信号ＢＳ
が活性化（”Ｈ”レベル）される。

【０１６４】アドレス信号ＸＡに従って、選択行を含む
サブブロックに共通に与えられるメイン行系信号の一つ
である、ビット線イコライズ信号ＥＱＳが活性化され
る。

【０１６５】イコライズ信号の反転信号である／ＥＱＳ
の”Ｈ”レベルへの移行すると、指定されたメモリセル
を含むサブブロックが活性化され、サブブロック選択フ
ラグＦＬが活性状態となる。これに伴って他バンク識別
信号ＯＢが活性状態（”Ｌ”レベル）となり、同一バン
ク内において複数のサブブロックが活性化されることを
防止する。

【０１６６】次に、アドレス信号ＸＡに対応するサブデ
コード信号ＳＤが活性化されることにより、サブブロッ
ク選択フラグＦＬが活性化されたサブブロック内におい
て、サブブロックローカル信号生成回路８４によりロー
カルサブデコード信号Ｓｕｂ−ＳＤが活性化される。

【０１６７】さらに、行デコーダ３１およびメインワー
ド線ドライバ３５により、ワード線選択信号が発生さ
れ、選択行に対応するメインワード線ＭＷＬが選択状態
へ駆動される。Ｓｕｂ−ＳＤおよびメインワード線ＭＷ
Ｌの活性化に応じて、サブワードドライバ６０は、サブ
ワード線ＳＷＬを選択状態に駆動する。

【０１６８】この一連の動作により、選択されたアドレ
スを有するメモリセルが含まれるサブブロックのみにお
いて、選択行に対応するサブワード線ＳＷＬが駆動され
る。

【０１６９】図１８は、複数のバンクにわたってデータ
読出動作を行なった場合の動作シーケンスを示すタイミ
ングチャート図である。図１８においては、既に説明し
たメインワード線ＭＷＬの選択からサブワード線ＳＷＬ
の選択状態への駆動に至る動作の説明は省略する。

【０１７０】図１８においては、まずバンク♯１におい
てアドレスＸＡおよびＹＡにより指定されたメモリセル
のデータＱＡが読出され、次いでバンク♯２においてア
ドレスＸＢおよびＹＢにより指定されたメモリセルのデ
ータＱＢが読出される動作シーケンスが一例として示さ
れる。

【０１７１】まず、クロックサイクル１において、アド
レス信号ＸＡおよびＹＡが与えられ、これに伴ってメイ
ンワード線ＭＷＬ１に続いてサブワード線ＳＷＬ１１が
選択駆動される。これにより、このサブワード線ＳＷＬ
１１に接続されるメモリセルＭＣの記憶データが対応の
ビット対に伝達される。図１８においては、ビット線対
ＢＬ，／ＢＬ上にローレベルデータが読出された状態が
一例として示される。

【０１７２】このとき、サブワード線ＳＷＬ１１を含む
メモリセルがビット線分離ゲートを解してセンスアンプ
ＳＡに接続される。次いでクロックサイクル３において
クロック信号ＣＬＫの立上がりでコラムアドレスストロ
ーブ信号／ＣＡＳがローレベルの活性状態とされ、その
ときに与えられたアドレスがコラムアドレス信号をＹＡ
として取込まれて、バンク♯１における対応の列が選択
される。

【０１７３】列デコーダ３２においてバンク♯１に対し
て設けられたサブコラムデコーダ３４が活性化されて列
選択動作を行ない、対応の列に対するコラム選択信号を
活性状態とする。このコラム選択線ＣＳＬ上のコラム選
択信号に従って、ビット線対ＢＬおよび／ＢＬ上のセン
スアンプＳＡにより検知増幅されたデータが、図６にお
けるトランスミッションゲートＴ１，Ｔ２を介してロー
カルＩＯ線ＬＩＯ１上に伝達されて、このローカルＩＯ
線ＬＩＯ１上のデータがメモリセルデータに対応する電
位に変化する。

【０１７４】次いで、ブロック選択信号ＢＳＧのトラン
スミッションゲートＴ３およびＴ２が導通状態となり、
このローカルＩＯ線ＬＩＯ＃１上のデータがグローバル
ＩＯバスＧａ上に伝達される。この後、クロック信号Ｃ
ＬＫに同期してデータが伝送され、クロックサイクル７
において確定データＱＡが読出される。

【０１７５】一方、このデータＱＡの読出動作と並行し
て、クロックサイクル４において、再び信号／ＲＡＳを
活性状態のローレベルとし、そのときのアドレス信号Ｘ
Ｂにより、バンク♯２の行が指定され、この指定された
行に対する選択動作が行なわれる。バンク♯２において
も、指定されたメモリセルを含むサブブロックにおいて
選択行を含むメモリセル部がセンスアンプに接続され
る。ここで、このアドレス信号ＸＢにより、メインワー
ド線ＭＬＷ２が指定されたとすると、メインワード線ド
ライバ３５からのワード線選択信号がメインワード線Ｍ
ＷＬ２上に伝達されて、このメインワード線ＭＷＬ２上
の電位が”Ｈ”レベルへ立上がる。

【０１７６】一方、このアドレス信号ＸＢに従ってバン
ク♯２が指定されたため、バンク選択信号ＢＳ２が同様
の”Ｈ”レベルの活性状態とされており、同様に対応す
るサブワード線ＳＷＬ２の電位が”Ｈ”レベルに立上が
る。これにより、選択サブワード線ＳＷＬ２に接続され
るメモリセルＭＣのデータが対応のビット線ＢＬ，／Ｂ
Ｌ上に伝達される。

【０１７７】図１８において、ビット線ＢＬ，／ＢＬ
に”Ｈ”レベルレベルデータが読出された状態が一例と
して示される。この後、対応のセンスＩＯ回路ＳＩＯに
おいて、センスアンプＳＡが活性化されて、この読出さ
れたメモリセルのデータの検知および増幅が行なわれ
る。

【０１７８】一方、このセンス動作と並行して、クロッ
クサイクル５においてコラムアドレスストローブ信号／
ＣＡＳがローレベルに立下がり、そのときのアドレス信
号ＹＢがコラムアドレス信号およびバンクアドレス信号
として取込まれ、バンク♯２に対応して設けられたサブ
コラムデコーダ３４が活性状態とされ、このコラムアド
レス信号ＹＢをサブコラムデコーダ３４がデコードす
る。このデコード結果に従って、バンク♯２に含まれる
コラム選択線が選択状態とされ、センスＩＯ回路ＳＩＯ
に含まれるトランスミッションゲートＴ１およびＴ２
（図示せず）が導通し、ビット線ＢＬ（／ＢＬ）のデー
タがローカルＩＯ線ＬＩＯ＃２上に読出される。

【０１７９】次いで、このバンク♯２に設けられたブロ
ック選択ゲートＢＳＧのトランスミッションゲートＴ３
およびＴ４がオン状態となり、ローカルＩＯ線ＬＩＯ＃
２上のデータがグローバルＩＯ線Ｇｂ上に伝達される。
このグローバルＩＯ線Ｇｂ上に読出されたデータが、ク
ロック信号に従って伝送されて、クロックサイクル１０
において読出データＱＢとして出力される。上述のよう
に、各サブブロックを互いに独立に駆動可能とすること
により、あるバンクに属するサブブロックが選択状態と
されていても、別のバンクに属するサブブロックにおけ
るメモリセルを選択してこの選択したメモリセルへアク
セスを行なうことができる。

【０１８０】なお、図１８においては、図面表記上の煩
雑さを避けるために、バンク＃１の列アドレス（ＹＡ）
の指定が完了した後に、クロックサイクル４より新たな
バンク＃２の行アドレス（ＸＢ）の指定を開始している
が、実際には、列アドレスＹＡの指定前、すなわちクロ
ックサイクル２において、行アドレスＸＢの指定を行な
うことも当然可能である。

【０１８１】［実施の形態１の変形例］実施の形態１の
変形例においては、メイン行系共通信号線９２によっ
て、行方向に互いに隣接するサブブロックに共通に伝達
されるメイン行系共通信号は、すべてワンショットの信
号とされる。メイン行系共通信号線９２は、異なるバン
クに属するサブブロックに対して共通信号を供給してい
るため、メイン行系の制御信号をワンショットのトリガ
とし、それに基づいて活性化されたサブブロック内での
み独立にローカル信号を展開することにより、各バンク
を安定的に独立駆動させることができる。

【０１８２】この場合、メイン行系共通信号線９２によ
り伝達される信号は、外部クロックＣＬＫの１クロック
サイクル内のクロック信号ＣＬＫの活性化エッジにおい
て活性状態であればよく、そのワンショットパルス幅
は、クロック信号ＣＬＫの１クロックサイクルより、短
くて良い。

【０１８３】今回開示された実施の形態は、すべての点
で例示であって制限的なものでないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１８４】

【発明の効果】請求項１，２，３，６，７，８，９，１
０記載の半導体記憶装置は、全体の消費電力を大幅に削
減できるマルチバンク構成ＤＲＡＭの信号配線の本数を
削減することができる。

【０１８５】さらに、請求項４，５記載の半導体記憶装
置は、マルチバンク構成ＤＲＡＭにおいて、同一バンク
に属する複数のサブブロックが活性化され、同一のセン
スアンプに複数のビット線が接続されることを確実に避
けることができる。

【０１８６】さらに、請求項７記載の半導体記憶装置
は、各サブブロックを駆動するのに必要な制御回路を、
効率的なレイアウトで配置することができる。

【０１８７】さらに、請求項１１，１２記載の半導体記
憶装置は、マルチバンク構成ＤＲＡＭにおけるバンクご
との独立駆動をより効率的に行なうことができる。

【図面の簡単な説明】

【図１】 発明の実施の形態１の半導体記憶装置１の構
成を示す概略ブロック図である。

【図２】 半導体記憶装置１の１つのメモリセルアレイ
３０の周辺の構成を示す概念図である。

【図３】 サブブロックの周辺の構成を説明するための
概念図である。

【図４】 サブブロックに共通に与えられる信号を供給
する信号線を説明するための図である。

【図５】 サブブロック駆動回路８０の構成を説明する
ための概略ブロック図である。

【図６】 サブブロックの構成を説明するための概念図
である。

【図７】 センスＩＯ回路帯７０の構成を詳細に説明す
るための概念図である。

【図８】 選択制御回路１００の行選択動作部１０１の
構成を示す概略ブロック図である。

【図９】 選択制御回路１００の列選択動作部１０２の
構成を示す概略ブロック図である。

【図１０】 サブブロック選択フラグ生成回路８２の具
体的な回路構成を示す図である。

【図１１】 図１０の各信号の状態を示す波形図であ
る。

【図１２】 バンク状態信号ＯＢの信号配線の構成を示
す図である。

【図１３】 ローカル信号生成回路８４の回路構成を示
す図である。

【図１４】 図１３の各信号の状態を示す波形図であ
る。

【図１５】 サブワードドライバ６０の具体的な構成を
示す図である。

【図１６】 図１５における各信号の状態を示す波形図
である。

【図１７】 この発明の実施の形態１の半導体記憶装置
１におけるアドレスの指定からサブワード線の選択まで
の動作を示す図である。

【図１８】 この発明の実施の形態１の半導体記憶装置
１のデータ読出時の動作を示す信号波形図である。

【図１９】 従来の技術１のマルチバンク構成ＤＲＡＭ
２０００のメモリセルアレイの構成を示す図である。

【図２０】 従来の技術１のマルチバンク構成ＤＲＡＭ
２０００のサブアレイ周辺の構成を示す図である。

【図２１】 従来の技術１のマルチバンク構成ＤＲＡＭ
２０００におけるローカルコラムデコーダの構成を示す
図である。

【図２２】 従来の技術２のマルチバンク構成ＤＲＡＭ
３０００のメモリセルアレイの構成を示す図である。

【図２３】 従来の技術２のマルチバンク構成ＤＲＡＭ
３０００の行選択動作を説明するための図である。

【図２４】 従来の技術２のマルチバンク構成ＤＲＡＭ
３０００のセンスアンプ帯の構成とその問題点を説明す
るための図である。

【符号の説明】

１ 半導体記憶装置、２，３，４，５，６ 制御信号入
力端子、７ アドレス信号入力端子、８ 入力端子（Ｄ
ｉｎ）、１０ 出力端子（Ｄｏｕｔ）、１２電源端子、
１４ 接地端子、１６ コントロール回路、１８ デー
タ入力バッファ、２０ 行および列アドレスバッファ、
３０ メモリセルアレイ、３１ 行デコーダ、３２ 列
デコーダ、３４ データ出力バッファ、３５ メインワ
ード線ドライバ、３６ ローカルＩＯ線、３８ グロー
バルＩＯ線、５０ サブブロック、６０ サブワードド
ライバ、７０ センスＩＯ回路帯、８０ サブブロック
駆動回路、８２ サブブロック選択フラグ生成回路、８
４ ローカル信号生成回路、、９１ バンク選択信号
線、９２ メイン行系共通信号線、９３ バンク状態信
号線、１００ 選択制御回路、ＭＣ メモリセル、Ｔ
トランジスタ、Ｃキャパシタ、ＢＬ，／ＢＬ ビット線
対、ＳＡ センスアンプ、ＳＩＯ センスＩＯ回路、Ｅ
Ｑ イコライズ回路、ＢＧａ，ＢＧｂ ビット線分離ゲ
ート、ＢＳＧ バンク選択ゲート、１０１〜１０３ 論
理ＡＮＤゲート、１０４ インバータ、１０５ クロッ
クドインバータ、１０６，１０７，１１０，１１２，１
１４，１１６ Ｐ型トランジスタ、１１１，１１３，１
１５，１１７，１１８ Ｎ型トランジスタ、１２０ 中
間ノード、１２１ Ｓｕｂ−ＳＤ信号線、１２２ ＳＷ
ＬＤ信号線、１２３ Ｓｕｂ−ＳＮ信号線、１２５ 接
地配線、１２６ ／Ｓｉｇｎａｌ信号線、１２７ Ｓｕ
ｂ−Ｓｉｇｎａｌ信号線、１２８ サブブロック選択フ
ラグ信号線、１５０ 主選択回路、１５１，１５２ バ
ンクバッファデコーダ、１５３ 行系動作制御回路、１
５４ Ｘアドレスバッファ、１５５ Ｙアドレスバッフ
ァ、１５６ バンク選択信号生成回路、１５７ Ｘプリ
デコーダ、１５８ 行系共通信号制御回路、１６０ 入
出力制御回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 行列状に配置された複数のメモリセルを含むメモリセル
   アレイを備え、 前記メモリセルアレイは、 第１複数個の列および第２複数個の行に配置される複数
   のサブブロックに分割され、 互いに独立して読み出しおよび書き込み動作が行われる
   第１複数個のバンクを含み、 各前記バンクは、 列方向に沿って隣接して配置される第２複数個の前記サ
   ブブロックを有し、 アドレス信号に応じて、対応するメモリセルを選択する
   行選択手段および列選択手段をさらに備え、 前記行選択手段は、前記サブブロックごとに設けられ、
   対応する前記サブブロックを活性化させるメモリセル選
   択手段を含む、半導体記憶装置。
2. 【請求項２】 前記行選択手段は、 前記選択されたメモリセルが含まれる行を共有する前記
   第１複数個のサブブロックに対して共通に活性化を指令
   する、行方向に設けられたメイン制御信号線と、 前記選択されたメモリセルを有するバンクに含まれる前
   記第２複数個のサブブロックに対して共通に活性化を指
   令する、列方向に設けられたバンク選択信号線とをさら
   に含み、 前記メモリセル選択手段の各々は、 前記メイン制御信号線と前記バンク選択信号線の信号レ
   ベルに応じて、前記選択されたメモリセルを含む前記サ
   ブブロックを活性化させる、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記メモリセルアレイは、 行方向に配置されるサブブロックに共有される前記メモ
   リセルの各行に対応して設けられるメインワード線と、 前記各サブブロックにおいて、前記メモリセルの行ごと
   に配置される複数のサブワード線を含み、 前記メモリセル選択手段は、 活性化された前記サブブロックにおいて前記選択された
   メモリセルの行に対応して、前記サブワード線を選択的
   に駆動状態とする、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記メモリセルアレイは、 前記各バンクごとに設けられ、対応するバンク内の前記
   サブブロックの選択状態を示す信号を伝達するバンク状
   態信号線をさらに含み、 前記メモリセル選択手段の各々は、 前記メイン制御信号線と前記バンク選択信号線との活性
   化および前記バンク状態信号線の非活性化に応じて、対
   応する前記サブブロックを活性化させるとともに、対応
   する前記バンク状態信号線を活性化させ、かつ、前記バ
   ンク選択信号線の非活性化に応じて、前記対応するバン
   ク状態信号線を非活性化する、請求項３記載の半導体記
   憶装置。
5. 【請求項５】 前記バンク状態信号線は、 前記バンク状態信号線と前記バンク状態信号線の非活性
   状態に対応する電位を有する電源との間に接続され、前
   記バンク選択信号線をゲートに受けて導通もしくは遮断
   状態となるトランジスタを含み、 前記トランジスタは、前記バンク選択信号線が活性化さ
   れた場合に遮断状態となる、請求項４記載の半導体記憶
   装置。
6. 【請求項６】 前記バンク選択信号線と前記メイン制御
   信号線とは、 前記サブブロックとサブブロックとの間の領域を通過し
   て設けられ、 前記サブブロック駆動手段は、 前記前記バンク選択信号線と前記メイン制御信号線とが
   交差する領域に設けられる、請求項２記載の半導体記憶
   装置。
7. 【請求項７】 前記メモリセルアレイは、 前記メモリセルの列に対応して設けられる複数のビット
   線対と、 前記行選択手段により選択されたメモリセルに保持され
   ているデータに応じて、前記ビット線対に生じる電位差
   を増幅する複数のセンスアンプと、 前記行選択手段によるメモリセルの選択に先立って、前
   記ビット線対のそれぞれを一定の基準電圧に保つ複数の
   プリチャージ手段とをさらに含み、 前記複数のセンスアンプと前記複数のプリチャージ手段
   とは、前記各サブブロックごとに配置されており、 前記メイン制御信号線は、 前記複数のセンスアンプの活性化を制御するセンスアン
   プ共通信号線と、 前記複数のプリチャージ手段との活性化を制御するプリ
   チャージ共通信号線とを有し、 前記センスアンプ共通信号線とプリチャージ共通信号線
   とは、 行方向に隣接する前記第１複数個のサブブロックに対応
   して設けられる、 請求項２記載の半導体記憶装置。
8. 【請求項８】 各前記メモリセル選択手段は、 前記メイン制御信号線および前記バンク選択信号線の活
   性化に応じて、対応する前記サブブロックを活性化する
   とともに、対応するサブブロック選択フラグを活性状態
   とし、 前記サブブロック内において前記複数のセンプアンプお
   よびプリチャージ手段のそれぞれの活性化を制御する、
   センスアンプ補助信号線およびプリチャージ補助信号線
   を含み、 前記センスアンプ補助信号線は、 前記サブブロック選択フラグが活性化された場合におい
   て、前記センスアンプ共通信号線が活性状態となる時に
   活性化され、前記サブブロック選択フラグが非活性状態
   となる場合まで前記サブブロックごとの前記複数のセン
   スアンプを活性化し、 前記プリチャージ補助信号線は、 前記サブブロック選択フラグが活性化された場合におい
   て、前記プリチャージ共通信号線が活性状態となる時に
   活性化され、前記サブブロック選択フラグが非活性状態
   となる場合まで前記サブブロックごとの前記複数のプリ
   チャージ手段を活性化する、請求項７記載の半導体記憶
   装置。
9. 【請求項９】 メインワード線は複数の行ごとに配置さ
   れており、 前記行選択手段は、 前記メインワード線と前記サブワード線との行アドレス
   を対応づけるサブデコード信号を伝達するサブデコード
   信号線をさらに有し、 前記メモリセル選択手段は、 前記サブブロック内において前記メインワード線と前記
   サブワード線とを対応づけるサブデコード補助信号を伝
   達するサブデコード補助信号線をさらに有する、請求項
   ３記載の半導体記憶装置。
10. 【請求項１０】 各前記メモリセル選択手段は、 前記メイン制御信号線および前記バンク選択信号線の活
    性化に応じて、対応する前記サブブロックを活性化する
    とともに、対応するサブブロック選択フラグを活性状態
    とし、 前記サブデコード補助信号線は、 前記サブブロック選択フラグが活性化された場合におい
    て、前記サブデコード信号線が活性状態となる時に活性
    化され、前記サブブロック選択フラグが非活性状態とな
    る場合まで活性状態を保持し、 前記サブワード線は、 前記メインワード線が選択状態へ駆動された場合におい
    て、前記サブデコード補助信号線が活性化された時に選
    択状態へ駆動され、 選択状態となった場合においては、前記メインワード線
    の選択状態に関係なく前記サブデコード補助信号線が非
    活性化される時まで、選択状態が保持される請求項９記
    載の半導体記憶装置。
11. 【請求項１１】 前記メイン制御信号線は、 いずれもワンショットパルス状の信号である、請求項８
    または１０に記載の半導体記憶装置。
12. 【請求項１２】 前記半導体記憶装置は、クロック信号
    によって同期動作を行ない、 前記ワンショットパルス状の信号のパルス幅は、 前記クロック信号の１周期よりも短い、請求項１１記載
    の半導体記憶装置。