KR100310992B1 - 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법 - Google Patents

멀티 뱅크 메모리 장치 및 입출력 라인 배치방법 Download PDF

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Abstract

본 발명은 멀티 뱅크 메모리장치 및 입출력 라인 배치방법에 관한 것으로서, 특히 본 발명의 장치는 로우 방향으로 배열된 복수의 메모리 뱅크들, 복수의 메모리 뱅크들의 인접 쌍들의 사이에 배치되고, 컬럼 방향으로 배열된 복수의 입출력 센스 증폭기들을 포함하는 입출력 센스 증폭기 블록, 각 인접 쌍을 이루는 메모리 뱅크들 사이에 배치된 복수의 컬럼 디코더 블록들, 각 메모리 뱅크 상에서 컬럼 방향으로 확장된 복수의 지역 입출력 라인 쌍들, 각 컬럼 디코더 블록 상에서는 서로 꼬이고, 상기 각 인접 쌍의 메모리 뱅크들 중 하나의 메모리 뱅크 상에서는 하나의 로우 방향으로 확장되고, 다른 하나의 메모리 뱅크 상에서는 인접하는 다른 하나의 로우 방향으로 확장된 복수의 광역 입출력 라인 쌍들을 포함한다. 따라서, 본 발명에서는 입출력 센스 증폭기 블록으로 복수의 메모리 뱅크들을 분할함으로써 칩 능률을 개선하고, 입출력라인 전달 트랜지스터들과 센스 증폭기 구동 트랜지스터들의 배치영역을 교호로 배치함으로써 레이 아웃을 용이하게 하고, 광역 입출력 라인 쌍들을 꼬아서 뱅크의 어드레싱을 용이하게 하고, 기입 인터럽트 독출모드에서 광역 입출력 라인 쌍의 등화동작을 개선함으로써 고속동작마진을 개선할 수 있다.

Description

멀티 뱅크 메모리 장치 및 입출력 라인 배치방법{Multi Bank Memory device and Method for Arranging Input/output Line}
본 발명은 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법에 관한 것으로서, 특히 입출력 센스 증폭기 블록으로 복수의 메모리 뱅크들을 분할함으로써 칩 능률을 개선하고, 입출력라인 전달 트랜지스터들과 센스 증폭기 구동 트랜지스터들의 배치영역을 교호로 배치함으로써 레이 아웃을 용이하게 하고, 광역 입출력 라인 쌍들을 꼬아서 뱅크 어드레싱을 용이하게 하고, 기입 인터럽트 독출모드에서 광역 입출력 라인 쌍의 등화동작을 개선함으로써 고속동작마진을 개선할 수 있는 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법에 관한 것이다.
반도체 메모리 장치는 시스템의 수행 능력을 향상시키기 위하여 다중 출력화 및 다중 뱅크화 되고 있다. 다중 메모리 뱅크구조는 각 메모리 뱅크들이 서로 독립적으로 억세스가 가능하고 뱅크 어드레스에 의해 어느 하나가 선택적으로 억세스된다.
이와 같은 다중 메모리 뱅크구조에서는 기입 및 독출동작과 제어동작이 서로 다른 메모리 뱅크에서 수행되도록 할 수 있고, 각 메모리 뱅크로부터 독출된 데이터 및 기입될 데이터가 실리는 뱅크 데이터 버스, 즉 광역 입출력 라인들을 포함한다.
또한, 하나의 메모리 뱅크에 포함되는 메모리 셀의 개수가 증가함에 따라 각 메모리 뱅크는 복수의 메모리 블록들로 분할된다. 복수의 메모리블록들은 복수의 지역 입출력 라인들을 통하여 광역 입출력 라인에 연결된다. 따라서, 각 메모리 뱅크에는 복수의 메모리블록들로 분할됨으로써, 각 메모리 블록에 대해 센스증폭기 블록들, 워드라인 구동 블록들, 센스 증폭기 구동회로, 라인전송회로 등이 각각 구비되어야 한다.
미국특허 5,781,495호에는 상술한 다중 메모리 뱅크 구조를 개시하고 있다. 상기 특허에서는 메모리 셀 어레이 위를 통과하며 복수의 메모리 뱅크들을 가로질러서 확장된 복수의 광역 입출력 라인 쌍들이 배치된 구조를 개시한다.
이와 같은 다중 메모리 뱅크 구조는 칩 사이즈가 증가하기 때문에 셀 능률(EFFICIENCY)을 개선하고 칩 특성을 개선하고자 하는 노력이 요구된다.
본 발명의 제 1 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 입출력 센스 증폭기 블록으로 복수의 메모리 뱅크들을 분할함으로써 칩 능률을 개선시킬 수 있는 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법을 제공하는 데 있다.
본 발명의 제 2 목적은 각 메모리 뱅크에서 입출력 라인 전송회로블록과 센스 증폭기 구동회로블록들의 배치영역을 교호로 배치함으로써 레이 아웃을 용이하게 할 수 있는 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법을 제공하는 데 있다.
본 발명의 제 3 목적은 광역 입출력 라인 쌍들을 꼬아서 뱅크 어드레싱을 용이하게 할 수 있는 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법을 제공하는 데 있다.
본 발명의 제 4 목적은 기입 인터럽트 독출모드에서 광역 입출력 라인 쌍의 등화동작을 개선함으로써 고속동작마진을 개선할 수 있는 멀티 뱅크 반도체 메모리 장치 및 입출력 라인 배치방법을 제공하는 데 있다.
도 1은 본 발명에 의한 트위스트형 광역 입출력 라인구조를 가진 멀티 뱅크 메모리 장치를 설명하기 위한 도면.
도 2는 본 발명에 의한 멀티 뱅크 메모리 장치의 바람직한 일 실시예를 나타낸 도면.
도 3은 도 2의 입출력 라인 센스 증폭기의 입력과 광역 입출력 라인 쌍을 연결하기 위한 라인입력회로를 나타낸 도면.
도 4는 도 2의 광역 입출력 라인 쌍과 지역 입출력 라인 쌍을 연결하기 위한 라인전송회로를 나타낸 도면.
도 5는 도 2의 광역 입출력 라인 쌍의 등화수단을 나타낸 도면.
도 6은 도 2의 기입 인터럽트 독출동작을 설명하기 위한 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10a, 10b : 메모리 뱅크 쌍 MB1~MB4 : 메모리 뱅크
IOSA : 입출력 라인 센스 증폭기 블록
IOSA1~IOSA4 : 입출력 라인 센스 증폭기 CD1, CD2 : 컬럼 디코더 블록
GIO11~GIO41, GIO12~GIO42 : 광역 입출력 라인 쌍
LIO1~LIO4 : 지역 입출력 라인 쌍 LT : 라인전송회로블록
SD : 센스 증폭기 구동회로블록 SA ; 센스 증폭기 블록
SWD : 워드라인 구동 블록 UA ; 유니트 셀 어레이
EQ1~EQ3 ; 등화수단
상기한 본 발명의 목적들을 달성하기 위하여 본 발명의 장치는 로우 방향으로 배열된 복수의 메모리 뱅크들과, 복수의 메모리 뱅크들의 인접 쌍들의 사이에 배치되고, 컬럼 방향으로 배열된 복수의 입출력 센스 증폭기들을 포함하는 입출력 센스 증폭기 블록과, 상기 각 인접 쌍을 이루는 메모리 뱅크들 사이에 배치된 복수의 컬럼 디코더 블록들과, 각 메모리 뱅크 상에서 컬럼 방향으로 확장된 복수의 지역 입출력 라인 쌍들과, 각 컬럼 디코더 블록 상에서는 서로 꼬이고, 상기 각 인접 쌍의 메모리 뱅크들 중 하나의 메모리 뱅크 상에서는 하나의 로우 방향으로 확장되고, 다른 하나의 메모리 뱅크 상에서는 인접하는 다른 하나의 로우 방향으로 확장된 복수의 광역 입출력 라인 쌍들을 구비한 것을 특징으로 한다.
각 지역 입출력 라인 쌍은 각 메모리 뱅크내에서 로우 방향으로 배열된 복수의 센스 증폭기 블록 컬럼들 상에 배치 형성된다. 각 센스 증폭기 블록 컬럼 상에는 한 쌍의 지역 입출력 라인 쌍들이 배치 형성된다. 각 광역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 컬럼 방향으로 배열된 복수의 워드라인 구동 블록 로우들 상에 배치 형성된다. 각 워드라인 구동 블록 로우에는 한 쌍의 광역 입출력 라인 쌍들이 배치 형성된다. 각 광역 입출력 라인 쌍은 동일 어드레스를 갖는 라인 쌍들끼리 각 메모리 뱅크들의 동일 워드라인 구동 블록 로우에서, 교차되는 지역 입출력 라인 쌍과 연결된다. 각 광역 입출력 라인 쌍은 지역 입출력 라인 쌍과 연결되지 않는 메모리 뱅크에서는 인접하는 워드라인 구동 블록 로우 상에 배치된다. 광역 입출력 라인 쌍들과 지역 입출력 라인 쌍들이 연결되지 않는 워드라인 구동 블록 로우들과 센스 증폭기 블록 컬럼들의 교차 지역에는 센스 증폭기 구동회로블록이 배치된다. 복수의 광역 입출력 라인 쌍들 각각은 상기 입출력 센스 증폭 블록으로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더사이에서 각각 연결되고, 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 포함한다.
본 발명의 방법은 로우 방향으로 배열된 복수의 메모리 뱅크들의 인접 쌍들의 사이에 복수의 입출력 센스 증폭기들이 컬럼 방향으로 배열되도록 하고, 상기 각 인접 쌍을 이루는 메모리 뱅크들 사이에 컬럼 디코더가 배치된 멀티 뱅크 반도체 메모리장치에 있어서, 각 메모리 뱅크 내에서 컬럼 방향으로 확장된 복수의 지역 입출력 라인 쌍들을 로우 방향으로 배열시키고, 상기 컬럼 디코더 상에서는 서로 꼬이고, 상기 각 인접 쌍의 메모리 뱅크들 중 하나의 메모리 뱅크 상에서는 하나의 로우 방향으로 확장되고, 다른 하나의 메모리 뱅크 상에서는 인접하는 다른하나의 로우 방향으로 확장된 복수의 광역 입출력 라인 쌍들을 컬럼 방향으로 배열시킨 것을 특징으로 한다. 여기서, 복수의 광역 입출력 라인 쌍들 각각은 입출력 센스 증폭기들로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더 사이에 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 배치하는 것이 바람직하다.
또한, 본 발명의 장치는 반도체 웨이퍼 상에 좌우로 양분된 한 쌍의 소자형성영역과, 각 소자형성영역을 상하의 한 쌍의 서브 소자형성영역으로 양분하기 위해 중앙에 배치된 주변회로영역과, 각 서브 소자 형성영역을 좌우의 한 쌍의 메모리 영역으로 양분하기 위해 중앙에 배치된 입출력 센스증폭기 블록과, 각 메모리 영역을 좌우의 한 쌍의 메모리 뱅크로 양분하기 위해 중앙에 배치된 컬럼 디코더 블록과, 입출력 센스 증폭기 블록에 인접한 메모리 뱅크 상에서는 한 쌍은 제 1 로우 방향을 따라 확장되고, 다른 한 쌍은 제 1 로우 방향에 인접한 제 2 로우방향으로 확장되고, 상기 컬럼 디코더 블록 상에서는 상기 두 쌍이 서로 교차되고, 상기 컬럼 디코더에 인접한 다른 메모리 뱅크 상에서는 상기 한 쌍은 제 2 로우 방향을 따라 확장되고, 상기 다른 한 쌍은 상기 제 1 로우 방향으로 확장되고 이와 같이 배치된 두 쌍들이 컬럼 방향으로 반복된 복수의 광역 입출력 라인 쌍들을 구비하는 것을 특징으로 한다.
각 쌍들의 각 라인 쌍은 서로 다른 입출력 센스 증폭기에 각각 연결된다. 한 쌍의 광역 입출력 라인 쌍들은 제 1 메모리 뱅크에서 지역 입출력 라인 쌍과 연결되고, 다른 한 쌍의 광역 입출력 라인 쌍들은 제 2 메모리 뱅크에서 지역 입출력라인 쌍과 연결된다. 동일 입출력 센스 증폭기에 연결되는 광역 입출력 라인 쌍들은 각 메모리 뱅크에서 동일 어드레스를 갖는 지역 입출력 라인 쌍과 연결된다. 지역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 로우 방향으로 배열된 복수의 센스 증폭기 블록 컬럼들 상에 배치 형성된다. 각 센스 증폭기 블록 컬럼 상에는 한 쌍의 지역 입출력 라인 쌍들이 배치 형성된다. 각 광역 입출력 라인 쌍은 각 메모리 뱅크 내에서 컬럼 방향으로 배열된 복수의 워드라인 구동 블록 로우들 상에 배치 형성된다. 각 워드라인 구동 블록 로우에는 한 쌍의 광역 입출력 라인 쌍들이 배치 형성된다. 각 광역 입출력 라인 쌍은 동일 어드레스를 갖는 라인 쌍들끼리 각 메모리 뱅크들의 제 1 로우방향을 따라 배열된 워드라인 구동 블록 로우에서, 교차되는 지역 입출력 라인 쌍들과 연결된다. 제 2 로우방향을 따라 배열된 워드라인 구동 블록 로우들과 센스 증폭기 블록 컬럼들의 교차 지역에는 센스 증폭기 구동회로블록이 배치된다. 각 광역 입출력 라인 쌍은 상기 입출력 센스 증폭 블록으로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더블록 사이에서 각각 연결되고, 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 포함한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 트위스트형 광역 입출력 라인구조를 가진 멀티 뱅크 메모리 장치를 나타낸다. 도 1에서, 메모리 장치는 메모리 뱅크쌍(10a, 10b)과 입출력 라인 센스 증폭기 블록(IOSA)을 포함한다. 메모리 뱅크쌍(10a)은 제1 메모리뱅크(MB1), 제 1 컬럼 디코더 블록(CD1), 제 2 메모리 뱅크(MB2)를 포함한다. 메모리 뱅크쌍(10b)은 제3 메모리 뱅크(MB3), 제 2 컬럼 디코더 블록(CD2), 제 4 메모리 뱅크(MB4)를 포함한다. 각 메모리 뱅크들(MB1~MB4)은 복수의 메모리 블록들로 분할되고, 각 메모리 블록은 두 개의 유니트 어레이들(UA1, UA2)을 포함한다. 각 유니트 어레이들은 센스 증폭기 블록(SA1, SA2, SA3)들에 의해 분할되고 워드라인 구동블록(SWD)들에 의해 상하로 분할된다.
각 센스 증폭기 블록 컬럼들(SAC1~SAC3)과 워드라인 구동블록 로우들(WDR1, WDR2)의 각 교차 영역들에는 센스증폭기 구동회로블록(SD1~SD3)과 라인전송회로블록(LT1~LT3)들이 컬럼 방향으로 교호로 배치된다.
각 센스 증폭기 블록 컬럼들(SAC1~SAC3) 위에는 한 쌍의 지역 입출력 라인 쌍들(LIO1, LIO3)(LIO2, LIO4)(LIO1,LIO3)이 각각 지나간다. 각 지역 입출력 라인쌍들(LIO1, LIO3)(LIO2, LIO4)(LIO1,LIO3)은 각 메모리 뱅크상에서 컬럼방향으로 확장된다.
각 워드라인 구동블록 로우들(WDR1, WDR2) 위에는 한 쌍의 광역 입출력 라인 쌍들(GIO11, GIO12)(GIO21, GIO22)이 각각 지나간다.
여기서, GIOij에서 i는 메모리 뱅크의 번호이고, j는 뱅크 내에서 지역 입출력 라인 쌍의 번호이다. 또한, 각 지역 입출력 라인 쌍(LIOj)은 LIO/LIOB의 쌍이고, 광역 입출력 라인 쌍(GIOij)은 GIO/GIOB의 쌍이다.
광역 입출력 라인 쌍(GIO11)은 제 1 메모리 뱅크(MB1)의 제 1 지역 입출력 라인 쌍(LIO1)과 라인전송회로블록들(LT1, LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO12)은 제 1 메모리 뱅크(MB1)의 제 2 지역 입출력 라인 쌍(LIO2)과 라인전송회로블록(LT2)에서 연결된다.
광역 입출력 라인 쌍(GIO21)은 제 2 메모리 뱅크(MB2)의 제 1 지역 입출력 라인 쌍(LIO1)과 라인전송회로블록들(LT1,LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO22)은 제 2 메모리 뱅크(MB2)의 제 2 지역 입출력 라인 쌍(LIO2)과 라인전송회로블록(LT2)에서 연결된다.
GIO11 및 GIO12와 GIO21 및 GIO22는 제 1 컬럼 디코더 블록(CD1) 위에서 서로 교차되고, GIO11 및 GIO12는 제 2 메모리 뱅크(MB2) 위에서는 센스 증폭기 구동회로 블록(SD1~SD3)을 포함하는 워드라인 구동블록 로우(WDR2)를 따라 지나가고, GIO21 및 GIO22는 제 1 메모리 뱅크(MB1) 위에서는 센스증폭기 구동회로블록(SD1~SD3)을 포함하는 워드라인 구동블록 로우(WDR2)를 따라 지나간다.
GIO11 및 GIO21은 입출력 라인 센스 증폭기(IOSA1)에 연결되고, GIO12 및 GIO22는 입출력 라인 센스 증폭기(IOSA2)에 연결된다.
따라서, 동시에 어드레싱되는 각 메모리 뱅크로부터 독출 및 기입되는 데이터는 서로 인접되지 않는 광역 입출력 라인 쌍을 통하여 입출력 라인 센스 증폭기들에 각각 제공되므로 서로 간섭을 전혀 받지 않게 된다.
이와 같은 광역 입출력 라인 쌍의 배치는 GIO11 및 GIO12와 GIO21 및 GIO22에 각각 결합되는 용량성 부하를 균등하게 한다.
동일한 방법으로 메모리 뱅크쌍(10b)에도 두 쌍의 광역 입출력 라인 쌍들(GIO31, GIO32)(GIO41, GIO42)이 배치된다.
따라서, 입출력 라인 센스 증폭기(IOSA1)에는 GIO11, GIO21, GIO31, G1O41이멀티 플렉싱에 의해 각각 연결되고, 입출력 라인 센스 증폭기(IOSA2)에는 GIO12, GIO22, GIO32, G1O42가 멀티 플렉싱에 의해 각각 연결된다. 이와 같은 연결은 뱅크 어드레싱을 용이하게 한다.
각 광역 입출력 라인 쌍에는 입출력 라인 센스 증폭기 블록으로부터 가장 멀리 위치한 라인종단과 컬럼 디코더 블록과 메모리 뱅크 사이에 각각 연결된 등화수단들(EQ1, EQ2, EQ3)을 포함한다. 이들 등화수단들은 기입 인터럽트 독출모드시 광역 입출력 라인 쌍을 신속으로 등화시킴으로써 고속동작이 가능하게 한다.
도 2는 본 발명에 의한 멀티 뱅크 메모리 장치의 바람직한 일 실시예를 나타낸다. 도 2의 멀티 뱅크 메모리 장치는 반도체 웨이퍼 상에 좌우로 양분된 한 쌍의 소자형성영역(100A, 100B)을 포함한다. 각 소자형성영역(100A)은 중앙에 배치된 주변회로영역(110)상하의 한 쌍의 서브 소자형성영역(120A, 120B)으로 양분된다. 각 서브 소자형성영역(120A)은 중앙에 배치된 입출력 센스 증폭기 블록(130)에 의해 좌우의 한 쌍의 메모리 영역(140A, 140B)으로 양분된다. 각 메모리 영역(140A)은 중앙에 배치된 컬럼 디코더 블록(150)에 의해 좌우의 한 쌍의 메모리 뱅크들(160A, 160B)로 양분된다.
각 메모리 뱅크(160A)는 4개의 메모리 블록들(ME1~ME4), 5개의 워드라인 구동블록 로우들(WDR1~WDR5)이 컬럼방향으로 교호로 배치된다. 각 짝수번째 워드라인 구동블록 로우는 2개의 워드라인 구동블록들(SWD1, SWD2)과 3개의 라인전송회로블록들(LT1~LT3)을 포함하고, 각 홀수번째 워드라인 구동블록 로우들(WDR1, WDR3, WDR5)은 2개의 워드라인 구동블록들(SWD1, SWD2)과 3개의 센스증폭기 구동회로블록들(SD1~SD3)을 포함한다.
각 메모리 블록(ME1~ME4)은 2개의 유니트 어레이(UA1. UA2)와 3개의 센스증폭기 블록(SA)이 로우 방향으로 교대로 배치된다. 따라서, 센스증폭기 블록 컬럼(SAC1)은 동일 컬럼에 위치한 4개의 센스증폭기 블록들(SA1)과, 짝수번째 워드라인 구동블록 로우들(WDR2, WDR4)과 교차 영역에 배치된 3개의 라인전송회로블록들(LT1)과, 홀수번째 워드라인 구동블록 로우들(WDR1, WDR3, WRD5))과 교차 영역에 배치된 2개의 센스증폭기 구동회로블록들(SD1)로 이루어진다.
각 센스증폭기 구동블록 컬럼들(SAC1~SAC3) 위에는 한 쌍의 지역 입출력 라인 쌍들(LIO1, LIO3)(LIO2, LIO4)(LIO1,LIO3)이 각각 지나간다.
4개의 워드라인 구동블록 로우들(WDR2~WDR5) 위에는 한 쌍의 광역 입출력 라인 쌍들(GIO11, GIO12)(GIO21, GIO22)(GIO13, GIO14)(GIO23, GIO24)이 각각 지나간다.
입출력 센스 증폭기 블록(130)에 인접한 메모리 뱅크(160B) 위에서 한 쌍의 광역 입출력 라인 쌍들(GIO21, GIO22)은 제 1 로우 방향(WDR2)을 따라 확장되고, 다른 한 쌍의 광역 입출력 라인 쌍들(GIO11, GIO12)은 제 1 로우 방향(WDR2)에 인접한 제 2 로우방향(WDR3)으로 확장되고, 상기 컬럼 디코더 블록(150) 위에서는 상기 두 쌍(GI11, GIO12)(GIO21, GIO22)이 서로 교차되고, 상기 컬럼 디코더 블록(150)에 인접한 다른 메모리 뱅크(160A) 위에서는 상기 한 쌍(GIO21, GIO22)은 제 2 로우 방향(WDR3)을 따라 확장되고, 상기 다른 한 쌍(GI11, GIO12)은 상기 제 1 로우 방향(WDR2)을 따라 확장된다.
입출력 센스 증폭기 블록(130)에 인접한 메모리 뱅크(160B) 위에서 한 쌍의 광역 입출력 라인 쌍들(GIO23, GIO24)은 제 1 로우 방향(WDR4)을 따라 확장되고, 다른 한 쌍의 광역 입출력 라인 쌍들(GIO13, GIO14)은 제 1 로우 방향(WDR4)에 인접한 제 2 로우방향(WDR5)을 따라 확장되고, 상기 컬럼 디코더 블록(150) 위에서는 상기 두 쌍(GI23, GIO24)(GIO13, GIO14)이 서로 교차되고, 상기 컬럼 디코더 블록(150)에 인접한 다른 메모리 뱅크(160A) 위에서는 상기 한 쌍(GIO23, GIO24)은 제 2 로우 방향(WDR5)을 따라 확장되고, 상기 다른 한 쌍(GIO13, GIO14)은 상기 제 1 로우 방향(WDR4)을 따라 확장된다.
메모리 뱅크(160A)에서, 광역 입출력 라인 쌍(GIO11)은 지역 입출력 라인 쌍(LIO1)과 워드라인 구동블록 로우(WDR2)의 라인전송회로블록들(LT1, LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO12)은 지역 입출력 라인 쌍(LIO2)과 워드라인 구동블록 로우(WDR2)의 라인전송회로블록(LT2)에서 연결된다. 광역 입출력 라인 쌍(GIO13)은 지역 입출력 라인 쌍(LIO3)과 워드라인 구동블록 로우(WDR4)의 라인전송회로블록들(LT1, LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO14)은 지역 입출력 라인 쌍(LIO4)과 워드라인 구동블록 로우(WDR4)의 라인전송회로블록(LT2)에서 연결된다.
메모리 뱅크(160B)에서, 광역 입출력 라인 쌍(GIO21)은 지역 입출력 라인 쌍(LIO1)과 워드라인 구동블록 로우(WDR2)의 라인전송회로블록들(LT1, LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO22)은 지역 입출력 라인 쌍(LIO2)과 워드라인 구동블록 로우(WDR2)의 라인전송회로블록(LT2)에서 연결된다. 광역 입출력 라인쌍(GIO23)은 지역 입출력 라인 쌍(LIO3)과 워드라인 구동블록 로우(WDR4)의 라인전송회로블록들(LT1, LT3)에서 연결된다. 광역 입출력 라인 쌍(GIO24)은 지역 입출력 라인 쌍(LIO4)과 워드라인 구동블록 로우(WDR4)의 라인전송회로블록(LT2)에서 연결된다.
8개의 광역 입출력 라인 쌍들(GIO11, GIO12)(GIO21, GIO22)(GIO13, GIO14)(GIO23, GIO24)은 입출력 라인 센스 증폭기 블록(130)으로부터 가장 먼 라인 종단과 메모리 뱅크들(160A, 160B)과 컬럼 디코더 블록(150)의 사이에서 등화수단(EQ1, EQ2, EQ3)을 포함한다.
마찬가지 방법으로 메모리 영역(140B)에 대해서도 상술한 메모리 영역(140A)에 대칭되게 광역 입출력 라인 쌍들(GIO41, G1042)(GIO31, GIO32)(GIO43, GIO44)(GIO33, GIO34)이 배치된다.
따라서, 입출력 라인 센스 증폭기(IOSA1)에는 4개의 메모리 뱅크의 지역입출력 라인 쌍(LIO1)에 각각 연결된 광역 입출력 라인 쌍들(GIO11, GIO21, GIO31, GIO41)이 연결된다. 입출력 라인 센스 증폭기(IOSA2)에는 4개의 메모리 뱅크의 지역입출력 라인 쌍(LIO2)에 각각 연결된 광역 입출력 라인 쌍들(GIO12, GIO22, GIO32, GIO42)이 연결된다. 입출력 라인 센스 증폭기(IOSA3)에는 4개의 메모리 뱅크의 지역입출력 라인 쌍(LIO3)에 각각 연결된 광역 입출력 라인 쌍들(GIO13, GIO23, GIO33, GIO43)이 연결된다. 입출력 라인 센스 증폭기(IOSA4)에는 4개의 메모리 뱅크의 지역입출력 라인 쌍(LIO4)에 각각 연결된 광역 입출력 라인 쌍들(GIO14, GIO24, GIO34, GIO44)이 연결된다.
그러므로, 4개의 메모리 뱅크들의 동일 입출력 라인 쌍들이 동일 어드레싱에 의해 동시에 하나의 입출력 라인 센스 증폭기에 연결되고, 이에 입출력 라인 센스 증폭기에서는 각 메모리 뱅크와 각각 연결된 4개의 광역 입출력 라인 쌍들을 멀티 플렉싱 또는 디멀티 플렉싱함으로써 데이터의 입출력이 가능하게된다.
도 3은 도 2의 입출력 라인 센스 증폭기의 입력과 광역 입출력 라인 쌍을 연결하기 위한 라인입력회로를 나타낸다. 라인입력회로(300)는 스위칭수단(310), 등화수단(320), 등화제어수단(330), 프리차지수단(340) 프리차지 제어수단(350)을 포함한다.
스위치수단(310)은 전송게이트(TG1, TG2), 인버터(INV1, INV2)를 포함한다. 스위칭수단(310)은 뱅크정보신호(PIOMUX)의 하이상태인 액티브 구간에서 전송게이트(TG1, TG2)를 턴온시켜서 광역 입출력 라인 쌍(GIO, GIOB)과 입출력 라인 센스 증폭기의 입력라인 쌍(SGIO, SGIOB)을 서로 연결시킨다.
등화수단(320)은 광역 입출력 라인 쌍(GIO, GIOB) 사이에 연결된 NMOS 트랜지스터(M1) 및 PMOS 트랜지스터(M2, M3, M4)를 포함한다. 등화제어수단(330)은 낸드 게이트(NAND1), 인버터(INV3)를 포함한다.
따라서, 기입 인터럽트 독출모드에 응답하여 액티브되는 등화제어신호(IOPRB)에 응답하여 등화수단(320)의 트랜지스터들이 턴온되고, 광역 입출력 라인 쌍(GIO, GIOB)을 전원전압(VCC)으로 등화시킨다.
프리차지수단(340)은 광역 입출력 라인 쌍(GIO, GIOB) 사이에 연결된 PMOS 트랜지스터들(M5~M10)을 포함하고, 프리자치 제어수단(350)은 낸드 게이트(NAND2),노아 게이트(NOR1)를 포함한다.
따라서, 멀티 비트 모드신호(DCA9112D)와 기입 인터럽트 독출 구간신호(PDT)의 조합신호를 뱅크정보신호(PIOMUX)에 의해 해당 뱅크가 선택되었을 때 광역 입출력 라인 쌍(GIO, GIOB)을 전원전압으로 프리차지시킨다.
도 4는 도 2의 광역 입출력 라인 쌍과 지역 입출력 라인 쌍을 연결하기 위한 라인전송회로를 나타낸다. 도 4의 라인전송회로(LT)는 스위칭수단(410)과 등화수단(420)을 포함한다.
스위칭수단(410)은 전송게이트(TG3, TG4)를 포함하고, 라인전송신호(LANG)의 액티브 구간과 등화제어신호(PLAEQ)의 넌액티브 구간에 응답하여 지역 입출력 라인 쌍(LIO, LIOB)과 광역 입출력 라인 쌍(GIO, GIOB)을 연결한다.
등화수단(420)은 지역 입출력 라인 쌍(LIO, LIOB) 사이에 연결된 트랜지스터(M11, M12, M13)을 포함하고, 등화제어신호(PLAEQ)의 액티브 구간에 응답하여 지역 입출력 라인 쌍(LIO, LIOB)을 (1/2)VCC로 등화시킨다.
도 5는 도 2의 광역 입출력 라인 쌍의 등화수단을 나타낸다. 도 2의 등화수단(EQ1~EQ3)은 광역 입출력 라인 쌍(GIO, GIOB) 사이에 연결된 PMOS 트랜지스터(M14)로 구성한다. 각 등화수단들(EQ1~EQ3)은 기입 인터럽트 독출모드에 응답하여 액티브되는 등화제어신호(IOPRB)에 응답하여 턴온되어 광역 입출력 라인 쌍(GIO, GIOB)을 등화시킨다.
도 6은 도 2의 기입 인터럽트 독출동작을 설명하기 위한 타이밍도를 나타낸다. 먼저, ACT 명령(로우 액티브 명령)이 클럭신호(CLK)에 응답하여 입력되면, 이ACT 명령에 응답하여 PLAEQ 신호는 액티브 상태에서 넌액티브 상태로 되고, 이에 LANG 신호는 액티브 상태로 된다. 따라서, 지역 입출력 라인 쌍(LIO, LIOB)은 라인전송회로(LT)를 통하여 광역 입출력 라인 쌍(GIO, GIOB)과 연결되고, 이에 (1/2)VCC에서 VCC로 된다.
이어서, WR명령에 응답하여, DCA9112D 신호, PIOMUX 신호, PDT 신호가 액티브 상태로 되므로, 외부로부터 입력된 데이터가 입출력 라인 쌍(GIO, GIOB)에 인가되게 된다. 그러므로, 입출력 라인 쌍(GIO, GIOB)의 레벨은 인가된 데이터에 응답하여 입출력 라인 쌍(GIO, GIOB) 중 어느 한 라인의 레벨이 소정 레벨로 천이되게 된다. 라인 쌍의 신호 차이는 수십 mV로 매우 미미하지만 센스 증폭기에 의해 증폭되게 된다. 이와 같은 기입 동작시에 인터럽트가 걸리고 독출(RE)명령이 입력되게 되면, 광역 입출력 라인 쌍(GIO, GIOB)은 PDT신호, IOPRB 및 IOPRBD 신호에 응답하여 VCC로 신속하게 등화된다. 이어서, 어드레싱된 셀로부터 독출된 데이터가 출력단자에 출력된 다음에 입출력 라인 쌍들은 프리차지동작에 의해 프리차지되고 ACT동작 이전의 상태로 회복된다.
이상, 설명한 바와 같이 본 발명에서는 다음과 같은 효과를 얻을 수 있다.
첫째, 입출력 센스 증폭기 블록으로 복수의 메모리 뱅크들을 분할함으로써 칩 능률을 개선시킬 수 있다.
둘째, 각 메모리 뱅크에서 입출력 라인 전송회로블록과 센스 증폭기 구동회로블록들의 배치영역을 교호로 배치함으로써 레이 아웃을 용이하게 할 수 있다.
셋째, 광역 입출력 라인 쌍들을 꼬아서 뱅크 어드레싱을 용이하게 할 수 있다.
넷째, 기입 인터럽트 독출모드에서 광역 입출력 라인 쌍의 등화동작을 개선함으로써 고속동작 마진을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 로우 방향으로 배열된 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들의 인접 쌍들의 사이에 배치되고, 컬럼 방향으로 배열된 복수의 입출력 센스 증폭기들을 포함하는 입출력 센스 증폭기 블록;
    상기 각 인접 쌍을 이루는 메모리 뱅크들 사이에 배치된 복수의 컬럼 디코더 블록들;
    상기 각 메모리 뱅크 상에서 컬럼 방향으로 확장된 복수의 지역 입출력 라인 쌍들;
    상기 각 컬럼 디코더 블록 상에서는 서로 꼬이고, 상기 각 인접 쌍의 메모리 뱅크들 중 하나의 메모리 뱅크 상에서는 하나의 로우 방향으로 확장되고, 다른 하나의 메모리 뱅크 상에서는 인접하는 다른 하나의 로우 방향으로 확장된 복수의 광역 입출력 라인 쌍들을 구비한 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 지역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 로우 방향으로 배열된 복수의 센스 증폭기 블록 컬럼들 상에 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 각 센스 증폭기 블록 컬럼 상에는 한 쌍의 지역 입출력 라인 쌍들이 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 컬럼 방향으로 배열된 복수의 워드라인 구동 블록 로우들 상에 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 각 워드라인 구동 블록 로우에는 한 쌍의 광역 입출력 라인 쌍들이 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 동일 어드레스를 갖는 라인 쌍들끼리 각 메모리 뱅크들의 동일 워드라인 구동 블록 로우에서, 교차되는 지역 입출력 라인 쌍들과 연결되는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 지역 입출력 라인 쌍과 연결되지 않는 메모리 뱅크에서는 인접하는 워드라인 구동 블록 로우 위에 배치되는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 광역 입출력 라인 쌍들과 지역 입출력 라인 쌍들이 연결되지 않는 워드라인 구동 블록 로우들과 센스 증폭기 블록 컬럼들의 교차 지역에는 센스 증폭기 구동 트랜지스터들이 배치되는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기복수의 광역 입출력 라인 쌍들 각각은 상기 입출력 센스 증폭 블록으로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더사이에서 각각 연결되고, 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 구비하는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  10. 로우 방향으로 배열된 복수의 메모리 뱅크들의 인접 쌍들의 사이에 복수의 입출력 센스 증폭기들이 컬럼 방향으로 배열되도록 하고, 상기 각 인접 쌍을 이루는 메모리 뱅크들 사이에 컬럼 디코더가 배치된 멀티 뱅크 반도체 메모리장치에 있어서,
    상기 각 메모리 뱅크 내에서 컬럼 방향으로 확장된 복수의 지역 입출력 라인 쌍들을 로우 방향으로 배열시키고,
    상기 컬럼 디코더 상에서는 서로 꼬이고, 상기 각 인접 쌍의 메모리 뱅크들 중 하나의 메모리 뱅크 상에서는 하나의 로우 방향으로 확장되고, 다른 하나의 메모리 뱅크 상에서는 인접하는 다른 하나의 로우 방향으로 확장된 복수의 광역 입출력 라인 쌍들을 컬럼 방향으로 배열시킨 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치의 입출력 라인 배치방법.
  11. 제 10 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 입출력 센스증폭기들로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더 사이에 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 배치하는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치의 입출력 라인 배치방법.
  12. 반도체 웨이퍼 상에 좌우로 양분된 한 쌍의 소자형성영역;
    상기 각 소자형성영역을 상하의 한 쌍의 서브 소자형성영역으로 양분하기 위해 중앙에 배치된 주변회로영역;
    상기 각 서브 소자 형성영역을 좌우의 한 쌍의 메모리 영역으로 양분하기 위해 중앙에 배치된 입출력 센스증폭기 블록;
    상기 각 메모리 영역을 좌우의 한 쌍의 메모리 뱅크로 양분하기 위해 중앙에 배치된 컬럼 디코더 블록; 및
    상기 입출력 센스 증폭기 블록에 인접한 메모리 뱅크 상에서는 한 쌍은 제 1 로우 방향을 따라 확장되고, 다른 한 쌍은 제 1 로우 방향에 인접한 제 2 로우방향으로 확장되고, 상기 컬럼 디코더 블록 상에서는 상기 두 쌍이 서로 교차되고, 상기 컬럼 디코더에 인접한 다른 메모리 뱅크 상에서는 상기 한 쌍은 제 2 로우 방향을 따라 확장되고, 상기 다른 한 쌍은 상기 제 1 로우 방향으로 확장되고 이와 같이 배치된 두 쌍들이 컬럼 방향으로 반복된 복수의 광역 입출력 라인 쌍들을 구비하는 것을 특징으로 하는 멀티 뱅크 메모리 장치.
  13. 제 12 항에 있어서, 상기 각 쌍들의 각 라인 쌍은 서로 다른 입출력 라인 센스 증폭기에 각각 연결된 것을 특징으로 하는 멀티 뱅크 메모리 장치.
  14. 제 13 항에 있어서, 상기 한 쌍의 광역 입출력 라인 쌍들은 제 1 메모리 뱅크에서 지역 입출력 라인 쌍과 연결되고, 다른 한 쌍의 광역 입출력 라인 쌍들은 제 2 메모리 뱅크에서 지역 입출력 라인 쌍과 연결되는 것을 특징으로 하는 멀티 뱅크 메모리 장치.
  15. 제 14 항에 있어서, 동일 입출력 라인 센스 증폭기에 연결되는 광역 입출력 라인 쌍들은 각 메모리 뱅크에서 동일 어드레스를 갖는 지역 입출력 라인 쌍과 연결되는 것을 특징으로 하는 멀티 뱅크 메모리 장치.
  16. 제 15 항에 있어서, 상기 지역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 로우 방향으로 배열된 복수의 센스 증폭기 블록 컬럼들 위에 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 각 센스 증폭기 블록 컬럼 위에는 한 쌍의 지역 입출력 라인 쌍들이 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  18. 제 16 항에 있어서, 상기 복수 쌍의 광역 입출력 라인 쌍들 각각은 각 메모리 뱅크 내에서 컬럼 방향으로 배열된 복수의 워드라인 구동 블록 로우들 상에 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 각 워드라인 구동 블록 로우 위에는 한 쌍의 광역 입출력 라인 쌍들이 배치 형성된 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 동일 어드레스를 갖는 라인 쌍들끼리 각 메모리 뱅크들의 제 1 로우방향을 따라 배열된 워드라인 구동 블록 로우에서, 교차되는 지역 입출력 라인 쌍들과 연결되는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 제 2 로우방향을 따라 배열된 워드라인 구동 블록 로우들과 센스 증폭기 블록 컬럼들의 교차 지역에는 센스 증폭기 구동 회로 블록이 배치되는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
  22. 제 12 항에 있어서, 상기 복수의 광역 입출력 라인 쌍들 각각은 상기 입출력 라인 센스 증폭기 블록으로부터 가장 멀리 떨어진 종단과, 각 메모리 뱅크와 컬럼 디코더 블록 사이에서 각각 연결되고, 기입 인터럽트 독출모드에서 등화동작을 수행하는 복수의 등화수단들을 구비하는 것을 특징으로 하는 멀티 뱅크 반도체 메모리 장치.
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