JP2001093276A - マルチバンクメモリ装置及び入出力ライン配置方法 - Google Patents

マルチバンクメモリ装置及び入出力ライン配置方法

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Abstract

(57)【要約】 【課題】 チップ動作速度が高いマルチバンク半導体メ
モリ装置及び入出力ライン配置方法を提供すること。 【解決手段】 マルチバンクメモリ装置及び入出力ライ
ン配置方法に係り、特に本発明の装置は複数のメモリバ
ンク、入出力センス増幅器ブロック、複数の入出力セン
ス増幅器、複数のコラムデコーダブロック、複数の局所
的入出力ライン対、複数の広域入出力ライン対を含む。
したがって、本発明では入出力センス増幅器ブロックに
複数のメモリバンクを分割することによりメモリチップ
能率を改善して、入出力ライン伝達トランジスタとセン
ス増幅器駆動トランジスタの配置領域を交互で配置する
ことにより広域入出力ライン対を交差してバンクのアド
レッシングを容易にして、高速動作マージンを改善する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチバンク半導体
メモリ装置及び入出力ライン配置方法に係り、特にチッ
プ生産と設計面との効率改善を図って向上された構造に
関する。
【０００２】
【従来の技術】半導体メモリ装置は、システムの遂行能
力を向上させるために多重バンク化及び多重ビット化さ
れている。多重メモリバンク構造は、各メモリバンクが
相互独立的にアクセスが可能でありバンクアドレス方法
によりいずれか一つが選択的にアクセスされる。
【０００３】このような多重メモリバンク構造では書込
み及び読出し動作と制御動作が相互他のメモリバンクで
遂行されるようにすることができて、各メモリバンクか
ら読み出されたデータ及び書込まれるデータを載せるバ
ンクデータバス、すなわち広域入出力ラインを含む。
【０００４】また、一つのメモリバンクに含まれるメモ
リセルの個数が増えることにより各メモリバンクは、複
数のメモリブロックに分割される。複数のメモリブロッ
クは、複数の局所的入出力ラインを通して広域入出力ラ
インに連結される。したがって、各メモリバンクには複
数のメモリブロックに分割されることにより、各メモリ
ブロックに対してセンス増幅器ブロック、ワードライン
駆動ブロック、センス増幅器駆動回路、ライン伝送回路
などが各々備わらなければならない。
【０００５】米国特許５、７８１、４９５号は上述した
多重メモリバンク構造を開示している。特に、前記特許
ではメモリセルアレー上を通過しながら複数のメモリバ
ンクを横切って拡張された複数の広域入出力ライン対を
含む。
【０００６】
【発明が解決しようとする課題】しかしチップサイズ増
加で多重メモリバンク構造の効率が低下するためにセル
とチップ能率（ＥＦＦＩＣＩＥＮＣＹ）を改善しようと
する努力が要求される。
【０００７】本発明の第１目的は、このような従来技術
の問題点を解決するために入出力センス増幅器ブロック
に複数のメモリバンクを分割することによりチップ能率
を改善させることができるマルチバンク半導体メモリ装
置及び入出力ライン配置方法を提供することにある。本
発明の第２目的は、各メモリバンクで入出力ライン伝送
トランジスタとセンス増幅器駆動トランジスタとを交互
に配置することによりチップの製造と設計の効率を高め
ることができるマルチバンク半導体メモリ装置及び入出
力ライン配置方法を提供することにある。本発明の第３
目的は、広域入出力ライン対を交差してバンクアドレッ
シングを容易にできるマルチバンク半導体メモリ装置及
び入出力ライン配置方法を提供することにある。本発明
の第４目的は、書込みインタラプト読出しモードで広域
入出力ライン対の等化動作を通してチップ動作速度を増
やすことができるマルチバンク半導体メモリ装置及び入
出力ライン配置方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の本発明の目的を達
成するために本発明の装置は、ロー方向に配列された複
数のメモリバンクと、複数のメモリバンクの隣接対の間
に配置されて、コラム方向に配列された複数の入出力セ
ンス増幅器を含む入出力センス増幅器ブロックと、各隣
接対を形成するメモリバンク間に配置された複数のコラ
ムデコーダブロックと、各メモリバンク上でコラム方向
に拡張された複数の局所的入出力ライン対と、各コラム
デコーダブロック上では相互に交差して、前記各隣接対
のメモリバンク中一つのメモリバンク上では一つのロー
方向に拡張されて、他の一つのメモリバンク上では隣接
して交差する広域入出力ライン対を含むワードライン駆
動ブロックの他の一つのロー方向に拡張された複数の広
域入出力ライン対を備えたことを特徴とする。
【０００９】各局所的入出力ライン対は、各メモリバン
ク内でロー方向に配列された複数のセンス増幅器ブロッ
クコラム上に配置形成される。各センス増幅器ブロック
コラム上には一対の局所的入出力ライン対が配置形成さ
れる。各広域入出力ライン対各々は、各メモリバンク内
でコラム方向に配列された複数のワードライン駆動ブロ
ックロー上に配置形成される。各ワードライン駆動ブロ
ックローには一対の広域入出力ライン対が配置形成され
る。各広域入出力ライン対は、同一アドレスを有するラ
イン対間に同一ワードライン駆動ブロックローで、交差
する局所的入出力ライン対と連結される。各広域入出力
ライン対は、局所的入出力ライン対と連結されないメモ
リバンクでは隣接するワードライン駆動ブロックロー上
に配置される。広域入出力ライン対と局所的入出力ライ
ン対とが連結されないワードライン駆動ブロックロー部
分ではセンス増幅器ブロックコラムとセンス増幅器駆動
回路ブロックが配置される。複数の広域入出力ライン対
各々は、終端と各メモリバンクとコラムデコーダとの間
である中間地点に各々連結されて、書込みインタラプト
読出しモードで等化動作を遂行する複数の等化手段を含
む。
【００１０】本発明の方法は、ロー方向に配列された複
数のメモリバンクの隣接対の間に複数の入出力センス増
幅器がコラム方向に配列されるようにして、各隣接対を
形成するメモリバンク間にコラムデコーダが配置された
マルチバンク半導体メモリ装置入出力ラインにおいて、
各メモリバンク内でコラム方向に拡張された複数の局所
的入出力ライン対をロー方向に配列させて、コラムデコ
ーダ上では相互に交差して、各隣接対のメモリバンク対
中一つのメモリバンク上では一つのロー方向に拡張され
て、他の一つのメモリバンク上では隣接する他の一つの
ロー方向に交差した広域入出力ライン対を含むワードラ
イン駆動ブロックから拡張された複数の広域入出力ライ
ン対をコラム方向に配列させたことを特徴とする。ここ
で、複数の広域入出力ライン対各々は、終端と、各メモ
リバンクとコラムデコーダとの間に書込みインタラプト
読出しモードで等化動作を遂行する複数の等化手段を配
置することが望ましい。
【００１１】また、本発明の装置は、半導体ウェーハ上
に両分された一対の素子形成領域と、各素子形成領域を
上下の一対のサブ素子形成領域に両分するために中央に
配置された周辺回路領域と、各サブ素子形成領域を一対
のメモリ領域に両分するために中央に配置された入出力
センス増幅器ブロックと、各メモリ領域を一対のメモリ
バンクに両分するために中央に配置されたコラムデコー
ダブロックと、入出力センス増幅器ブロックに隣接した
メモリバンク上では一対は第１ロー方向に沿って拡張さ
れて、他の一対は第１ロー方向に隣接した第２ロー方向
に拡張されて、前記コラムデコーダブロック上では前記
二対が相互交差して、前記コラムデコーダに隣接した他
のメモリバンク上では前記一対は第２ロー方向に沿って
拡張されて、前記他の一対は前記第１ロー方向に拡張さ
れてこのように配置された二対がコラム方向に繰り返さ
れた複数の広域入出力ライン対を備えることを特徴とす
る。
【００１２】広域入出力ライン対は、相異なる入出力セ
ンス増幅器に各々連結される。交差する広域入出力ライ
ン対中一対の広域入出力ライン対は、第１メモリバンク
で局所的入出力ライン対と連結されて、他の一対の広域
入出力ライン対は、第２メモリバンクで局所的入出力ラ
イン対と連結される。同一入出力センス増幅器に連結さ
れる広域入出力ライン対は、各メモリバンクで同一アド
レスを有する局所的入出力ライン対と連結される。局所
的入出力ライン対各々は、各メモリバンク内でロー方向
に配列された複数のセンス増幅器ブロックコラム上に配
置形成される。各センス増幅器ブロックコラム上には一
対の局所的入出力ライン対が配置形成される。各広域入
出力ライン対は、各メモリバンク内でコラム方向に配列
された複数のワードライン駆動ブロックロー上に配置形
成される。各ワードライン駆動ブロックローには一対の
広域入出力ライン対が配置形成される。各広域入出力ラ
イン対は、同一アドレスを有するライン対間に各メモリ
バンクの第１ロー方向に沿って配列されたワードライン
駆動ブロックローで、交差する局所的入出力ライン対と
連結される。第２ロー方向に沿って配列されたワードラ
イン駆動ブロックローとセンス増幅器ブロックコラムと
の交差部分にはセンス増幅器駆動回路ブロックが配置さ
れる。各広域入出力ライン対は、終端と、各メモリバン
クとコラムデコーダブロックとの間の中間部分で各々連
結されて、書込みインタラプト読出しモードで等化動作
を遂行する複数の等化手段を含む。
【００１３】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明をより詳細に説明する。図１で、メモリ装置
は、メモリバンク対１０ａ、１０ｂと入出力ラインセン
ス増幅器ブロックＩＯＳＡとを含む。メモリバンク対１
０ａは、第１メモリバンクＭＢ１、第１コラムデコーダ
ブロックＣＤ１、第２メモリバンクＭＢ２を含む。メモ
リバンク対１０ｂは、第３メモリバンクＭＢ３、第２コ
ラムデコーダブロックＣＤ２、第４メモリバンクＭＢ４
を含む。各メモリバンクＭＢ１〜ＭＢ４は、複数のメモ
リブロックに分割されて、各メモリブロックは、二つの
ユニットアレーＵＡ１、ＵＡ２を含む。各メモリブロッ
クは、各ユニットアレーをセンス増幅器ブロックＳＡ
１、ＳＡ２、ＳＡ３により分割して各対のユニットアレ
ーは、ワードライン駆動ブロックＳＷＤにより分割され
る。
【００１４】各センス増幅器ブロックコラムＳＡＣ１〜
ＳＡＣ３とワードライン駆動ブロックローＷＤＲ１、Ｗ
ＤＲ２との各交差領域にはセンス増幅器駆動回路ブロッ
クＳＤ１〜ＳＤ３とライン伝送回路ブロックＬＴ１〜Ｌ
Ｔ３とがコラム方向に交互で配置される。
【００１５】各センス増幅器ブロックＳＡＣ１〜ＳＡＣ
３上には各対の局所的入出力ライン対ＬＩＯ１、ＬＩＯ
３及びＬＩＯ２、ＬＩＯ４及びＬＩＯ１、ＬＩＯ３が各
々通過する。
【００１６】各ワードライン駆動ブロックローＷＤＲ
１、ＷＤＲ２上には各対の広域入出力ライン対ＧＩＯ１
１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２が各々通過
する。
【００１７】第１メモリバンクの第１ワードライン駆動
ブロックと第２メモリバンクの第２ワードライン駆動ブ
ロックとの上には各対の広域入出力ラインが通過する。
【００１８】ここで、ＧＩＯｉｊでｉは、メモリバンク
の番号であり、ｊはバンク内での局所的入出力ライン対
の番号である。図４と図６とを見れば、局所的入出力ラ
イン対ＬＩＯｊは、ＬＩＯ／ＬＩＯＢで構成されてお
り、図４〜６を見れば、広域入出力ライン対ＧＩＯｉｊ
は、ＧＩＯ／ＧＩＯＢで構成されている。
【００１９】広域入出力ライン対ＧＩＯ１１は、第１メ
モリバンクＭＢ１の第１局所的入出力ライン対ＬＩＯ１
とライン伝送回路ブロックＬＴ１、ＬＴ３とで連結され
る。広域入出力ライン対ＧＩＯ１２は、第１メモリバン
クＭＢ１の第２局所的入出力ライン対ＬＩＯ２とライン
伝送回路ブロックＬＴ２とで連結される。
【００２０】広域入出力ライン対ＧＩＯ２１は、第２メ
モリバンクＭＢ２の第１局所的入出力ライン対ＬＩＯ１
とライン伝送回路ブロックＬＴ１、ＬＴ３とで連結され
る。広域入出力ライン対ＧＩＯ２２は、第２メモリバン
クＭＢ２の第２局所的入出力ライン対ＬＩＯ２とライン
伝送回路ブロックＬＴ２とで連結される。
【００２１】広域入出力ライン対ＧＩＯ１１及びＧＩＯ
１２とＧＩＯ２１及びＧＩＯ２２は、コラムデコーダブ
ロックＣＤ１上で相互交差して、広域入出力ライン対Ｇ
ＩＯ１１及びＧＩＯ１２は、第２メモリバンクＭＢ２上
ではセンス増幅器駆動回路ブロックＳＤ１〜ＳＤ３を含
むワードライン駆動ブロックローＷＤＲ２に沿って通過
して、広域入出力ライン対ＧＩＯ２１及びＧＩＯ２２
は、第１メモリバンクＭＢ１上ではセンス増幅器駆動回
路ブロックＳＤ１〜ＳＤ３を含むワードライン駆動ブロ
ックローＷＤＲ２に沿って通過する。
【００２２】前記広域入出力ライン対ＧＩＯ１１及びＧ
ＩＯ２１は、入出力ラインセンス増幅器ＩＯＳＡ１に連
結されて、前記広域入出力ライン対ＧＩＯ１２及びＧＩ
Ｏ２２は、入出力ラインセンス増幅器ＩＯＳＡ２に連結
される。
【００２３】したがって、同時にアドレッシングされる
各メモリバンクから読出し及び書込まれるデータは、相
互隣接されない広域入出力ライン対を通して入出力ライ
ンセンス増幅器に各々提供されるので相互干渉を全く受
けなくなる。
【００２４】このような広域入出力ライン対の配置は、
ＧＩＯ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２に
各々結合される容量性負荷を均等にする。
【００２５】同一な方法でメモリバンク対１０ｂにも二
対の広域入出力ライン対ＧＩＯ３１、ＧＩＯ３２及びＧ
ＩＯ４１、ＧＩＯ４２が配置される。
【００２６】したがって、入出力ラインセンス増幅器Ｉ
ＯＳＡ１にはＧＩＯ１１、ＧＩＯ２１、ＧＩＯ３１、Ｇ
１Ｏ４１がマルチプレクシングにより各々連結されて、
入出力ラインセンス増幅器ＩＯＳＡ２にはＧＩＯ１２、
ＧＩＯ２２、ＧＩＯ３２、Ｇ１Ｏ４２がマルチプレクシ
ングにより各々連結される。このような連結は、バンク
アドレッシングを容易にする。
【００２７】各広域入出力ライン対にはライン終端とコ
ラムデコーダブロックとメモリバンクとの間に各々連結
された等化手段ＥＱ１、ＥＱ２、ＥＱ３を含む。これら
等化手段は、書込みインタラプト読出しモード時、広域
入出力ライン対を等化させることにより高速動作が可能
にする。
【００２８】図２は、本発明によるマルチバンクメモリ
装置の望ましい一実施形態を示す。図２のマルチバンク
メモリ装置は、半導体ウェーハ上に左右に両分された一
対の素子形成領域１００Ａ、１００Ｂを含む。各素子形
成領域１００Ａ、１００Ｂは、サブ素子間に配置された
周辺回路領域１１０上下の一対のサブ素子形成領域１２
０Ａ、１２０Ｂに両分される。各サブ素子形成領域１２
０Ａ、１２０Ｂは、入出力センス増幅器ブロック１３０
により左右の一対のメモリ領域１４０Ａ、１４０Ｂに両
分される。各メモリ領域１４０Ａ、１４０Ｂは、メモリ
バンク間に配置されたコラムデコーダブロック１５０に
より左右の一対のメモリバンク１６０Ａ、１６０Ｂに両
分される。
【００２９】各メモリバンク１６０Ａ、１６０Ｂは、４
個のメモリブロックＭＥ１〜ＭＥ４、５個のワードライ
ン駆動ブロックローＷＤＲ１〜ＷＤＲ５がコラム方向に
交互で配置される。各偶数番号目ワードライン駆動ブロ
ックローＷＤＲ２、ＷＤＲ４は、２個のワードライン駆
動ブロックＳＷＤ１、ＳＷＤ２と３個のライン伝送回路
ブロックＬＴ１〜ＬＴ３とを含んで、各奇数番号目ワー
ドライン駆動ブロックローＷＤＲ１、ＷＤＲ３、ＷＤＲ
５は、２個のワードライン駆動ブロックＳＷＤ１、ＳＷ
Ｄ２と３個のセンス増幅器駆動回路ブロックＳＤ１〜Ｓ
Ｄ３とを含む。
【００３０】各メモリブロックＭＥ１〜ＭＥ４は、２個
のユニットアレーＵＡ１、ＵＡ２と３個のセンス増幅器
ブロックＳＡとがロー方向に交代で配置される。したが
って、センス増幅器ブロックコラムＳＡＣ１は、同一コ
ラムに位置した４個のセンス増幅器ブロックＳＡ１と、
偶数番号目ワードライン駆動ブロックローＷＤＲ２、Ｗ
ＤＲ４と交差領域に配置された２個のライン伝送回路ブ
ロックＬＴ１と、奇数番号目ワードライン駆動ブロック
ローＷＤＲ１、ＷＤＲ３、ＷＲＤ５と交差領域に配置さ
れた３個のセンス増幅器駆動回路ブロックＳＤ１からな
る。
【００３１】各センス増幅器駆動ブロックコラムＳＡＣ
１〜ＳＡＣ３上には一対の局所的入出力ライン対ＬＩＯ
１、ＬＩＯ３及びＬＩＯ２、ＬＩＯ４及びＬＩＯ１、Ｌ
ＩＯ３が各々センス増幅器駆動ブロックコラム方向に通
過する。
【００３２】４個のワードライン駆動ブロックローＷＤ
Ｒ２〜ＷＤＲ５上には一対の広域入出力ライン対ＧＩＯ
１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２及びＧＩ
Ｏ１３、ＧＩＯ１４及びＧＩＯ２３、ＧＩＯ２４が各々
ワードライン駆動ブロックロー方向に通過する。
【００３３】入出力センス増幅器ブロック１３０に隣接
したメモリバンク１６０Ｂ上で一対の広域入出力ライン
対ＧＩＯ２１、ＧＩＯ２２は、第１ロー方向ＷＤＲ２に
沿って拡張されて、他の一対の広域入出力ライン対ＧＩ
Ｏ１１、ＧＩＯ１２は、第１ロー方向ＷＤＲ２に隣接し
た第２ロー方向ＷＤＲ３に拡張されて、前記コラムデコ
ーダブロック１５０上では２対の前記広域入出力ライン
ＧＩ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２が相
互交差して、前記コラムデコーダブロック１５０に隣接
した他のメモリバンク１６０Ａ上では１対の前記広域入
出力ラインＧＩＯ２１、ＧＩＯ２２は、第２ロー方向Ｗ
ＤＲ３に沿って拡張されて、１対の前記広域入出力ライ
ンＧＩ１１、ＧＩＯ１２は、前記第１ロー方向ＷＤＲ２
に沿って拡張される。
【００３４】入出力センス増幅器ブロック１３０に隣接
したメモリバンク１６０Ｂ上で一対の広域入出力ライン
対ＧＩＯ２３、ＧＩＯ２４は、第１ロー方向ＷＤＲ４に
沿って拡張されて、他の一対の広域入出力ライン対ＧＩ
Ｏ１３、ＧＩＯ１４は、第１ロー方向ＷＤＲ４に隣接し
た第２ロー方向ＷＤＲ５に沿って拡張されて、前記コラ
ムデコーダブロック１５０上では２対の前記広域入出力
ラインＧＩ２３、ＧＩＯ２４及びＧＩＯ１３、ＧＩＯ１
４が相互交差して、前記コラムデコーダブロック１５０
に隣接した他のメモリバンク１６０Ａ上では、１対の前
記広域入出力ラインＧＩＯ２３、ＧＩＯ２４は、第２ロ
ー方向ＷＤＲ５に沿って拡張されて、１対の前記広域入
出力ラインＧＩＯ１３、ＧＩＯ１４は、前記第１ロー方
向ＷＤＲ４に沿って拡張される。
【００３５】メモリバンク１６０Ａで、広域入出力ライ
ン対ＧＩＯ１１は、ワードライン駆動ブロックローＷＤ
Ｒ２のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的
入出力ライン対ＬＩＯ１と連結される。広域入出力ライ
ン対ＧＩＯ１２は、ワードライン駆動ブロックローＷＤ
Ｒ２のライン伝送回路ブロックＬＴ２で局所的入出力ラ
イン対ＬＩＯ２と連結される。広域入出力ライン対ＧＩ
Ｏ１３は、ワードライン駆動ブロックローＷＤＲ４のラ
イン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ラ
イン対ＬＩＯ３と連結される。
【００３６】メモリバンク１６０Ｂで、広域入出力ライ
ン対ＧＩＯ２１は、ワードライン駆動ブロックローＷＤ
Ｒ２のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的
入出力ライン対ＬＩＯ１と連結される。広域入出力ライ
ン対ＧＩＯ２２は、ワードライン駆動ブロックローＷＤ
Ｒ２のライン伝送回路ブロックＬＴ２で局所的入出力ラ
イン対ＬＩＯ２と連結される。広域入出力ライン対ＧＩ
Ｏ２３は、ワードライン駆動ブロックローＷＤＲ４のラ
イン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ラ
イン対ＬＩＯ３と連結される。
【００３７】広域入出力ライン対ＧＩＯ１１、ＧＩＯ１
２及びＧＩＯ２１、ＧＩＯ２２及びＧＩＯ１３、ＧＩＯ
１４及びＧＩＯ２３、ＧＩＯ２４は、各広域入出力ライ
ン対の端に連結されて妨害を避けるために入出力ライン
センス増幅器ブロック１３０から分離される、またメモ
リバンク１６０Ａ、１６０Ｂとコラムデコーダブロック
１５０との間の中央部分に連結された等化手段ＥＱ１、
ＥＱ２、ＥＱ３を含む。
【００３８】前記方法でメモリ領域１４０Ｂに対しても
上述したメモリ領域１４０Ａに対称されるように広域入
出力ライン対ＧＩＯ４１、Ｇ１０４２及びＧＩＯ３１、
ＧＩＯ３２及びＧＩＯ４３、ＧＩＯ４４及びＧＩＯ３
３、ＧＩＯ３４が配置される。
【００３９】したがって、入出力ラインセンス増幅器Ｉ
ＯＳＡ１は、４個のメモリバンクの局所的入出力ライン
対ＬＩＯ１に各々連結された広域入出力ライン対ＧＩＯ
１１、ＧＩＯ２１、ＧＩＯ３１、ＧＩＯ４１に連結され
る。入出力ラインセンス増幅器ＩＯＳＡ２は、４個のメ
モリバンクの局所的入出力ライン対ＬＩＯ２に各々連結
された広域入出力ライン対ＧＩＯ１２、ＧＩＯ２２、Ｇ
ＩＯ３２、ＧＩＯ４２に連結される。入出力ラインセン
ス増幅器ＩＯＳＡ３は、４個のメモリバンクの局所的入
出力ライン対ＬＩＯ３に各々連結された広域入出力ライ
ン対ＧＩＯ１３、ＧＩＯ２３、ＧＩＯ３３、ＧＩＯ４３
に連結される。入出力ラインセンス増幅器ＩＯＳＡ４
は、４個のメモリバンクの局所的入出力ライン対ＬＩＯ
４に各々連結された広域入出力ライン対ＧＩＯ１４、Ｇ
ＩＯ２４、ＧＩＯ３４、ＧＩＯ４４に連結される。
【００４０】それゆえ、４個のメモリバンクの同一入出
力ライン対が同一アドレッシングにより同時に一つの入
出力ラインセンス増幅器に連結されて、これに入出力ラ
インセンス増幅器ではメモリバンクと各々連結された４
個の広域入出力ライン対をマルチプレクシングまたはデ
マルチプレキシングすることによりデータの入出力が可
能になる。
【００４１】図３は、図２の広域入出力ライン対に入出
力ラインセンス増幅器の入力部分を連結するためのライ
ン入力回路を示す。ライン入力回路３００は、スイッチ
ング手段３１０、等化手段３２０、等化制御手段３３
０、プリチャージ手段３４０プリチャージ制御手段３５
０を含む。
【００４２】スイッチ手段３１０は、伝送ゲートＴＧ
１、ＴＧ２、インバータＩＮＶ１、ＩＮＶ２を含む。ス
イッチング手段３１０は、バンク情報信号ＰＩＯＭＵＸ
のハイ状態であるアクティブ区間で伝送ゲートＴＧ１、
ＴＧ２がターンオンされて広域入出力ライン対ＧＩＯ、
ＧＩＯＢと入力ラインセンス増幅器の入力ライン対ＳＧ
ＩＯ、ＳＧＩＯＢとを相互連結する。
【００４３】等化手段３２０は、広域入出力ライン対Ｇ
ＩＯ、ＧＩＯＢ間に連結されたＮＭＯＳトランジスタＭ
１及びＰＭＯＳトランジスタＭ２、Ｍ３、Ｍ４を含む。
等化制御手段３３０は、ＮＡＮＤゲートＮＡＮＤ１、イ
ンバータＩＮＶ３を含む。
【００４４】したがって、書込みインタラプト読出しモ
ードに応答してアクティブされる等化制御信号ＩＯＰＲ
Ｂに応答して等化手段３２０のトランジスタがターンオ
ンされ、広域入出力ライン対ＧＩＯ、ＧＩＯＢを電源電
圧ＶＣＣに等化させる。
【００４５】プリチャージ手段３４０は、広域入出力ラ
イン対ＧＩＯ、ＧＩＯＢ間に連結されたＰＭＯＳトラン
ジスタＭ５〜Ｍ１０を含んで、プリチャージ制御手段３
５０は、ＮＡＮＤゲートＮＡＮＤ２、ＮＯＲゲートＮＯ
Ｒ１を含む。
【００４６】したがって、マルチビットモード信号ＤＣ
Ａ９１１２Ｄと書込みインタラプト読出し区間信号ＰＤ
Ｔをバンク情報信号ＰＩＯＭＵＸにより該バンクが選択
された時、広域入出力ライン対ＧＩＯ、ＧＩＯＢを電源
電圧でプリチャージさせる。
【００４７】図４は、図２の広域入出力ライン対と局所
的入出力ライン対とを連結するためのライン伝送回路を
示す。図４のライン伝送回路ＬＴは、スイッチング手段
４１０と等化手段４２０とを含む。
【００４８】スイッチング手段４１０は、伝送ゲートＴ
Ｇ３、ＴＧ４を含んで、ライン伝送信号ＬＡＮＧのアク
ティブ区間と等化制御信号ＰＬＡＥＱとのノンアクティ
ブ区間に応答して局所的入出力ライン対ＬＩＯ、ＬＩＯ
Ｂと広域入出力ライン対ＧＩＯ、ＧＩＯＢとを連結す
る。
【００４９】等化手段４２０は、局所的入出力ライン対
ＬＩＯ、ＬＩＯＢ間に連結されたトランジスタＭ１１、
Ｍ１２、Ｍ１３を含んで、等化制御信号ＰＬＡＥＱのア
クティブ区間に応答して局所的入出力ライン対ＬＩＯ、
ＬＩＯＢを１／２ＶＣＣに等化させる。
【００５０】図５は、図２の広域入出力ライン対の等化
手段を示す。図２の等化手段ＥＱ１〜ＥＱ３は、広域入
出力ライン対ＧＩＯ、ＧＩＯＢ間に連結されたＰＭＯＳ
トランジスタＭ１４で構成する。各等化手段ＥＱ１〜Ｅ
Ｑ３は、書込みインタラプト読出しモードに応答してア
クティブされる等化制御信号ＩＯＰＲＢに応答してター
ンオンされて広域入出力ライン対ＧＩＯ、ＧＩＯＢを等
化させる。
【００５１】図６は、図２の書込みインタラプト読出し
動作を説明するためのタイミング図を示す。まず、ＡＣ
Ｔ命令（ローアクティブ命令）がクロック信号ＣＬＫに
応答して入力されると、このＡＣＴ命令に応答してＰＬ
ＡＥＱ信号は、アクティブ状態でノンアクティブ状態に
なり、これによりライン伝送信号ＬＡＮＧは、アクティ
ブ状態になる。したがって、局所的入出力ライン対ＬＩ
Ｏ、ＬＩＯＢは、ライン伝送回路ＬＴを通して広域入出
力ライン対ＧＩＯ、ＧＩＯＢと連結されて、これにより
１／２ＶＣＣからＶＣＣになる。
【００５２】続いて、読出し命令に応答して、ＤＣＡ９
１１２Ｄ信号、ＰＩＯＭＵＸ信号、ＰＤＴ信号がアクテ
ィブ状態になるので、外部からデータが広域入出力ライ
ン対ＧＩＯ、ＧＩＯＢに印加されるようになる。それゆ
え、広域入出力ライン対ＧＩＯ、ＧＩＯＢの印加された
データに応答して広域入出力ライン対ＧＩＯ、ＧＩＯＢ
中いずれか一つのラインが所定レベルに遷移されるよう
になる。このような書込み動作時、インタラプト動作が
実行されて読出しＲＥ命令が入力されるようになれば、
広域入出力ライン対ＧＩＯ、ＧＩＯＢは、ＰＤＴ信号、
ＩＯＰＲＢ及びＩＯＰＲＢＤ信号に応答してＶＣＣに等
化される。続いて、アドレッシングされたセルから読み
出されたデータが出力端子に出力された次に入出力ライ
ン対は、プリチャージ動作によりプリチャージされＡＣ
Ｔ動作以前の状態に回復される。
【００５３】
【発明の効果】以上、説明したように本発明では次のよ
うな効果を得ることができる。 第一、入出力センス増幅器ブロックに複数のメモリバン
クを分割することによりチップ能率を改善させることが
できる。 第二、入出力ライン伝送トランジスタとセンス増幅器駆
動トランジスタの配置を選択的にすることにより生産と
設計とで効率を高めることができる。 第三、広域入出力ライン対を交差してバンクアドレッシ
ングを容易にすることができる。 第四、書込みインタラプト読出しモードで広域入出力ラ
イン対の等化動作を改善することができる。 前記では本発明の望ましい実施形態を参照して説明した
が、該技術分野の熟練された当業者は、下記の特許請求
の範囲に記載された本発明の思想及び領域から外れない
範囲内で本発明を多様に修正及び変更させることができ
ることを理解することができる。
【図面の簡単な説明】
【図１】 本発明によるツイスト（ｔｗｉｓｔ）型広域
入出力ライン構造を有したマルチバンクメモリ装置を説
明するための図面である。
【図２】 本発明によるマルチバンクメモリ装置の望ま
しい一実施形態を示した図面である。
【図３】 図２の入出力ラインセンス増幅器の入力と広
域入出力ライン対とを連結するためのライン入力回路を
示した図面である。
【図４】 図２の広域入出力ライン対と局所的入出力ラ
イン対とを連結するためのライン伝送回路を示した図面
である。
【図５】 図２の広域入出力ライン対の等化手段を示し
た図面である。
【図６】 図２の書込みインタラプト読出し動作を説明
するためのタイミング図である。
【符号の説明】
１０ａ、１０ｂ：メモリバンク対 ＭＢ１〜ＭＢ４：メモリバンク ＩＯＳＡ：入出力ラインセンス増幅器ブロック ＩＯＳＡ１〜ＩＯＳＡ４：入出力ラインセンス増幅器 ＣＤ１、ＣＤ２：コラムデコーダブロック ＧＩＯ１１〜ＧＩＯ４１、ＧＩＯ１２〜ＧＩＯ４２：広
域入出力ライン対 ＬＩＯ１〜ＬＩＯ４：局所的入出力ライン対 ＬＴ：ライン伝送回路ブロック ＳＤ：センス増幅器駆動回路ブロック ＳＡ：センス増幅器ブロック ＳＷＤ：ワードライン駆動ブロックＵＡ：ユニットセル
アレー ＥＱ１〜ＥＱ３：等化手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｅ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 ロー方向に配列された複数のメモリバン
    クと、 前記複数のメモリバンクの隣接対の間に配置されて、コ
    ラム方向に配列された複数の入出力センス増幅器を含む
    入出力センス増幅器ブロックと、 前記各隣接対を形成するメモリバンク間に配置された複
    数のコラムデコーダブロックと、 前記各メモリバンク上でコラム方向に拡張された複数の
    局所的入出力ライン対と、 前記各コラムデコーダブロック上では相互に交差して、
    前記各隣接対のメモリバンク中一つのメモリバンク上で
    は一つのロー方向に拡張されて、他の一つのメモリバン
    ク上では隣接する他の一つのロー方向に拡張された複数
    の広域入出力ライン対を備えたことを特徴とするマルチ
    バンク半導体メモリ装置。
  2. 【請求項２】 前記複数の局所的入出力ライン対各々
    は、各メモリバンク内でロー方向に配列された複数のセ
    ンス増幅器ブロックコラム上に配置形成されたことを特
    徴とする請求項１に記載のマルチバンク半導体メモリ装
    置。
  3. 【請求項３】 前記各センス増幅器ブロックコラム上に
    は一対の局所的入出力ライン対が配置形成されたことを
    特徴とする請求項２に記載のマルチバンク半導体メモリ
    装置。
  4. 【請求項４】 前記複数の広域入出力ライン対各々は、
    各メモリバンク内でコラム方向に配列された複数のワー
    ドライン駆動ブロックロー上に配置形成されたことを特
    徴とする請求項３に記載のマルチバンク半導体メモリ装
    置。
  5. 【請求項５】 前記各ワードライン駆動ブロックローに
    は一対の広域入出力ライン対が配置形成されたことを特
    徴とする請求項４に記載のマルチバンク半導体メモリ装
    置。
  6. 【請求項６】 前記複数の広域入出力ライン対各々は、
    同一アドレスを有する局所的入出力ライン対間に各メモ
    リバンクの同一ワードライン駆動ブロックローで、交差
    する局所的入出力ライン対と連結されることを特徴とす
    る請求項５に記載のマルチバンク半導体メモリ装置。
  7. 【請求項７】 前記複数の広域入出力ライン対各々は、
    局所的入出力ライン対と連結されないメモリバンクでは
    隣接するワードライン駆動ブロックロー上に配置される
    ことを特徴とする請求項６に記載のマルチバンク半導体
    メモリ装置。
  8. 【請求項８】 前記広域入出力ライン対と局所的入出力
    ライン対とが連結されないワードライン駆動ブロックロ
    ーとセンス増幅器ブロックコラムとの交差部分にはセン
    ス増幅器駆動トランジスタが配置されることを特徴とす
    る請求項７に記載のマルチバンク半導体メモリ装置。
  9. 【請求項９】 前記複数の広域入出力ライン対各々は、
    終端と各メモリバンクとコラムデコーダとの間の中央部
    分に各々連結されて、書込みインタラプト読出しモード
    で等化動作を遂行する複数の等化手段を備えることを特
    徴とする請求項１に記載のマルチバンク半導体メモリ装
    置。
  10. 【請求項１０】 前記各メモリバンク内でコラム方向に
    拡張された複数の局所的入出力ライン対を配列させて、 前記各隣接するメモリバンク間に位置するコラムデコー
    ダ上では相互に交差して、前記各隣接対のメモリバンク
    中一つのメモリバンク上では一つのロー方向に拡張され
    て、他の一つのメモリバンク上では隣接する他の一つの
    ロー方向に拡張された複数の広域入出力ライン対をコラ
    ム方向に配列させたことを特徴として複数のメモリバン
    クの隣接対の間に複数の入出力センス増幅器を備えてい
    ることを特徴とするマルチバンク半導体メモリ装置の入
    出力ライン配置方法。
  11. 【請求項１１】 前記複数の広域入出力ライン対各々
    は、終端と各メモリバンクとコラムデコーダ間の中央部
    分に連結された書込みインタラプト読出しモードで等化
    動作を遂行する複数の等化手段を含むことを特徴とする
    請求項１０に記載のマルチバンク半導体メモリ装置の入
    出力ライン配置方法。
  12. 【請求項１２】 半導体ウェーハ上に両分された一対の
    素子形成領域と、 前記各素子形成領域を一対のサブ素子形成領域に両分す
    るための周辺回路領域と、 前記各サブ素子形成領域を一対のメモリ領域に両分する
    ための入出力センス増幅器ブロックと、 前記各メモリ領域を一対のメモリバンクに両分するため
    のコラムデコーダブロックと、 前記入出力センス増幅器ブロックに隣接したメモリバン
    ク上では複数個の広域入出力ライン対中少なくとも一対
    は、第１ロー方向に沿って拡張されて、他の一対は、第
    １ロー方向に隣接した第２ロー方向に拡張されて、前記
    コラムデコーダブロック上では前記二対が相互交差し
    て、前記コラムデコーダに隣接した他のメモリバンク上
    では前記一対は第２ロー方向に沿って拡張されて、前記
    他の一対は前記第１ロー方向に拡張されることを特徴と
    するマルチバンクメモリ装置。
  13. 【請求項１３】 前記各対の各ライン対は、相異なる入
    出力ラインセンス増幅器に各々連結されたことを特徴と
    する請求項１２に記載のマルチバンクメモリ装置。
  14. 【請求項１４】 前記一対の広域入出力ライン対は、第
    １メモリバンクで局所的入出力ライン対と連結されて、
    他の一対の広域入出力ライン対は、第２メモリバンクで
    局所的入出力ライン対と連結されることを特徴とする請
    求項１３に記載のマルチバンクメモリ装置。
  15. 【請求項１５】 同一入出力ラインセンス増幅器に連結
    される広域入出力ライン対は、各メモリバンクで同一ア
    ドレスを有する局所的入出力ライン対と連結されること
    を特徴とする請求項１４に記載のマルチバンクメモリ装
    置。
  16. 【請求項１６】 前記局所的入出力ライン対各々は、各
    メモリバンク内でロー方向に配列された複数のセンス増
    幅器ブロックコラム上に配置形成されたことを特徴とす
    る請求項１５に記載のマルチバンク半導体メモリ装置。
  17. 【請求項１７】 前記各センス増幅器ブロックコラム上
    には一対の局所的入出力ライン対が配置形成されたこと
    を特徴とする請求項１６に記載のマルチバンク半導体メ
    モリ装置。
  18. 【請求項１８】 前記複数対の広域入出力ライン対各々
    は、各メモリバンク内でコラム方向に配列された複数の
    ワードライン駆動ブロックロー上に配置形成されたこと
    を特徴とする請求項１６に記載のマルチバンク半導体メ
    モリ装置。
  19. 【請求項１９】 前記各ワードライン駆動ブロックロー
    上には一対の広域入出力ライン対が配置形成されたこと
    を特徴とする請求項１８に記載のマルチバンク半導体メ
    モリ装置。
  20. 【請求項２０】 前記複数の広域入出力ライン対各々
    は、前記第２ロー方向に沿って配列されたワードライン
    駆動ブロックローで、交差する局所的入出力ライン対と
    連結されることを特徴とする請求項１８に記載のマルチ
    バンク半導体メモリ装置。
  21. 【請求項２１】 前記第２ロー方向に沿って配列された
    ワードライン駆動ブロックローとセンス増幅器ブロック
    コラムとの交差部分にはセンス増幅器駆動回路ブロック
    が配置されることを特徴とする請求項２０に記載のマル
    チバンク半導体メモリ装置。
  22. 【請求項２２】 前記複数の広域入出力ライン対各々
    は、終端と各メモリバンクとコラムデコーダブロックと
    の間の中央部分で各々連結されて、書込みインタラプト
    読出しモードで等化動作を遂行する複数の等化手段を備
    えることを特徴とする請求項１２に記載のマルチバンク
    半導体メモリ装置。
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