TW451217B - Multi-bank memory device and method for arranging input/output lines - Google Patents

Description

4512 1 7 五、發明說明（1) 發明背景說明 務明之技術頜迠 本發明係與一種多重儲存體 置輸入/輸出線之方法有關，更明確：之。裝置以及-種配 放大器組分隔多個儲存體的方式以改W片\藉Λ1=ί 替配置I /0線路轉移電晶體和效此，利用父 式以簡化電路佈局作業；利用通〜用二二:動電晶體的方 指位操作；並藉由以一種寫入 4對簡化儲存體 等通用I/O絞線對等化作業的 明取操作模式提高該 先前技藝概Ψ 、又 一種半導體記憶裝f 構，可改進—電= 多位元結構和—多儲存體結 内，能夠輕易而獨^地^ 2。在一多重記憶儲存體結構 可利用-儲存體：址各記憶庫(體)存取資料，並 業。 擇其中任一記憶儲存體進行存取作 内分別執：J存體結構内’可在不同的記憶儲存體 儲存體結構【括：二讀取操作和_斷操作。，亥種多記憶 儲存體上^取Ϊ二存體資料匯流線其上載有從每一記憶 明所稱之通用斗以及擬寫入的資料，該匯流線即本發 此外，可4^>·昭句 ^ 將每一 t . '母 d憶儲存體所含記憶單位的增加數目 存段係^ Γ ^存體分割成多個記憶段（方塊）。此等記憶儲 通。因此，f條區域（局部）1/0線與各相關通用I/0線連 每' —記憶儲存體各應包括若干感應放大器方

4 5 12 1 7 五、發明說明（5 ' " —：---- ^ ’予組線驅動方塊，感應放大器驅動電路，及線路轉移 /路，因為每一記憶儲存體均被分割為多個記憶方塊 Q襴）。 士述多記憶儲存體結構係在美國第5, 781，495號專利中 結構。特別是，該專利揭露之多記憶儲存體結構包 -列記憶單位上方。越在多個記憶儲存體之 本發明概述 本發明目的之一乃传择供一容舌丄 夕重儲存體半導體記憶裝置 队 種配置1 / 〇線路的方步，用，、，—， 大哭方i八比 各 用从糟由以若干I/O感應放 ==塊刀义個s己憶儲存體的方式改進晶片 本發明另一目的乃係提供一種多: 置和-種配置"0線路的方法，用以二存體:導體记憶裝 作業。 』動電曰曰體的方式簡化電路佈局 本發明另一目的乃係提供一種多重儲 置和一種配置I/O線路的方法，利用 ^導體記憶裝 存體指位操作。 通用1 /0絞線對簡化儲 本發明另一目的乃係提供一種多重 置和一種配置I/O線路的方法，用以 存—體+導體記憶裝 讀取操作模式改善通用ί/0線對等化寫入-中斷-作業效率。 ’、乍f生敗以提高高速 為達成上述各項目標，本發明揭露之 橫向配置之多個記憶儲存體： 装置包含：

4 512 1 7 五、發明說明（3) 一 I / 0感應放大器方塊，配置在多個記憶儲存體中相鄰 兩對記憶儲存體之間，且包括配置成列之多個i / Q感應放 大器； 配置在每對相鄰記憶儲存體之間的多個行解碼器方塊； 多條區域ί / 〇線對’以行方向延伸在每一記憶儲存體 内，橫向延伸在每對鄰近記憶儲存體中—個記憶儲存體 内，並在該對記憶儲存體中另一記憶儲存體内配置成另— 列。 每對I /0線係配置在配置成一列的每一記憶儲存體内多 個行感應放大器上。每對通用I / 〇線係配置在每一行記憶 儲存體中多個列配置之字組線驅動方塊上。有一對通用 I / 0線係配置在每一列字組線驅動方塊上。每對通用I / 0線 係與跨越在相同列字組線驅動方塊並含有一相同位置資訊 的區域[/ 0線相連接。 在記憶儲存體中，如果其通用I/〇線對並未與各區域丨/〇 線對連接時，該通用I /0線對係配置在各相鄰字線驅動方 塊列上。在各排W/L驅動方塊之會合區内，如果各對通用 I/O線並未連接至各區域I/O線對與各行感應放大器方塊 者，即設有若干感應放大器驅動電路方塊。每對通用1/() 線均包括多個等化器裝置，連接至一與該1/〇感應放大器 方塊距離甚遠之端末點上以及位於每一記憶儲存體和一 解碼器之間的若干中間點上。並有多個等化器裝置執行一 種寫入-中斷-讀取模式之等化 根據本發明要旨，在-含有多個列配置記憶儲存體中每

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五、發·明說明（4) 鄰記憶儲存體之間設有多個行丨/〇感應放大器的多重 虹子體半導體記憶裝置中，用以配置ί /〇線的方法，廣包 括下列各項步驟： 〜 =置多對配置成一列之區域1/〇線，在每一記憶儲存體 仃方向延伸，每一記憶儲存體令之每一相鄰記情存 體之間各設有一行方向解碼器；Α 隱儲存 ，置多對通用I/O線對，扭絞在上述行方向解碼哭上， ，母對相鄰記憶儲存體中一個記憶儲存體上橫向延 在另~記憶儲存體上循另一橫向延伸β 亚 其中之每對通用1/0線最好包括多個等化器裝置， 至距離該I / 0感應放大器方塊甚遠的一個端末接點上，r 及位於每—記憶儲存體和每一行解碼器之間的若’以 =上。該等等化器裝置係以一種寫入- j接 等化操作。 1 Μ取楔式執行 此外’本發明揭露之裝置亦包含： 在一半導體晶圓上分隔為左右兩片之—對基本資气。。 二週邊電路區，配置在該基本資訊區中央，用二將:;一 ^本資訊區分割為一對高及低次級基本資訊區. 。—輸入/輸出感應放大器方塊配置在每一次級基本一“ 區，用以將每一次級基本資訊區分割為一對左賈Λ 憶體區； 工側及右側記 用以將每— 記憶 一行解碼器方塊，配置在每一記憶區， 區分割為一對右側及左側記憶儲存體；及 多對通用I / 0線對。

1451217 五 '發明說明（5) 其中之每一對通用I / 0線中之一對通用I / 〇線係在一鄰近 一 I /0感應放大器方塊的記憶儲存體内循第一行橫向延 伸，而另一對通用I /0線則係循一條毗鄰該第一列之第二 列方向延伸。此兩對通用I / 0線在上述行解碼器上相互交 集。其中一對係在鄰接該行解碼器方塊之另一記憶儲存體 上循上述第二列方向延伸’而另一對則係循第一列方向延 伸。然後，該兩對通用I / 0線對再被重覆配置在一行方向 上。 兩對通用I /0線對各自分別連接至不同的I /〇感應放大器 上。一對通用I / 0線對係與一第一記憶儲存體内之—對區 域ί / 0線連接，而另一對通用I / 〇線則係與一第二記憶儲存 體内之一對區域I/O線連接。連接至同一個1/0感應放大器 上的各付I / 0線對係連接至在每一記憶儲存體内佔有相同 位置之區域I / 0線對。各付區域丨/ 0線對分別配置在每一記 憶儲存體上排成一列的多個行感應器方塊上。每一行感應 放大益上各有一對區域I / 0線對。每付通用I / 〇線對係配置 在每一記憶儲存體上排成一行的多個列W/L驅動方塊上。 在每一列W/L驅動方塊中，均設有一對通用ί/〇線對。每〆 對通用I/O線對係與交集在沿著一第一列每一記憶儲存體 配置之字組線驅動方塊列處的區域丨/0線對連接’該第一 列，一記憶儲存體與該區域丨/ 〇線對佔有相同的位置。在 沿著一第一列及各感應玫大器行配置之字組線驅動方塊行 交集處即有一感應放大器驅動電路方塊。每—付通用 Ϊ/0線對包括多個等化器裝置，這些等化器裝置係連接至

45121 7 五、發明說明（6) 距離該I / 〇感應放大器方塊甚遠且位於每一記憶儲存體和 一行解碼器方塊之間的一個端末點上以及多個中間點上。 該等多個等化器裝置係以寫入-中斷-讀取之操作模式執行 等化處理作業》 由下列配合各附圖所為之詳細說明中，讀者可對本發明 之其他目的與優點獲得更深入瞭解。 附圖簡略說明 圖1所示係一含有依據本發明通用ί /0絞線對結構之—種 多重儲存體記憶裝置。 圖2所示係一根據本發明理想具體實例設之一種多種儲 存體記憶裝置。 圖3所示係—線路輸入電路，用以將— I/O線路感應放大 器之輸入一部份與圖2所示通用1/0線對連接之電路。 2所圖-4，域j@線路轉移電路，用以將—對通用I /〇線與圖 2所不區域I/O線對相連接。 135 圖5所示係圖2 & 圖6所示係®所—不通括用1 / 〇線對之一個等化器裝置。 序分析圖。 不種寫入—中斷-讀取模式操作時之時 發明之詳細說明 參閱圖1 ，~.種#达 線感應放大器方塊10SA ·己憶儲存體對 圮憶儲存體MB1，一第一行解碼器方塊 10b，以及一I/O "憶裝置，包括成對記憶儲存體1〇3和 松- > 也…上記憶儲存體 一第二§己憶儲存體MB3，一 1 0 a包括一第 CD1 ，以及一第二 記憶儲存體對1 0 b包括 行解碼器方塊CD2，以及

512 17 五、發明說明（7) 第四記憶儲存體MB4。每一記憶儲存體Ml至M4，各被分割 成多個記憶方塊，而每一記憶方塊包括兩個單位行列U A1 及UA2。每一單位行列係由感應放大器SA1，SA2和SA3加以 分割，並由一字組線驅動方塊SWD分成高，低兩部份。 在各感應放大器方塊列SAC-卜SAC-3和各字組線驅動方 塊WDR1和WDR2每一交集區處’分別配置感應放大器驅動電 路方塊SD卜SD3和線路轉移電路方塊LT卜LT3。 各區域 I/O 線對（LI01，LI03)，（LI〇2，LI04)及（LI01， U03)分別通過感應放大器方塊SAC1 〜SAC3。 各通用 I/O 線對（GI011 ’GI012)和（GI021，GI 022 )分別 通過字組線驅動方塊列WDR1及WDR2。 「G I 0 i j」中的「i」係指一記憶儲存體編號，而「j」 係指記憶儲存體中一付區域I / 〇線對之編號。同時，一個 區域I / 0線對L I 0 j係代表一對LI 〇和L IΟ B，而一個通用I / 〇 線對GlOj則係代表一對GIO和GIOB。 4 通用I/O線對G 101 1係與第一記憶儲存體MB1之第一區域 I/O線對LI01於線路轉移電路方塊LT1和LT3處相互連接。 通用I/O線對GI012係與第二區域i/ο線對li〇2於線路轉移 電路方塊LT2處連接。 通用I/O線對G 1021係與第二記憶儲存體MB2之第一對區 域I/O線對LI01於線路轉移電路方塊LT1及LT3處相連接。 通用I/O線對G 1022係與第二記憶儲存體MB2之第二I /〇線對 於線路轉移電路方塊LT2處相連接。 ' 通用 I/O 線對（GI Oil，GI0 12)及（G 1021 及G1022 )係於第

4512 17 五、發明說明（8) 一行解碼器方塊CD1處彼此相互交接。通用I / 〇線對GI 011 及G I 01 2沿著含有第二記憶儲存體mb 2内感應放大器驅動電 路方塊SD1〜SD3之字組線驅動電路方塊列WDR2通過，而通 用I/O線對G 1021和G 1022則係通過包含第一記憶儲存體腳1 之字組線驅動電路方塊S D卜S D 3。 通闬I / 0線對G 10 11和G I 0 2 2係連接至一 I / 〇線感應放大器 i OS A1 ’而通用I / 0線對G 101 2和G 10 2 2則係連接至一 I / 0線 感應放大器I 0SA2。 因此，同時從每一記憶儲存體上存取之讀出及寫入資料 係分別經由位於相當距離以外的通用I/O線對提供至各1/(} 線感應放大器上，而不致導致彼此干擾的現象。 如此配置之通用I / 0線對使通用I / 0線對（G丨0】i， G I 0 1 2 )，和（G10 2 1 ，G 10 2 2 )的電容性負載彼此相等。 利用上述之相同方法，可將兩付通用I / 〇線對（G〖〇 3 j， GI032)與（GI041，GI042)配置於記憶儲存體之内。 從而，通用I/O線對GI011 ’GI012，GI031和GI041係分 別以多工處理方式被連接至I /〇線感應放大器丨〇SAl處，而 通用I/O線對GI012 ’GI022 ’GI032和GI042則分別以多工 處理方式被連接至I/O線感應放大器I〇SA2。此種連接方式 可簡化對儲存體之存取作業。 每對通用I/O線各包括等化器EQ1，EQ2及EQ3，一端連接 至距離I / 0線感應放大器方塊甚遠的一個線路端末點，另 一私則分別連接至位於行解碼器方塊和該記憶儲存體之間 的相關中間點。該等等化器快速將每對通用I / 〇線對等化

1 第13頁 4 512 17 五、發明說明（9) 為以一種寫入-中斷-讀取之模式操作，從而可提高處理作 業的速度。 圖2所示係依本發明設計之一種多重儲存體記憶裝置的 理想具體實例。圖中之多重儲存記憶裝置包括在一半導體 晶圓上分割為左右兩片的其本資訊區1〇〇八和1〇〇Β。每片基 本資戒區100A和100B各自被配置於其中心一片週邊電路區 11 0分割成高’低兩片次級基本資訊區丨2 〇 a和1 2 Ο B。每一 次級基本資訊區120A及1 20B則被配置於其中心之1/0感應 放大器方塊130分割成左’右兩片記憶區140A和140B。每 一記憶區1 4 0 A和1 4 0 B則被配置於其中心之行解碼器方塊 1 5 0分割成左，右兩個記憶儲存體1 6 〇 A和1 6 0 B。 在每一記憶儲存體160A和160B處，各有配置成行方向之 四個記憶方塊ME卜ME4以及五個字組線驅動方塊列WDR1 ~ WDR5。每一偶數編號的字組線驅動方塊列WDR2和WDR4各自 包括兩個字組線驅動方塊SWD1及SWD 2和.三個線路轉移電路 方塊LT1〜LT3。而每一奇數編號的字組線驅動方塊列 WDR1，WDR3及WDR5各自包括兩個字組線驅動方塊SWD1和 SWD2，以及三個感應放大器驅動電路方塊SD卜SD3。 在每一記憶儲體方塊ΜE卜ME4處，各有以列方向配置之 兩個單位行列ϋΑ 1及UA2，以及三個感應放大器方塊SA。因 此，每一感應放大器方塊行各包含配置在同一行内之四個 感應放大器方塊SA 1，配置於偶數偏號字組線驅動方塊列 WDR2和WDR4交集區處之三個線路轉移電路方塊LT1 ’以及 配置於奇數編號字組線驅動方塊列WDR1，WDR3 *WDR5交集

第U頁 4 512 1 7 五、發明說明GO) 處之兩個感應放大器驅動電路方塊SD1。 在每一感應放大器驅動方塊行SAC 1〜SAC3的上方，分別 有一對區域 I/O 線對（LI01，LI03)，（LI02，LI04)以及 (LI〇l，LI03)通過。 在四個字組線驅動方塊列W D R 2〜W D R 5的上方，分別有一 對通用 I/O 線對（GI011，GI012)，（GI021，GI02 2)， (GI013，GI014)和（GI023，GI024)通過》 在I/O感應放大器方塊130鄰近的記憶儲存體160B上方， 有一對通用I / 0線對GI02 1和GI022沿著第一列WDR2延伸， 而另一對通用I/O線對GI 011和GI 012則係沿著鄰近第一列 WDR2之第二列WDR3延伸。在行解碼器方塊1 50上方，有兩 對通用I/O線對（GI011，GI012)和（GI021和GI022)在此處 彼此交接。在鄰近行解碼器方塊150的另一記憶儲存體 160A上，有一對通用I/O線對GI021和GI022沿著第二列 WDR3延伸，另有一對通周I/O線對GI011和GI012則沿著第 一列WDR2延伸。 在I/O感應放大器方塊130鄰近的記憶儲存體160B上，有 一對通用I/O線對GI023和GI 024沿著第一列WDR4延伸，而 另一對通用I / 0線對G 101 3和G101 4則沿著鄰近第一列W D R 4 的第二列WDR 5延伸。在行解碼器方塊1 5 0上，有兩對通用 I/O 線對（GI023 ’GI024)，及（GI013，GI014)於此處相互 父接。而在行解碼器方塊150鄰近的另一記憶儲存體 上’有一對通用I / 0線對G 10 2 3和G I 0 2 4沿著第二列W D R 5延 伸’而另一對通用I/O線對G 101 3和G 1014則沿著第一列

第15頁 451217 五、發明說明（11) W D R 4延伸。 在記憶儲存體160A内，通用I/O線對GI011係於字組線驅 動方塊列WDR2之線路轉移電路方塊LTi和LT3處與區域丨/〇 線對L I 01連接。通用丨/〇線對G丨〇丨2則係於字組線驅動方塊 WDR2之線路轉移電路方塊LT2處與區域1/〇線對L ί〇2連接。 通用I / 0線對G I 0 1 3係於字組線驅動方塊列WDR4之線路轉移 電路方塊LT2處與區域I/O線對li〇3連接。 在記憶儲存體160Β内，通用I/O線對GI021係於字組線驅 動方塊橫WDR2之線路轉移電路方塊LT1和LT3處與區域I /0 線對L101相連接。通用I/O線對GI 〇22係於字組線驅動方塊 WDR2之線路轉移電路方塊LT2處與區域I/O線對LI02連接。 通用I/O線對GI023係於字組線驅動方塊列WDR4之線路轉移 電路方塊LT2處與區域I/O線對LI 〇3連接。 八付通用 I/O 線對（GI011，GI012)，（GI021，GI022 )， (GI013，GI014)和（GI02 3，GI024)包括各等化器裝置 EQ1，EQ2和EQ3，一端連接至距離I/O線感應放大器方塊 1 3 0甚遠的一個線路端末點，另一端則分別連接至位於記 憶儲存體1 6A和1 6B與行解碼器方塊1 50之間的若干相關中 間點上。 利用與上述相同的方法，可將通用I/0線對（G 104 1， GI042) ，（GI031 ，GI032) ，（GI043 ，GI044)及（GI033 ， GI 034)配置在與上述記憶區140A相對稱的一個記憶區140B 内。 因此，己連接至I/O線感應放大器IOSA1連接之各對通用

第16頁 451217 五、發明說明（12) I / 0線對G I 0 1 1，G I 0 1 2，G I 0 3 1及G I 0 4 1乃分別與四個記憶 儲存體之區域I / 〇線對L I 〇 1相連接。已與I /〇線感應放大器 I0SA2連接之各對通用I/O線對GI〇12，gi〇22，GI 03 2及 GI042乃分別與四個記憶儲存體之區域[/〇線對L 1〇3相連 接。已與I/O線感應放大器I0SA3連接之各通用I /0線對 GI.013 ’GI023 ’GI033和GI043乃分別與四個記憶儲存體之 區域I/O線對LI03連接》已與I/O線感應放大器I 〇SA4連接 之各通用I/O線對GI014，GI024，GI034和GI044分別與四 個記憶儲存體之區域I/O線對L 1〇4連接。 因此，四個記憶儲存體之同一對丨/ 〇線對圖佔有相同的 位置而同時分別與一 I / 〇線感應放大器連接。從而，在丨/ 〇 線感應放大器中’即可藉由分別以多工處理或解多工處理 的方式將分別與該等記憶儲存體連接之四對通用Ϊ / 〇線對 加以處理後輸入及輸出資料。 圖3所示之線路輸入電路係用以將！ /〇線感應放大器之一 個輸入部份與圖2中之通用l/ο線對連接。圖中之線路輸入 電路30 0包括一交換裴置31〇，一等化器裝置32〇，一等化 器控制裝置3 30，一預先充電裝置340和一預先充電控制裝 置 3 5 0。 該交換裝置31 0包括轉移閘TGf和TG2以及倒反器INV1和 1\¥2°該交換裝置31〇將轉移閘丁61和了02啟動至一活性區 内’亦即，在一儲存體資訊PIOMUX的高狀態，並將通用 I/O線對GI0及GI0B與I/O線感應放大器之輸入線對SGI0及 G I 0 B相互連接。

第17頁 451217 五、發明說明（13) 該等化器裝置320包括一 NMOS電晶體’及連接在通用 I/O線對GIO和GIOB之間的PMOS電晶體M2，M3及M4。該等化 器控制裝置3 3 0包括一 N A ND閘N AN D1以及一倒反器I N V 3。 因此，等化器裝置3 2 0的各電晶體於響應於等化器控制 信號IOPRB(此一信號因響應於一寫入-中斷-讀取模式之指 令而變為活性信號）而被開啟，而且通用I / 〇線對G I 〇及 GIOB乃由一供電電壓VCC使二者等化。 該預先充電裝置340包括連接於通用I/O線對GIO及GI0B 之間的各？1103電晶體115〜!410，而該預先充電控制裝置3 50 則包括一 N A N D 閘 N A N D 2 和一 N 0 R 閘 N 0 R 1。 因此，倘若一多位元模式信號DCA911 2D和一寫入-中斷-讀取模式信號PDT利用一儲存體資訊信號PIOMUX選擇一對 應之儲存體時，通用I/O線對Gi〇和GIOB即由一電源電壓予 以預先充電。 圖4所示之線路轉移電路係用以將各對通用丨/ 〇線對與圖 2中之各相關區域I / 〇線對連接β圖4中之線路轉移電路l τ 包括一交換裝置410和一等化器裝置420。 該交換裝置41 0包括轉移閘TG3及TG4，並因響應於一等 化益控制信號p L A E Q的一個非活性區以及一線路轉移信號 的一個活性區而將區域I /〇線對L〗〇及L I 與通用I / 0線對 GI0及GIOB連接。

該等化器裝置420包括已連接於區域I/O線對li〇及LIOB 之間的各電晶體Ml 1，Ml 2及Ml 3，並響應於有1/2 VCC值之 等化器控制信號之一個活化區而使區域丨/ 〇線對L丨〇及L〗〇B

451^1 7 玉、發明說明（14) 等化。 圖5所示乃係圖2中各通用I /〇線對之等化器裝置。圖2所 示各等化器裝置EQ1〜EQ3各自包含一個連接於通用I/O線對 GI0與GI0B之間的一個PM0S電晶體。每一等化器裝置eqi至 E Q 3因響應於一等化器控制信號I 〇 p R B (此一信號係因響應 於一寫入-中斷-讀取操作模式指令而變成活性信號）後被 開啟，並使通用I / 0線對G 10和GI 0B等化。 圖6所示之時序分析圖係說明圖2中之一種寫入-中斷-讀 取操作之情況。首先，因響應於一時計信號CLK而輸入一 ACT指令（列活指令），然後，該等化器控制信號plaeQ因響 應於該A C T指令而由活化狀態變為非活化狀態，並因此使 線路轉移信號L A N G變為活化狀態。因此，區域I / 〇線對l H) 及L I 0B乃經由線路轉移電路LT而與通用I / 0線對G I 0及G I 0B 連接，並因而使1/2 VCC變成VCC。 其次，一 DCA9112D信號，一 PI0MUX信號，以及一 PDT信 號因響應於一 WR指令而變為活化狀態，遂使外來資料得以 施加至通用I/O線對GI0及GI0B上。因此，通用I/O線對GI0 和GI0B中之一付線對於響應於施加在通用I/O線對G 10和 GI0B上的外來資料而轉變至一預定基準上。各通用I/O線 對上所载信號之間的信號差值僅不過數十毫伏特（mV)而 言。亦即，其差值甚微，但是，任一感應放大器仍會將該 差值放大。在上述讀取操作中，如果執行一中斷操作並輸 入一讀取操作模式指令，則通用I/O線對GI0及G Ι0Β即因響 應於一PDT信號，一I0PRB信號和一I0PRBD信號而被VCC電

第19頁 4 512 17 五、發明說明（15) 壓將二者之操 中讀取的資料 因受一預先充 態0 如以 第一 大器方 第二 應放大 化電路 第三 儲存存 第四 的等化 在不 明適用 具體實 適用範 利範圍 明内容 上之說 點，藉 塊的方 點，因 器驅動 佈局作 點，因 取操作 點，藉 作業， 偏離本 於其他 例應視 圍應以 含意之 作予以等化。然後，從一被存取之儲存單位 乃被輸出至一輸出接端，其後，各Ϊ / 〇線對 電操作之充電而又恢復至先前之ACT操作狀 明，本發明有下列各項效果： 由將多個記憶儲存體分割成多個I /〇感應放 式而付以改善晶片效能β ’ 為以交替方式將I/O線路轉移電路方塊和 電路方塊配置於每一記憶儲存體的方式而簡 業。 為將各通用I / 0線對相互絞結，而易於執行 0 由通用I/0線對以寫入-中斷—讀取模式操作 因而可提高速操作的邊限。 發明精神和基本特徵的原則下，亦可將本發 特定設計形式中。因此，本發明書中介紹之 為展示性範例而無任何限制意義。本發明之 附件申清專利範圍以及各種符合該等申請專 —切變更事項為準，而不應受限於以上之說

Claims (1)

1. 4512 1 六、申請專利範圍 一 -L ' ---- L 多重儲存體半導體記憶裝置，包含： 多個配置成列之記憶儲存體； π 1 ί輪入/輪出（1/〇)感應玫大器方塊，配置於兩對相 Λ等多個記憶儲存體之間，包括循行方向配置的多 個I / 0感應放大器； 多個行解碼器方塊，配置於每對相鄰接的該等記憶儲 存體之間； 多個區域I / 0線對循行方向延伸在每一該等記憶儲存 體上； 多個通用I / 0線對彼此於該每一行解碼器方塊上扭絞 在一起’並在每對相鄰接的該等記憶儲存體其中一個記憶 儲存體上循一列方向延伸’亦在該對相鄰接的記 中另一記憶儲存體上微另一與該第一列鄰近的方:仔體 記 2. 如申請專利範圍第1項之多重儲存體半導向延伸。 置，其中之每一對該等多個區域I /〇線對係配 把憶裝 憶儲存體中列方向配置之多個感應放大器0复於每〜 3. 如申請專利範圍第2項之多重儲存體半導^方。 置，其中一對區域I/O線對係配置在每一該楚體記埯裝 行之上方 大器 /等感應玫 4. 如申請專利範圍第3項之多重儲存 置，其中每一對該等多個通用Ϊ / 〇線對 憶儲存體中循行方向配置之多個W/L驅 5. 如申請專利範圍第4項之多重儲存 置，其中每一該W/L驅動方塊列上各配 體半 係配 動方 體半 置有 導體 置於 塊列 記愧裝 在每_ 上。 記 導體記愧誓 〜對通用丨〇

   線

   第21頁 451217 六、申請專利範圍 對。 6 ·如申請專利範圍第5項之多重儲存體半導體記憶裝 置，其中該等多對通用I / 0線對係藉甴該等區域I / 〇線對佔 有相同位置之條件，而與每一記憶儲存體之同一W/ L驃動 方塊列處交集的該等各區域I / 〇線對相連接。 7. 如申請專利範園第6項之多重儲存體半導體記憶裝 置，其中該等多對通用I /0線對中每對線對係配置在其未 與區域I / 0線對連接的一個記憶儲存體中一個鄰接的W / L驅 動方塊上。 8. 如申請專利範圍第7項之多重儲存體半導體記憶裝 置’其中之各感應放大器驅動電晶體係配置在各感應放大 器方塊行與各W/ L驅動方塊列之交集處，在該處之該等各 對通用I / 0線對並未與該等各對區域I /〇線對連接。 9. 如申請專利範圍第1項之多重儲存體半導體記憶裝 置，其中之該等每一通用I/O線對各包含多個等化器裝 .置’該等等化器裝置之一端係連接至距離該等丨/〇感應放 大器芕塊甚遠的一個端末點，而另一端則分別連接至每一 記憶儲存裝置和一行解碼之間的一個中間點上；且該等等 化益裝置係以一種寫入-中斷-讀取的模式執行—種等化處 理作業。 丄〇‘一種用以為一多重儲存體半導體記憶裝置配置輸入 及輪出線路的方法，該裝置含有多個I/O感應放大器，循 行方向配置在兩對相鄰列記憶儲存體之間，該方法包括下 列各項步驟：

   第22頁 451217 -i.. 申請專利範圍 -------- 儲存姊以上列方己置多個在該等各記憶儲存體中每一記恃 储存祖上灯方向延伸的多對區域1/〇線對；及 w 係在/^方組向配置多對通用1/〇線對’該等通用1/0線對 情德/驴:碼器上扭绞在一起，並在相鄰的一對該等 隐儲存體中-個記憶儲存體上循-列方向延伸，亦在：： 儲存體中另—個記憶儲存體上循另—相鄰近列方向延伸' 11.如申請專利範圍第1〇項之方法，其中之每一通用1/〇 f對各包括多個等化器裝置，其一端係連接至距離各丨/0 感，放，器甚遠的一個端末點上，而另一端則係連接至位 於每一記憶儲存體和一行解碼器之間的若干中間點上，且 該等等化器裝置係以寫入—中斷—讀取之操作模式執行 處理作業。 1 2. —種多重儲存體記憶裝置，包含： 在一半導體晶圓上被分割為左右兩侧之基本資訊區； 配置在中央部位之一個週邊電路區，用以將每一該 等基本資訊區分割成上，下兩側之次級基本資訊區； 一個I / 0感應放大器方塊，配置在中央部位，用以將 每一次级基本資訊區分割成左，右兩側之記憶區； 一個行解碼器方塊，配置在中央部位，用以將該等 每一記憶區分割成左，右兩側之記憶儲存體；及 多對通用I/O線對，循行方向重覆配置，當一對通用 I / 0線對循一第一列方向延伸時，另一對則在鄰接該等I / 〇 感應放大器方塊的一個記憶儲存體上循一鄰接該第一列之 一第二列方向延伸，該兩對通用I / 0線對係在該等行解瑪

   第23頁 六、申請專利範圍 -- 器=塊上相互扭絞在—起，且其令—對係在鄰接該等行解 碼器方塊之一個記憶儲存體上循謗等第二列方向延伸，而 另一對則係在同一記憶儲存體上循該第一列方向延伸。 13.如f請專利範圍第12項之多重儲存體記憶裝置，其 中之各》玄通用I / 0線對係分別與連接至各自對應之I /〇線感 1 4,如申請專利範圍第1 q < ,,s m Τ / η ^ 弟1 d項之多重儲存體記憶裝置，其 中之一對通用I / 〇線對係 τ /n ^ ^ ^ = p 興—第—記憶儲存體内之一區域 I / 0線對連接’而另一對诵田γ / π —碰# - r- U-- r 適用1 / 0線對則係與一第二記憶儲 存體内之一對區域I / 〇線对相連接。 1 5.如申請專利範圍第1 4 ts ^ ^ @乐14項之多重儲存體記憶裝置，其 中一對已連接至一相同1 / 0感應放大器之通用ί / 0線對係與 一對在每一記憶儲存體中佔有相同位置之區域I / 0線對相 連接。 1 6 _如申請專利範圍第1 5項之多重儲存體記憶裝置，其 中各區域I/O線對係分別配置於在每一列方向配置之記憶 儲存體中之多個感應放大器方塊行上。 1 7.如申請專利範圍第1 6項之多重儲存體記憶裝置，其 中每一該等感應放大器方塊行上各自配置一對區域丨/〇線 對。 1 8.如申請專利範圍第1 6項之多重儲存體記憶裝置，其 中之多個通用I / 0線對係分別配置在每一記憶儲存體内以 行方向配置的多個字組線驅動方塊列上。 1 9.如申請專利範圍第1 8項之多重儲存體記憶裝置，其

   第24頁 4 512 1 7 六、申請專利範圍 中之每一該等字組線驅動方塊列上各配置一對通用I / 0線 對。 2 0.如申請專利範圍第1 8項之多重儲存體記憶裝置，其 中之該等多對通用I / 0線對係分別與沿著該等第二列方向 配置之各字組線驅動方塊列處交集的各對區域ί / 0線對連 接。 2 1.如申請專利範圍第2 0項之多重儲存體記憶裝置，其 中有一感應放大器驅動電路方塊係配置於沿著該等第二列 方向配置的各字組驅動列和各感應放大器方塊行相互交集 之處。 2 2.如申請專利範圍第1 2項之多重儲存體記憶裝置，其 中之多對通用I / 0線對包含多個等化裝置，其一端係連接 至距離該等I / 0感應放大器方塊極遠的一個端末點上，而 另一端則係連接至位於每一記憶儲存體和各行解碼器方塊 之間的若干中間點上，該等等化器裝置係以一種寫入-中 斷-讀取模式執行等化作業之操作。

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