CN1595531A - 半导体器件 - Google Patents

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Abstract

根据本发明，在需要用于存储数据的刷新操作的半导体器件中，在页模式读操作中，将响应行地址所选择的存储单元的数据通过位线对，读出放大器和数据线对读出到主放大器。之后，在将保持在主放大器中的数据输出到外面的同时，连接晶体管关断使得主放大器从存储单元断开，从而，能够对存储单元预充电。同样，在页模式写操作中，在将外部提供的输入数据写入主放大器的同时，能够对存储单元预充电。

Description

半导体器件
技术领域
本发明涉及带有存储单元的半导体器件，该存储单元需要用于存储数据的刷新操作。
背景技术
图12示出了常规DRAM的结构。在图12中，存储单元阵列1001包括沿行方向和列方向排列的很多存储单元；多个成对位线连接到这些存储单元并沿列方向延伸；多个读出放大器沿行方向排列用于放大在这些位线对上的数据；以及沿列方向排列的8n对数据线1001a。而且，一个1/8选择电路1002从这8n对数据线选择n对数据线1001a。一个读取(read)放大器1003放大在由这个1/8选择电路1002选择的这n对数据线上的数据并且将放大的数据输出到外面。一个写放大器1004从一个用于锁存n位的输入数据(写入数据)的锁存器1005接收输入数据并放大该输入数据。
下面描述这种DRAM的页模式读操作和页模式写操作。图13是用于常规页模式读操作的定时图，图14是用于常规页模式写操作的定时图。首先，描述常规页模式读操作。在图13中，在存储单元阵列1001中选择的存储单元的数据由读出放大器放大，以在t1时刻通过位线对输出到8n对数据线1001a。来自8n对数据线1001a上的数据，由1/8选择电路1002选择n对数据，并由读取放大器1003放大选择的数据以输出到外面。在t2，t3和t4每个时刻，通过与在t1时刻所执行的处理同样的处理将n位数据输出到外面。
其次，描述常规页模式写操作。在图14中，由锁存器1005锁存的n位输入数据由写放大器1004放大，并且通过由1/8选择电路1002选择的n对数据线1001a，在t1时刻在存储单元阵列1001a中选择的存储单元中写入放大的数据。在t2，t3和t4每个时刻，通过与在t1时刻所执行的处理同样的处理在所选存储单元中写入输入数据。
此外，例如日本公开专利出版物No.5-6659公开了另一种常规DRAM，其中提供了多个行缓冲器，每一个行缓冲器用于由一个行地址指定的一行，在进行正常存储访问中，一个存储单元阵列的数据被传送到多个行缓冲器中的指定缓冲器，在页模式读操作中从指定行缓冲器输出数据，在页模式写操作中数据写入指定行缓冲器。
然而，在这两种类型的常规DRAM中，存储单元阵列在页模式周期期间处于激活状态，因此，在这个周期期间，不能执行对于存储单元的刷新操作。因此，在其中存储单元的充电保持时间如在纯CMOSDRAM中一样短的情况下，在进行长页访问中刷新操作之间的间隔长，因此，难以保持数据。
发明内容
本发明的一个目的在于提供一种即使在页模式周期期间也能执行对于存储单元的刷新操作的半导体器件。
为了实现这个目的，根据本发明，在页模式读操作中，存储单元的数据首先读到主放大器，并且此后，在将主放大器的数据输出到外面的同时，多个主放大器和多个存储单元彼此断开以执行用于这些存储单元的预充电操作。并且，在页模式写操作中，多个主放大器和多个存储单元彼此断开的同时，在主放大器写入外部提供的输入数据(写入数据)，同时执行对于存储单元的预充电操作。
更明确地，本发明的半导体器件包括多个存储单元；通过晶体管分别连接到多个存储单元的多个位线对；分别连接到多个位线对的多个读出放大器；分别连接到多个读出放大器的多个数据线对；分别连接到多个数据线对的多个主放大器；分别设置在多个读出放大器和多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及存储控制电路，该存储控制电路以接收读出行控制信号，写使能信号，时钟信号，行地址以及列地址这样一种方式控制多个读出放大器，多个主放大器和多个开关电路；当读出行控制信号处于有效电平时，根据时钟信号将从响应行地址所选择的存储单元读出的数据通过位线对，读出放大器和数据线对写入到相应的主放大器中；在将从存储单元读出的数据写入到主放大器中之后，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用多个主放大器中保持的数据对多个位线对预充电；以及当写使能信号处于非有效电平时，根据时钟信号输出响应列地址所选择的主放大器中保持的数据。
可选择地，本发明的半导体器件包括多个存储单元；通过晶体管分别连接到多个存储单元的多个位线对；分别连接到多个位线对的多个读出放大器；分别连接到多个读出放大器的多个数据线对；分别连接到多个数据线对的多个主放大器；分别设置在多个读出放大器和多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及存储控制电路，该存储控制电路执行接收读出行控制信号，写入行控制信号，写使能信号，时钟信号，行地址以及列地址的处理；当读出行控制信号处于有效电平时，根据时钟信号将从响应行地址所选择的存储单元读出的数据通过位线对，读出放大器和数据线对写入到相应的主放大器中；当写使能信号处于有效电平时，将外部提供的输入数据写入到响应列地址所选择的主放大器中，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用从主放大器断开的读出放大器对多个位线对预充电；以及当写入行控制信号处于有效电平时，根据时钟信号通过读出放大器将主放大器中保持的数据写入到响应行地址所选择的存储单元中。
可选择地，本发明的半导体器件包括多个存储单元；通过晶体管分别连接到多个存储单元的多个位线对；分别连接到多个位线对的多个读出放大器；分别连接到多个读出放大器的多个数据线对；分别连接到多个数据线对的多个主放大器；分别设置在多个读出放大器和多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及存储控制电路，该存储控制电路以接收读出行控制信号，写使能信号，写入行控制信号，时钟信号，行地址以及列地址这样一种方式控制多个读出放大器，多个主放大器和多个开关电路；当读出行控制信号处于有效电平时，根据时钟信号将从响应行地址所选择的存储单元读出的数据通过位线对，读出放大器和数据线对写入到相应的主放大器中；在将从存储单元读出的数据写入到主放大器中之后，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用多个主放大器中保持的数据对多个位线对预充电；当写使能信号处于非有效电平时，根据时钟信号输出响应列地址所选择的主放大器中保持的数据；当写使能信号处于有效电平时，将外部提供的输入数据写入到响应列地址所选择的主放大器中，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用从主放大器断开的读出放大器对多个位线对预充电；以及当写入行控制信号处于有效电平时，根据时钟信号将主放大器中保持的数据通过多个读出放大器写入到响应行地址所选择的存储单元中。
根据一个实施例，在本发明的半导体器件中，存储控制电路接收一个列控制信号，并且当写使能信号处于非有效电平时，输出当列控制信号处于有效电平时根据时钟信号响应列地址所选择的主放大器中保持的数据。
根据一个实施例，在本发明的半导体器件中，多个开关电路由布置在多个数据线对和多个主放大器之间的连接晶体管组成，并且存储控制电路控制该连接晶体管以开启，用于当写入行控制信号处于有效电平时，根据时钟信号将主放大器中保持的数据通过读出放大器写入到存储单元中，以及控制该连接晶体管以在除了用于写入数据的时间以外的时间里关断。
根据一个实施例，在本发明的半导体器件中，当紧随写入行控制信号激活之后写使能信号激活时，存储控制电路在将从存储单元读出的数据写入到主放大器中之后将外部提供的输入数据写入到主放大器中。
根据一个实施例，在本发明的半导体器件中，存储控制电路接收列控制信号，并且当写使能信号处于有效电平时，将外部提供的输入信号写入到响应列地址所选择的主放大器中直到列控制信号处于有效电平。
根据一个实施例，在本发明的半导体器件中，存储控制电路将主放大器中保持的数据通过读出放大器写入到存储单元中，当行控制信号处于有效电平时，该读出放大器的放大操作停止。
根据一个实施例，在本发明的半导体器件中，存储控制电路接收列控制信号，并且当写入行控制信号处于有效电平时，当列控制信号处于有效电平时，通过读出放大器将主放大器中保持的数据写入到存储单元中。
根据一个实施例，在本发明的半导体器件中，在读出行控制信号激活之后的时钟周期，对数据线对预充电后，存储控制电路通过数据线对将从存储单元读出的数据写入到主放大器中。
根据一个实施例，在本发明的半导体器件中，存储控制电路接收列控制信号，并且当读出行控制信号激活之后列控制信号激活时，通过读出放大器将从响应行地址所选择的存储单元读出的数据写入到主放大器中。
根据一个实施例，在本发明的半导体器件中，开关电路由布置在数据线对和主放大器之间的连接晶体管组成，并且存储控制电路控制该连接晶体管以在当读出行控制信号处于有效电平时开始将从存储单元读出的数据写入到主放大器中时导通，以及控制该连接晶体管以当每一个数据线对之间的幅度差达到能够由相应的主放大器读出放大的程度时截止。
根据一个实施例，在本发明的半导体器件中，存储控制电路接收刷新控制信号，并且当刷新控制信号处于有效电平时根据时钟信号开始对于存储单元的刷新操作且在一个时钟信号周期内完成该刷新操作。
可选择地，本发明的半导体器件包括多个存储单元；通过晶体管分别连接到多个存储单元的多个位线对；分别连接到多个位线对的多个读出放大器；分别连接到多个读出放大器的多个数据线对；分别连接到多个数据线对的多个主放大器；分别设置在多个读出放大器和多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及存储控制电路，该存储控制电路执行接收写入行控制信号，写使能信号，时钟信号，行地址以及列地址的处理；当写使能信号处于有效电平时，将外部提供的输入数据写入到响应列地址所选择的主放大器中，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用多个主放大器中保持的数据对多个位线对预充电；以及当写入行控制信号处于有效电平时，根据时钟信号通过读出放大器将主放大器中保持的数据写入到响应行地址所选择的存储单元中。
可选择地，本发明的半导体器件包括多个存储单元；通过晶体管分别连接到多个存储单元的多个位线对；分别连接到多个位线对的多个读出放大器；分别连接到多个读出放大器的多个数据线对；分别连接到多个数据线对的多个主放大器；分别设置在多个读出放大器和多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及存储控制电路，该存储控制电路执行接收读出行控制信号，写入行控制信号，写使能信号，时钟信号，行地址以及列地址的处理；当读出行控制信号处于有效电平时，根据时钟信号将从响应行地址所选择的存储单元读出的数据通过位线对，读出放大器和数据线对写入到相应的主放大器中；在将从存储单元读出的数据写入到主放大器中之后，通过断开多个开关电路将多个读出放大器从多个主放大器断开，并且用多个主放大器中保持的数据对多个位线对的每一个预充电至相同电位；以及当写入行控制信号处于有效电平时，根据时钟信号通过读出放大器将主放大器中保持的数据写入到响应行地址所选择的存储单元中。
根据一个实施例，本发明的半导体器件还包括第一行地址锁存器用于接收行地址和时钟信号并且根据时钟信号锁存行地址；第二行地址锁存器用于锁存在从时钟信号延迟给定时间的定时的第一行地址锁存器的输出；以及行控制电路，该行控制电路接收时钟信号和行控制信号，并且当行控制信号处于时钟信号的上升或下降的有效电平时，从第二行地址锁存器的锁存信号延迟给定时间，输出行激活信号。
根据一个实施例，在本发明的半导体器件中，行控制电路接收刷新控制信号并且当刷新控制信号处于时钟信号的上升或下降的有效电平时，从时钟信号的上升或下降延迟给定时间，输出行激活信号，并且用于延迟的给定时间设为超过从第二行地址锁存器的锁存信号到行激活信号输出的延迟时间的时间。
根据一个实施例，在本发明的半导体器件中，当读出行控制信号和写入行控制信号都处于时钟信号的上升或下降的有效电平时，存储控制电路将外部提供的输入数据直接写入到响应行地址和列地址所选择的存储单元中。
根据一个实施例，在本发明的半导体器件中，当将外部提供的输入数据直接写入存储单元时，存储控制电路停止主放大器的放大操作。
根据一个实施例，在本发明的半导体器件中，当写入行控制信号处于时钟信号的上升或下降的有效电平时，在时钟信号的上升或下降之后，存储控制电路立即通过位线对写入主放大器中保持的数据。
因此，根据本发明的半导体器件，由于在页模式读操作中数据由主放大器读出，用多个主放大器可以对多个存储单元预充电并且多个存储单元通过断开开关电路彼此断开，并且因此，在页模式读操作中可以执行用于刷新存储单元的数据的操作。而且，因为在页模式写操作中将外部提供的输入数据写入到主放大器中，当多个主放大器从多个存储单元断开时，能够对存储单元预充电，因此在页模式写操作中可以执行用于刷新存储单元的数据的操作。
特别地，根据一个实施例，当在页模式写操作中将外部提供的输入数据写入主放大器时，将布置在数据线对和主放大器之间的连接晶体管控制为关断。因此，主放大器的负载电容可以相应地降低到数据线对的电容，从而提高页模式写操作的速度。
此外，根据一个实施例，当将主放大器中保持的数据写入存储单元时，读出放大器被置于停止状态。因此，可以避免读出放大器的数据和主放大器的数据之间的冲突，并且从而提高用于将数据写入主放大器的操作速度。
而且，根据一个实施例，当将存储单元的数据写入主放大器时，数据线对的预充电操作和用于通过这些数据线对将存储单元的数据写入主放大器的操作在时钟信号的一个周期内执行。因此，数据能够在除了这个周期外的周期内保持在主放大器中。从而，始终能够执行主放大器的读/写操作。
另外，根据一个实施例，在其中通过数据线对将存储单元的数据写入主放大器的情况下，当数据线对之间的幅度差提高到能够由主放大器放大的程度时，将连接晶体管控制为关断，使得从主放大器断开数据线对。因此，主放大器的负载电容可以相应地降低到数据线对的电容，从而降低功耗。
而且，根据一个实施例，因为在时钟信号的一个周期内可以完成对于存储单元的数据的刷新操作，所以在一个时钟信号的页模式周期内，可以同时执行一个刷新操作。
此外，根据一个实施例，在将外部提供的输入数据写入响应列地址所选择的主放大器之后，可以将这些主放大器的输入数据写入响应行地址所选择的存储单元。因此，在存储单元阵列的给定区域内重复地写入特定数据时，可以将数据写入作为一个单元与响应列地址所选择的一组主放大器有关的存储单元中，且可以缩短这个写操作所必需的时间。
另外，根据一个实施例，在通过读出放大器将响应一个行地址所选择的多个存储单元的数据写入主放大器之后，将这些主放大器的数据写入响应另一个行地址所选择的多个存储单元中。因此，在短时间内可以执行各行存储单元之间的数据复制操作。
而且，根据一个实施例，当读出行控制信号和写入行控制信号都处于时钟信号的上升或下降的有效电平时，将外部提供的输入数据直接写入响应行地址和列地址所选择的存储单元。因此，可以执行DRAM的一般操作。在这种情况下，当与本发明中一样停止主放大器的放大操作时，可以防止将没有响应列地址所选择的主放大器的数据写入存储单元。
附图说明
图1是根据本发明的一个实施例的半导体器件的方框图；
图2是半导体器件中包括的存储核心单元的具体电路图；
图3是半导体器件中包括的行控制信号产生单元的内部电路图；
图4是半导体器件中包括的行地址产生单元的内部电路图；
图5是半导体器件中包括的第一列控制信号产生单元的内部电路图；
图6是半导体器件中包括的第二列控制信号产生单元的内部电路图；
图7是示意半导体器件的页模式读操作的定时图；
图8是示意半导体器件的行控制系统的页模式读操作的定时图；
图9是示意半导体器件的页模式写操作的定时图；
图10是示意半导体器件的行控制系统的页模式写操作的定时图；
图11是示意半导体器件的随机写操作的定时图；
图12是常规半导体器件的整个结构的示意方框图；
图13是示意常规半导体器件的页模式读操作的定时图；和
图14是示意常规半导体器件的页模式写操作的定时图。
具体实施方式
下面参考附图描述根据本发明的优选实施例的DRAM(半导体器件)。
图1示出了DRAM900的结构。在图1中，DRAM900包括行地址产生单元100，行控制信号产生单元200，第一列控制信号产生单元300，第二列控制信号产生单元400，列地址锁存器500，列地址译码器600，行地址预译码器700和存储核心单元800。
又如图4所示，行地址产生单元100接收外部行地址ERADR，时钟CLK，下述从行控制信号产生单元200提供的地址锁存时钟ADLCK，地址转换信号ADSEL和计数时钟CNTCK，并且产生和输出内部行地址IRADR。而且，又如图3所示，行控制信号产生单元200接收时钟CLK，读出行控制信号RRAS，写入行控制信号WRAS，刷新控制信号REF和下述从OR电路901提供的传输门使能信号TGE，并且产生和输出地址锁存时钟ADLCK，地址转换信号ADSEL，计数时钟CNTCK，内部行控制信号IRAS，写入行控制信号标记WRASF和读出行控制信号标记RRASF。
而且，又如图5所示，第一列控制信号产生单元300接收时钟CLK，列控制信号CAS，写使能信号WE以及从行控制信号产生单元200提供的读出和写入行控制信号标记RRASF和WRASF，并且产生和输出/主放大器预充电信号/MPRE，主放大器使能信号MAE，传输门使能信号R TGER，/数据线预充电信号R/DPRER以及第一写使能信号WE1。又如图6所示，第二列控制信号产生单元400接收时钟CLK，列控制信号CAS，写使能信号WE，和从行控制信号产生单元200提供的内部行控制信号IRAS以及读出和写入行控制信号标记RRASF和WRASF，并且产生和输出传输门使能信号W TGEW，/数据预充电信号W/DPREW，第二写使能信号WE2，读出放大器使能信号SEN和输出使能信号OE。
另外，列地址锁存器500接收外部列地址CADR并产生和输出外部列地址锁存信号CADRL。列地址译码器600接收从列地址锁存器500提供的外部列地址锁存信号CADRL并产生和输出数据选择信号(7:0)DSEL。OR电路901接收分别从第一和第二列控制信号产生单元300和400提供的传输门使能信号R TGER和传输门使能信号W TGEW，并输出传输门使能信号TGE。而且，OR电路902接收分别从第一和第二列控制信号产生单元300和400提供的/数据线预充电信号R/DPRER和/数据线预充电信号W/DPREW，并输出/数据线预充电信号/DPRE。此外，OR电路903接收分别从第一和第二列控制信号产生单元300和400提供的第一和第二写使能信号WE1和WE2，并输出写使能信号WE。
而且，存储核心单元800具有如图2所示的内部结构。现在描述图2所示的结构。图2的存储核心单元800包括多个存储单元块803，805等以及分别布置在存储单元块803，805等右手侧的读出放大器块802，804等。每一个存储单元块803，805等具有以列方向排列的8n个(其中n是1或更多的整数)位线对(BL0，/BL0)至(BL(8n-1)，/BL(8n-1))，这些位线对的每一个连接到很多的存储单元MC，并且通过使用以行方向排列的很多字线WL选择这些存储单元。另一方面，每个读出放大器块802，804等具有8n个读出放大器SA0到SA(8n-1)，并且这些读出放大器分别连接到相应的位线对且通过8n对连接晶体管(TU0，TL0)至(TU(8n-1)，TL(8n-1))分别连接到以列方向排列的8n个数据线对(DL0，/DL0)至(DL(8n-1)，/DL(8n-1))。
8n个数据线对分别连接到8n个数据线预充电电路P0到P(8n-1)，并且8n个连接晶体管对(CU0，CL0)至(CU(8n-1)，CL(8n-1))布置在数据线对图中的右手侧。此外，8n个连接晶体管对分别连接到8n个主放大器数据线对(MD0，/MD0)至(MD(8n-1)，/MD(8n-1))，这些主放大器数据线对分别连接到8n个主放大器MA0到MA(8n-1)，并且8n个主放大器预充电电路MP0到MP(8n-1)分别连接到图中的再右手侧。8n个连接晶体管对(CU0，CL0)至(CU(8n-1)，CL(8n-1))的每一个用作用于连接/断开读出放大器SA和相应主放大器MA的开关电路。当断开一个连接晶体管对，紧连数据线预充电电路P的相应的数据线对断开，并且因此，降低了相应主放大器MA的负载电容。在其中没有提供8n个连接晶体管对(CU0，CL0)至(CU(8n-1)，CL(8n-1))的情况下，布置在读出放大器SA附近的连接晶体管对(TU0，TL0)至(TU(8n-1)，TL(8n-1))用作开关电路。
在主放大器数据线对MD的图中右手侧的末端连接到8n个选择开关对(SU0，SL0)至(SU(8n-1)，SL(8n-1))，并且这8n个选择开关对中8n个选择开关SU0到SU(8n-1)连接到n个信号线813U。输出缓冲器806提供给信号线813U，使得输出缓冲器806能够接收来自第二列控制信号产生单元400的输出使能信号OE用于控制从这n个信号线813U输出的数据。而且，其他的8n个选择开关SL0到SL(8n-1)连接到n个信号线813L，并且信号线813U和信号线813L通过输入缓冲器807和808连接到输入数据锁存器812。输入数据锁存器812接收外部提供的输入数据(写入数据)，并且输入数据通过输入缓冲器807和808传输到这8n对选择开关。根据时钟CLK控制输入数据锁存器812，并且根据从图1所示的OR电路903提供的写使能信号WE控制输入缓冲器807和808。
根据从图1所示的列地址译码器600提供的数据选择信号(7:0)DSEL控制8n个选择开关对(SU0，SL0)至(SU(8n-1)，SL(8n-1))。根据从第一列控制信号产生单元300提供的/主放大器预充电信号/MPRE控制8n个主放大器预充电电路MP，并且根据从第一列控制信号产生单元300提供的主放大器使能信号MAE控制8n个主放大器MA。此外，根据从OR电路901提供的传输门使能信号TGE控制8n对连接晶体管CU和CL，并且根据从OR电路902提供的/数据线预充电信号/DPRE控制8n个数据线预充电电路P。图2所示的行译码器750接收分别在图1中示出的从OR电路902提供的/数据线预充电信号/DPRE，从行地址预译码器700提供行预译码信号ADEC，从OR电路901提供的传输门使能信号TGE以及块选择信号BKE，并且当块选择信号BKE相应于各自的块时，行译码器750选择并激活相应的字线WL，将读出放大器使能信号SE输出到相应的读出放大器SA，并激活相应的传输SW信号使得开启晶体管(TU0，TL0)至(TU(8n-1)，TL(8n-1))相应连接对。
图1所示的行地址产生单元100，行控制信号产生单元200，第一列控制信号产生单元300，第二列控制信号产生单元400，列地址锁存器500，列地址译码器600，行地址预译码器700，三个OR电路901至903和图2所示的行译码器750一起构成存储控制电路850。
尽管在附图中没有示出，但是读出放大器块802包括位于各读出放大器SA附近的8n个预充电电路，每一个预充电电路用于对每一对位线对(BL0，/BL0)至(BL(8n-1)，/BL(8n-1))预充电至给定相同电位，并且根据从行译码器750提供的位线预充电控制信号控制每一个预充电电路。
下面参考图1至图6所示的电路结构描述在DRAM900的页模式访问操作期间执行的页模式访问操作和刷新操作。
首先，描述页模式读操作和刷新操作。图7是示意整个页模式读操作的定时图(其中读4次数据)。
在图7中，当读出行控制信号RRAS经历t1时刻时钟信号上升时的H变换时，读出行控制信号标记RRAS经历H变换，该读出行控制信号标记RRASF对应于图3的行控制信号产生单元200的D触发器(以下称为DFF)201的输出，并且因此，通过AND电路213和OR电路218激活内部行控制信号(行激活/停止信号)IRAS。结果，行系统操作开始。
当内部行控制信号IRAS经历H变换时，图2的行译码器750响应根据从行地址预译码器700提供的行预译码信号的外部行地址，选择并开启给定存储单元块(例如，存储单元块803)中的给定字线WL。结果，通过晶体管t连接到因此置于ON状态的该字线WL的存储单元MC的数据输出到位线BL和/BL。另一方面，在图6的第二列控制信号产生单元400中，通过AND电路417和419激活读出放大器使能信号使得启动相应的读出放大器SA，并且因此，放大输出到位线BL和/BL上的数据。
在t2时刻时钟信号上升时，通过DFF302和图5第一列控制信号产生单元300的反相器306使/主放大器预充电信号禁止，并且因此，主放大器数据线对MD预充电。同时，通过反相器312，DFF311和AND电路319使主放大器使能信号禁止，使得停止主放大器MA0到MA(8n-1)的操作。之后，当经过延迟电路305的延迟时间，/数据线预充电信号R通过DFF307激活且/数据线预充电信号通过图1的OR电路902激活，使得复位成对数据线DL和/DL的预充电。此外，传输门使能信号R通过图5的DFF309激活且传输门使能信号通过图1的OR电路901激活，使得开启连接晶体管TU和TL。另外，传输SW信号由图2的行译码器750激活，使得开启连接晶体管CU和CL，并且因此，读出到位线BL和/BL上的数据输出到主放大器数据线对MD。之后，当经过延迟电路313的延迟时间，主放大器MA由通过DFF311和AND电路319激活主放大器使能信号启动，使得可以放大并保持输出到主放大器数据线对MD的数据。从而，将存储单元MC的数据写入主放大器MA中。在这点上，当数据线DL和/DL间的幅度差变为可以由主放大器MA读出放大的差异时，即当经过图5的延迟电路310的延迟时间时，连接晶体管TU，TL，CU和CL由通过DFF309禁止传输门使能信号控制为关断。以这种方式，在主放大器MA的数据放大操作时，数据线对DL和/DL从主放大器MA断开，并且因此，降低主放大器MA的负载电容以降低功耗。
而且，在连接晶体管TU，TL，CU和CL关断后，当经过图3的行控制信号产生单元200的延迟电路208的延迟时间，复位DFF204使内部行控制信号IRAS禁止，并且由行译码器750关断字线WL。另外，停止读出放大器SA的操作，使得位线BL和/BL预充电至给定电位。从而，行系统操作结束。因为t2时刻时钟信号上升时列控制信号CAS处于H电平且写使能信号WE处于L电平，所以输出使能信号通过图6的第二列控制信号产生单元400的反相器412，AND电路411和DFF418激活使得开启输出缓冲器806。在这点上，在选择开关SU0到SU(8n-1)之间，根据由图1的列地址译码器600提供的数据选择信号(7:0)，选择相应外部列地址C0的n个选择开关，由此，保持在主放大器MA中的n位数据D0通过所选的选择开关SU和输出缓冲器806输出到外面。
在t3时刻，因为在时钟信号上升时列控制信号CAS处于H电平且写使能信号WE处于L电平，所以输出使能信号以上述相同方式激活。因此，在主放大器MA中保持的8n个数据中，响应外部列地址C1所选择的n位数据D1通过置于ON状态的这n个选择开关SU输出到外面。
随后，在t4时刻，因为在时钟信号上升时刷新控制信号处于H电平，所以图3的行控制信号产生单元200的DFF213的输出经历H变换，因此，当t4时刻后经过延迟电路214和216的总延迟时间时，内部行控制信号IRAS经历H变换。因此，行译码器750开启响应图4的行地址产生单元100的刷新计数器103的输出地址的字线WL并且通过晶体管t连接到该字线WL的存储单元MC的数据输出到位线BL和/BL。而且，读出放大器使能信号通过第二列控制信号产生单元400的AND电路417和419激活使得启动读出放大器SA，放大输出到位线BL和/BL上的数据，并且将放大数据再次写入所选存储单元MC中。之后，当经过图3的行控制信号产生单元200的延迟电路221的延迟时间时，内部行控制信号IRAS通过DFF215禁止，且字线WL由行译码器750关断，使得停止读出放大器SA的操作，以及位线BL和/BL预充电至给定相同电位。从而，刷新操作结束。
在t4时刻，因为时钟信号上升时列控制信号CAS处于H电平且写使能信号WE处于L电平，所以输出使能信号以上述相同的方式激活。因此，在主放大器MA中保持的8n个数据中，响应外部列地址C2所选择的n位数据D2通过置于ON状态的这n个选择开关SU输出到外面。
以这种方式，在t4时刻同时执行读操作和刷新操作。
在下一个t5时刻，以与t3时刻相同的方式，通过置于ON状态的这n个选择开关SU将响应外部列地址C3从主放大器MA中保持的8n个数据中选择的n位数据D3输出到外面。
在t6时刻，因为时钟信号上升时列控制信号CAS处于L电平，所以输出使能信号通过AND电路411和图6列控制信号产生单元400的DFF418禁止，使得将输出数据置于Hi-z(高阻抗)状态。
接下来描述页模式写操作和刷新操作。图9是示意这种页模式写操作的定时图(其中写4次数据)。
在图9中，当写入行控制信号WRAS在时钟信号上升时经历H变换时，内部行控制信号IRAS经历H变换以与在图7的t1时刻和t2时刻相同的方式启动行系统操作。从而，响应行地址R0所选的存储单元MC的数据写入主放大器MA中。
在t2时刻，因为在时钟信号上升时列控制信号CAS处于H电平且写使能信号WE处于H电平，图5第一列控制信号产生单元300的传输门使能信号R经历L变换，使得关断连接晶体管TU，TL，CU和CL。之后，第二写使能信号通过图6的第二列控制信号产生单元400的AND电路409和DFF406激活，并且写使能信号通过图1的OR电路903激活，使得开启输入缓冲器807和808。结果，输入数据D0通过响应从图1的列地址译码器600提供的数据选择信号(7:0)所选择的n个选择开关SU写入相应的n个主放大器MA。
在t3时刻，因为在时钟上升时刷新控制信号处于H电平，图3的行控制信号产生单元200的DFF213的输出经历H变换，因此，当从t3时刻经过相应于延迟电路214和216的总延迟时间的给定时间，内部行控制信号IRAS经历H变换。从而，在图4的行地址产生单元100中，刷新计数器103的输出地址作为内部地址输出，行译码器750开启响应内部地址的所选择的字线WL，并且通过晶体管t连接到字线WL的存储单元MC的数据输出到字线BL和/BL。而且，读出放大器使能信号通过图6列控制信号产生单元400的AND电路417和419激活，使得启动读出放大器SA。因此，放大位线BL和/BL上的数据并且将放大数据再次写入所选存储单元MC。之后，当经过图3的延迟电路221的延迟时间时，内部行控制信号IRAS经历L变换，并且因此，行译码器750关断字线WL，使得停止读出放大器SA的操作，并且位线BL和/BL预充电至相同电位。从而，刷新操作结束。
在该t3时刻，因为在时钟信号上升时列控制信号CAS处于H电平且写使能信号WE处于H电平，所以第二写使能信号在时钟信号上升的同时通过图6的第二列控制信号产生单元400的AND电路409和DFF406激活。写使能信号通过图1的OR电路903激活，使得通过输入缓冲器807和808将由输入数据锁存器812锁存的输入数据D1传输到8n个选择开关SU。响应于根据从图1的列地址译码器600提供的数据选择信号(7:0)的外部列地址C1，从8n个选择开关SU中选择n个选择开关SU，n位输入数据D1仅通过所选择的n个选择开关SU写入相应的n位主放大器MA。
以这种方式，在t3时刻同时执行写操作和刷新操作。
在下一个t4时刻，因为在时钟的上升时列控制信号CAS处于H电平且写使能信号WE处于H电平，n位输入数据D2以与t3时刻相同的方式写入所选n个主放大器MA。
而且，在t4时刻，当写入行控制信号WRAS在时钟信号的上升时经历H变换时，图3的行控制信号产生单元200的DFF202的输出，即写入行控制信号标记WRASF经历H变换，并且内部行控制信号(行激活/停止信号)IRAS经历H变换，从而行系统操作启动。因此，行译码器750开启响应外部行地址R0所选择的字线WL。在这点上，在其中写入行控制信号标记WRASF处于H电平的情况下，即使当字线WL置于ON时，读出放大器SA也能通过由图6列控制信号产生电路400的反相器416和AND电路419保持读出放大器使能信号为L电平来保持在停止状态。因此，在用于在存储单元MC的数据上重写输入数据的写操作中，能够避免主放大器MA的输出和读出放大器SA的输出之间的冲突，使得不花费长久的时间写入输入数据。
在下一个t5时刻，因为在时钟信号的上升时写入行控制信号标记WRASF处于H电平且列控制信号CAS处于H电平，/数据线预充电信号W通过图6的第二列控制信号产生单元400的AND电路401和DFF402激活并且从图1的OR电路902提供的数据线预充电信号激活，使得复位数据线DL和/DL的预充电。而且，传输门使能信号W通过DFD404激活并且从图1的OR电路901提供的传输门使能信号激活，使得开启连接晶体管TU，TL，CU和CL。因此，8n个主放大器MA的数据通过数据线对DL和/DL以及位线对BL和/BL开始写入由字线WL所选择的存储单元MC。当经过图6的第二列控制信号产生单元400的延迟电路405的延迟时间时，传输门使能信号W经历L变换，使得控制关断连接晶体管TU，TL，CU和CL。当传输门使能信号经历L变换时，读出放大器使能信号由AND电路419激活，使得继续通过读出放大器SA将数据写入存储单元MC。当在传输门使能信号的L变换之后经过图3的行控制信号产生单元200的延迟电路208的延迟时间时，DFF204复位使得使内部行控制信号IRAS禁止。因此，行译码器750关断字线WL，读出放大器SA的操作停止，且位线BL和/BL预充电至给定电位。从而，行系统操作结束。
同时，在t5时刻，因为在时钟信号的上升时写使能信号WE处于H电平，所以在时钟信号上升稍后第二写使能信号通过图6的第二列控制信号产生单元400的DFF406激活，并且从图1的OR电路903提供的写使能信号经历H变换。因此，在存储单元MC中主放大器MA的数据写操作稍后，根据时钟信号锁存的外部提供的输入数据D3开始写入所选主放大器MA和存储单元MC。
在图9的定时图中，在其中t4时刻的写入行控制信号标记WRAS处于H电平以及t5时刻的列控制信号CAS处于H高电平的情况下，主放大器MA的数据在t5时刻写入所选存储单元MC。但是，如果没有必要通过用列控制信号CAS控制写操作，则当t4时刻写入行控制信号标记WRASF经历H变换时，写模式确定。因此，在这种情况下，确定写模式之后，主放大器MA的数据立即写入所选存储单元MC，从而，可迅速地执行数据写入。
下面根据图8描述页模式读操作期间的行控制定时。
在图8中，因为t1时刻读出行控制信号RRSA处于H电平，在图4的行地址产生单元100中，外部行地址R0在时钟信号上升时由第一外部行地址锁存器101锁存，并且然后在图3的行控制信号产生单元200的延迟电路206的延迟时间之后，即延迟时间直到完成前周期的位线预充电，地址锁存时钟上升。因此，第一外部行地址锁存器101的输出由图4的第二外部行地址锁存器102锁存并由选择器104选择，使得作为外部行地址输出到图1的行地址预译码器700。因此，在由图3的行控制信号产生单元(行控制电路)200的延迟电路207延迟一个用于预译内部行地址所必需的给定时间之后，内部行控制信号IRAS激活使得启动行系统操作。因此，由于直到完成前周期的位线预充电才能停止等待用于下个周期的内部行地址的输出，即使当前周期的处理超过下一时钟周期的开始时，在前周期的处理期间内部行地址也不改变。从而，可以有效防止误操作。
在t3时刻，当刷新控制信号在时钟信号上升时经历H变换时，在从时钟信号的上升到图3的延迟电路214的延迟时间之后，即在经过一个时间直到完成前周期的位线预充电之后，设定图3的置位/复位电路219，使得激活地址开关信号。因此，在图4的行地址产生单元100中，选择器104切换到刷新计数器103侧，从而刷新计数器103的输出(＝CNT0)作为内部行地址输出到图1的行地址预译码器700。之后，在由图3的行控制信号产生单元200的延迟电路216延迟一个用于预译内部行地址所必需的时间之后，内部行控制信号IRAS激活使得启动刷新操作。因此，由于直到完成前周期的位线预充电为止用于刷新操作的内部行地址不允许输出，所以即使在自动刷新周期期间也能执行前周期的末端部分。在激活内部行控制信号IRAS之后，当经过图3的延迟电路221的延迟时间，DFF215复位使得使内部行控制信号IRAS禁止。从而，在一个时钟信号周期内完成刷新操作。
图10示出了页模式写操作行控制定时。在图10中，在t1时刻和t3时刻执行的处理与图8中执行的一样。当t1时刻写入行控制信号WRAS经历H变换时，外部行地址在与t1时刻相同的定时锁定，并且内部行控制信号IRAS激活。完成前周期的刷新操作之后，行系统操作启动。
下面图11示出了本实施例的用于DRAM900的随机写入定时，现在描述该随机写入定时。
在图11中，当读出行控制信号RRAS和写入行控制信号WRAS在t1时刻时钟信号上升时经历H变换时，从图3的行控制信号产生单元200的DFF201提供的读出行控制信号标记RRASF激活，从DFF202提供的写入行控制信号标记WRASF激活，并且内部行控制信号(行激活/停止信号)IRAS激活，使得启动行系统操作。当内部行控制信号IRAS激活时，行译码器750从行地址预译码器700接收行预译码信号，并响应外部行地址选择和开启字线WL。因此，通过晶体管t连接到字线WL的存储单元MC的数据输出到位线BL和/BL。而且，读出放大器使能信号通过图6的第二列控制信号产生单元400的AND电路417和419激活使得启动读出放大器SA，并放大输出到位线BL和/BL的数据。
在t2时刻，由于在时钟信号上升时读出行控制信号标记RRASF处于H电平，写入行控制信号标记WRASF处于H电平，列控制信号CAS处于H电平以及写使能信号WE处于H电平，/数据线预充电信号R通过图5列控制信号产生单元300的DFF302激活且从图1的OR电路902提供的/数据线预充电信号激活，使得复位数据线DL和/DL的预充电。另外，传输门使能信号W通过DFF309和从图1的OR电路901提供的传输门使能信号激活，使得开启连接晶体管TU，TL，CU和CL。因此，由输入数据锁存器812锁存的输入数据通过根据从列地址译码器600提供的数据选择信号(7:0)响应外部列地址所选择的n个选择开关SU以及通过连接到所选开关SU的主放大器数据线对MD，数据线对DL和/DL及位线对BL和/BL写入由字线WL所选择的存储单元MC中。在这点上，主放大器使能信号通过图5第一列控制信号产生单元300的NAND电路320，DFF318及AND电路319禁止使得停止主放大器MA0至MA(8n-1)的操作。因此，能够防止不是响应外部列地址所选择的主放大器MA的数据写入存储单元MC中。
之后，传输门使能信号W在图6的延迟电路405的延迟时间之后禁止，并且连接晶体管TU，TL，CU和CL置于OFF。随后，经过图3的延迟电路208的延迟时间之后，DFF204复位，并且因此，内部行控制信号IRAS禁止，并且行译码器750关断字线WL，读出放大器SA的操作停止，以及位线BL和/BL预充电。从而，行系统操作结束。
描述至此，根据本发明，即使在页模式周期期间也能执行对于存储单元的刷新操作，并且因此，本发明能够有效适用于半导体器件，例如DRAM，包括需要用于存储数据的刷新操作的存储单元。

Claims (20)

1.一种半导体器件，包括：
多个存储单元；
通过晶体管分别连接到所述多个存储单元的多个位线对；
分别连接到所述多个位线对的多个读出放大器；
分别连接到所述多个读出放大器的多个数据线对；
分别连接到所述多个数据线对的多个主放大器；
分别设置在所述多个读出放大器和所述多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及
存储控制电路，
其中所述存储控制电路以如下方式控制所述多个读出放大器，所述多个主放大器和所述多个开关电路：
接收读出行控制信号，写使能信号，时钟信号，行地址以及列地址；
当所述读出行控制信号处于有效电平时，根据所述时钟信号将从响应所述行地址所选择的存储单元读出的数据通过所述位线对，所述读出放大器和所述数据线对写入到相应的主放大器中；
在将从所述存储单元中读出的所述数据写入到所述主放大器中之后，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用在所述多个主放大器中保持的所述数据对所述多个位线对预充电；以及
当所述写使能信号处于非有效电平时，根据所述时钟信号输出在响应所述列地址所选择的所述主放大器中保持的数据。
2.一种半导体器件，包括：
多个存储单元；
通过晶体管分别连接到所述多个存储单元的多个位线对；
分别连接到所述多个位线对的多个读出放大器；
分别连接到所述多个读出放大器的多个数据线对；
分别连接到所述多个数据线对的多个主放大器；
分别设置在所述多个读出放大器和所述多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及
一个存储控制电路，
其中所述存储控制电路执行如下处理：
接收读出行控制信号，写入行控制信号，写使能信号，时钟信号，行地址以及列地址；
当所述读出行控制信号处于有效电平时，根据所述时钟信号将从响应所述行地址所选择的存储单元读出的数据通过所述位线对，所述读出放大器和所述数据线对写入到相应的主放大器中；
当所述写使能信号处于有效电平时，将外部提供的输入数据写入到响应所述列地址所选择的主放大器中，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用从所述主放大器断开的所述读出放大器对所述多个位线对预充电；以及
当所述写入行控制信号处于有效电平时，根据所述时钟信号将在所述主放大器中保持的数据通过所述读出放大器写入到响应所述行地址所选择的存储单元中。
3.一种半导体器件，包括：
多个存储单元；
通过晶体管分别连接到所述多个存储单元的多个位线对；
分别连接到所述多个位线对的多个读出放大器；
分别连接到所述多个读出放大器的多个数据线对；
分别连接到所述多个数据线对的多个主放大器；
分别设置在所述多个读出放大器和所述多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及
一个存储控制电路，
其中所述存储控制电路以如下方式控制所述多个读出放大器，所述多个主放大器和所述多个开关电路：
接收读出行控制信号，写使能信号，写入行控制信号，时钟信号，行地址以及列地址；
当所述读出行控制信号处于有效电平时，根据所述时钟信号将从响应所述行地址所选择的存储单元读出的数据通过所述位线对，所述读出放大器和所述数据线对写入到相应的主放大器中；
在将从所述存储单元读出的所述数据写入到所述主放大器中之后，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用在所述多个主放大器中保持的所述数据对所述多个位线对预充电；
当所述写使能信号处于非有效电平时，根据所述时钟信号输出在响应所述列地址所选择的所述主放大器中保持的数据；
当所述写使能信号处于有效电平时，将外部提供的输入数据写入到响应所述列地址所选择的主放大器中，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用从所述主放大器断开的所述读出放大器对所述多个位线对预充电；以及
当所述写入行控制信号处于有效电平时，根据所述时钟信号将在所述主放大器中保持的数据通过所述多个读出放大器写入到响应所述行地址所选择的存储单元中。
4.根据权利要求1或3的半导体器件，
其中所述存储控制电路接收列控制信号，并且当所述写使能信号处于非有效电平时，输出当所述列控制信号处于有效电平时根据所述时钟信号在响应所述列地址所选择的主放大器中保持的数据。
5.根据权利要求2或3的半导体器件，
其中所述多个开关电路由布置在所述多个数据线对和所述多个主放大器之间的连接晶体管组成，以及
所述存储控制电路控制所述连接晶体管以开启用于当所述写入行控制信号处于有效电平时，根据所述时钟信号将所述主放大器中保持的数据通过所述读出放大器写入到所述存储单元中，并且控制所述连接晶体管以在除了用于写入所述数据的时间之外的时间里关断。
6.根据权利要求2或3的半导体器件，
其中当所述写使能信号在紧随所述读出行控制信号激活之后激活时，所述存储控制电路在将从所述存储单元读出的所述数据写入到所述主放大器中之后将所述外部提供的输入数据写入到所述主放大器中。
7.根据权利要求2或3的半导体器件，
其中所述存储控制电路接收列控制信号，并且当所述写使能信号处于有效电平时，将所述外部提供的输入数据写入到响应所述列地址所选择的所述主放大器中直到所述列控制信号处于有效电平。
8.根据权利要求2或3的半导体器件，
其中所述存储控制电路通过所述读出放大器将在所述主放大器中保持的所述数据写入到所述存储单元中，当所述写入行控制信号处于有效电平时，停止所述读出放大器的放大操作。
9.根据权利要求2或3的半导体器件，
其中所述存储控制电路接收列控制信号，并且当所述写入行控制信号处于有效电平时，当所述列控制信号处于有效电平时将在所述主放大器中保持的所述数据通过所述读出放大器写入到所述存储单元中。
10.根据权利要求1，2或3的半导体器件，
其中，在所述读出行控制信号激活后的时钟周期，对所述数据线对预充电之后，所述存储控制电路将从所述存储单元读出的数据通过所述数据线对写入到所述主放大器中。
11.根据权利要求1，2或3的半导体器件，
其中所述存储控制电路接收列控制信号，并且当所述列控制信号在所述读出行控制信号激活后被激活时，将从响应所述行地址所选择的所述存储单元读出的数据通过所述读出放大器写入到所述主放大器中。
12.根据权利要求1，2或3的半导体器件，
其中所述开关单元由布置在所述数据线对和所述主放大器之间的连接晶体管组成，以及
所述存储控制电路控制所述连接晶体管以在当所述读出行控制信号处于有效电平时开始将从所述存储单元读出的所述数据写入到所述主放大器时开启，并且控制所述连接晶体管以当每一个数据线对之间的幅值差达到能够由相应主放大器读出放大的程度时关断。
13.根据权利要求1，2或3的半导体器件，
其中所述存储控制电路接收刷新控制信号，并且当所述刷新控制信号处于有效电平时根据所述时钟信号启动用于所述存储单元的刷新操作，并且在一个时钟信号周期内完成所述刷新操作。
14.一种半导体器件，包括：
多个存储单元；
通过晶体管分别连接到所述多个存储单元的多个位线对；
分别连接到所述多个位线对的多个读出放大器；
分别连接到所述多个读出放大器的多个数据线对；
分别连接到所述多个数据线对的多个主放大器；
分别设置在所述多个读出放大器和所述多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及
一个存储控制电路，
其中所述存储控制电路执行如下处理：
接收写入行控制信号，写使能信号，时钟信号，行地址以及列地址；
当所述写使能信号处于有效电平时，将外部提供的输入数据写入到响应所述列地址所选择的主放大器中，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用所述多个主放大器中保持的所述数据对所述多个位线对预充电；以及
当所述写入行控制信号处于有效电平时，根据所述时钟信号通过所述读出放大器将所述主放大器中保持的数据写入到响应所述行地址所选择的存储单元中。
15.一种半导体器件，包括：
多个存储单元；
通过晶体管分别连接到所述多个存储单元的多个位线对；
分别连接到所述多个位线对的多个读出放大器；
分别连接到所述多个读出放大器的多个数据线对；
分别连接到所述多个数据线对的多个主放大器；
分别设置在所述多个读出放大器和所述多个主放大器之间的多个开关电路，每一个开关电路用于将相应的读出放大器连接到相应的主放大器或从相应的主放大器断开；以及
存储控制电路，其中所述存储控制电路执行如下处理：
接收读出行控制信号，写入行控制信号，写使能信号，时钟信号，行地址以及列地址；
当所述读出行控制信号处于有效电平时，根据所述时钟信号通过所述位线对，所述读出放大器和所述数据线对将从响应所述行地址所选择的存储单元读出的数据写入到相应的主放大器中；
在将从所述存储单元读出的所述数据写入到所述主放大器中之后，通过断开所述多个开关电路将所述多个读出放大器从所述多个主放大器断开，并且用在所述多个主放大器中保持的所述数据对所述多个位线对预充电，使其每一个至相同电位；以及
当所述写入行控制信号处于有效电平时，根据所述时钟信号通过所述读出放大器将所述主放大器中保持的数据写入响应所述行地址所选择的存储单元。
16.根据权利要求1，2，3，14或15的半导体器件，还包括：
第一行地址锁存器，用于接收所述行地址和所述时钟信号并且根据所述时钟信号锁存所述行地址；
第二行地址锁存器，用于在从所述时钟信号延迟给定时间的定时锁存所述第一行地址锁存器的输出；以及
行控制电路，
其中所述行控制电路接收所述时钟信号和行控制信号，并且当所述行控制信号在所述时钟信号的上升或下降时处于有效电平时，从所述第二行地址锁存器的锁存信号延迟给定时间，输出行激活信号。
17.根据权利要求16的半导体器件，
其中所述行控制电路接收刷新控制信号，并且当所述刷新控制信号在所述时钟信号的上升或下降时处于有效电平时，从所述时钟信号的上升或下降延迟给定时间，输出所述行激活信号，以及
所述用于该延迟的给定时间设为超过从所述第二行地址锁存器的所述锁存信号到所述行激活信号的输出的延迟时间的时间。
18.根据权利要求2或3的半导体器件，
其中当所述读出行控制信号和所述写入行控制信号都在所述时钟信号的上升或下降时处于有效电平时，所述存储控制电路将所述外部提供的输入数据直接写入到响应所述行地址和所述列地址所选择的存储单元中。
19.根据权利要求18的半导体器件，
其中当所述外部提供的输入数据直接写入所述存储单元时，所述存储控制电路停止所述主放大器的放大操作。
20.根据权利要求2或3的半导体器件，
其中当所述写入行控制信号在所述时钟信号的上升或下降时处于有效电平时，在所述时钟信号的上升或下降后，所述存储控制电路通过所述位线对立刻将所述主放大器中保持的所述数据写入。
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