CN1667752A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN1667752A
CN1667752A CN200510056326.7A CN200510056326A CN1667752A CN 1667752 A CN1667752 A CN 1667752A CN 200510056326 A CN200510056326 A CN 200510056326A CN 1667752 A CN1667752 A CN 1667752A
Authority
CN
China
Prior art keywords
bit line
bit lines
lbl
circuit
ground bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510056326.7A
Other languages
English (en)
Other versions
CN100463076C (zh
Inventor
菅原毅
藤本幸宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1667752A publication Critical patent/CN1667752A/zh
Application granted granted Critical
Publication of CN100463076C publication Critical patent/CN100463076C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供能够防止存储单元的漏电流引起的误动作的半导体存储装置。本发明的半导体存储装置具有：第1位线及第2位线、有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第1位线与第2位线的存储单元、读出数据时预先将所述第1位线及第2位线充电到规定电位的预充电电路、保持所述第1位线及第2位线的电位的保持电路、连接于所述第1位线的读出电路、一端的端子连接于所述第2位线而另一端的端子连接于地线，且从所述第2位线泄漏电流的泄漏电路。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及SRAM(静态随机访问存储器)。
背景技术
近年来，由于微细加工技术的进步与系统性能提高的要求，半导体存储装置谋求大容量化与高速化。图8是表示SRAM的一个例子的电路图。
多个存储单元(MC)在行方向上配置。所述多个存储单元以规定个数平均分割形成多个子阵列。在子阵列上设有字线(WL)本地位线对(LBL，/LBL)。子阵列的存储单元连接于本地位线对和分别对应的字线(WL)上。在本地位线上连接写入电路和预充电(pre-charge)电路。在写入电路上连接写入用全局(global)位线对(WGBL，/WGBL)。在本地位线(LBL)上连接读出电路。读出电路连接于读出用全局位线(RGBL)。
在这样构成的SRAM中，读出电路只在本地位线上连接。这样的单端型读出电路能够减少读出用全局位线的条数。又，如果由于存储单元的容量与配线容量而增大位线容量的负荷，则读出动作变慢。但是，由于如图8所示的SRAM那样将本地位线分层化，所以消减了位线的电容负荷。
在对上述SRAM进行访问的情况下，将字线激活。这时，通常在这时只使具有激活的字线的子阵列的本地位线的预充电动作失去活性。这根据在字线激活时输入的地址信号，用选择相应的子阵列的区域的方法进行。
但是，由于不能够进行区域选择或进行区域选择的信号迟缓，有时候SRAM不能等待。发生这样的状态的装置的例子，有例如将内容地址存储器(CAM)与SRAM加以连接的转移后备缓冲器(TLB，即Translation Look-aside Buffer)。内容地址存储器与SRAM通过多条匹配线连接。TLB根据地址信号，利用内容地址存储器(CAM)生成的活性信号选择字线(WL)。这时，进行区域选择的信号必须将匹配线合成后生成。因此，进行区域选择的信号比选择字线的活性信号要迟。总之，在决定区域选择信号之前SRAM不能工作，结果是，到数据输出为止的时间延迟了。
作为解决这个问题的方法，可以考虑转移到方法，即不管字线是否已经激活，使所有的本地位线的预充电动作失去活性。这时，字线未激活的区域的本地位线变为高浮动(floating high)状态。所谓该高浮动状态，是指一度得到电源电压Vcc供应，达到高电平之后，停止提供电源电压Vcc的状态。在微细化的晶体管中，漏电流增大，而且与多个作为漏电源的晶体管相连接的本地位线上漏电流更加增大。在漏电流多的情况下，不能够在高浮动状态下维持高电平，本地线位的电位变为低电平从而使动作不良。
为了保持高电平以便不发生这种动作不良的情况，有在本地位线上附加保持高电平用的P型MOS晶体管的方法。图9是表示附加保持高电平的P型MOS晶体管的SRAM的一个例子电路图。然而，在这样的SRAM中，由于与存储单元的低电平读出冲突，使读出速度变慢了。
作为这些相关技术，特开平4-167295号公报中公开了在不选择任何字线的地址信号时，防止读出数据变为不定的技术。
发明内容
本发明由于消除了上述已有技术的缺陷，因此能够提供读出数据的速度不降低，能够防止由于存储器的漏电流而引起的误动作的半导体存储装置。
为达到上述目的，本发明的一实施例的半导体存储装置含有：第1位线及第2位线、有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第1位线与第2位线的存储单元、读出数据时预先将所述第1位线及第2位线充电到规定电位的预充电电路、保持所述第1位线及第2位线的电位的保持电路、连接于所述第1位线的读出电路、一端的端子连接于所述第2位线而另一端的端子连接于地线，且从所述第2位线泄漏电流的泄漏电路。
采用具备上述结构的本发明，能够提供读出数据的速度不降低，能够防止由于存储器的漏电流而引起的误动作的半导体存储装置。
附图说明
图1是表示本发明第1实施形态的使用SRAM1构成的TLB3的一个例子的总体结构图。
图2是表示图1所示的SRAM1内的子阵列5的电路图。
图3是表示图2所示的存储单元(MC)的电路图。
图4是表示本发明的第2实施形态的SRAM1内的子阵列5的电路图。
图5是表示图4所示的存储单元(MC)的电路图。
图6是表示本发明的第3实施形态的SRAM1内的子阵列5的电路图。
图7是表示本发明的第4实施形态的SRAM1的主要部分的电路图。
图8是表示SRAM的一个例子的电路图。
图9是表示附加保持高电平的P型MOS晶体管的SRAM的一个例子的电路图。
具体实施方式
以下参照附图对本发明的实施形态进行说明。又，在以下的说明中，尽可能对有相同功能和结构的构成要素赋予相同的符号，不再进行重复说明。
第1实施形态
图1是表示本发明第1实施形态的使用SRAM1的TLB3的一个例子的总体结构图。
TLB3由CAM2、SRAM1、及将CAM2预SRAM1加以连接的匹配线4构成。SRAM1具有多个子阵列。子阵列5的详细结构将在后面叙述。在子阵列5中分别设有本地位线(LBL)。又，在SRAM1中设有共同的读出用全局位线(RGBL)。各本地位线(LBL)连接于读出用全局位线(RGBL)。即SRAM1被分层。
CAM2根据由外部输入的地址信号使匹配线4激活。借助于此激活对应匹配线4的字线。又，CAM2生成表示选择哪一个区域的子阵列5的区域选择信号。该区域选择信号是将匹配线4加以合成生成的。
图2是表示图1所示的SRAM1内的子阵列5的电路图。
在行方向上配置多个存储单元(MC)。子阵列中设有字线(WL)和本地位线对(LBL，/LBL)。子阵列内的多个存储单元(MC)连接于本地位线对(LBL，/LBL)和分别对应的字线(WL)。又，本地位线对(LBL，/LBL)上连接着写入电路6和预充电电路7。写入电路6上连接着写入用全局位线对(WGBL，/WGBL)。本地位线对(LBL)上连接着读出电路8。读出电路8连接于读出用全局位线(RGBL)。
读出电路8由倒相器(inverter)9和N型MOS晶体管(后面称为NMOS晶体管)10构成。倒相器9的输入端连接于本地位线(LBL)。倒相器9的输出端连接于NMOS晶体管10的栅极。NMOS晶体管10的漏极连接于RGBL。NMOS晶体管10的源极连接在接地电压上。还有，图2所示的读出电路8是一个例子，但是并不限于此。
在本地线对(LBL，/LBL)之间连接电平保持电路11。电平保持电路11由P型MOS晶体管(以后称为“PMOS晶体管”)12、13构成。PMOS晶体管12的栅极连接于本地位线LBL。PMOS晶体管12的源极连接于电源电压Vcc。PMOS晶体管12的漏极连接于本地位线/LBL。PMOS晶体管13的栅极连接于本地位线/LBL。PMOS晶体管13的源极连接于电源电压Vcc。PMOS晶体管13的漏极连接于本地位线LBL。还有，如图2所示的电平保持大楼11是一个例子，并不限定于此。
在本地位线/LBL与接地电位之间连接漏电电路14。漏电电路14由NMOS晶体管15构成。NMOS晶体管15的漏极连接于本地位线/LBL。NMOS晶体管15的源极连接于接地电位。NMOS晶体管15的栅极与源极连接二极管。又，漏电电路14也并不限于此。例如也可以由电阻器和二极管构成。
图3是表示图2所示的存储单元(MC)的电路图。
存储单元由NMOS晶体管16、17及倒相器18、19构成。倒相器18与倒相器19，其各输入端分别连接于各输出端。借助于此，存储单元具有两个存储节点N1、N2。NMOS晶体管16、17的栅极连接于字线(WL)。NMOS晶体管16的漏极连接于本地位线(LBL)。NMOS晶体管16的源极连接于存储节点N1。NMOS晶体管17的漏极连接于本地位线。NMOS晶体管17的源极连接于存储节点N2。
以下对具有上述构成的SRAM的动作进行说明。
首先对预充电动作进行说明。在进行读出及读入动作前，本地位线对(LBL，/LBL)通过预充电电路7预充电至电源电压Vcc(即高电平)中。一旦使该子阵列5内的字线激活，预充电电路7使预充电失去活性。借助于此，使读出和写入动作成为可能。预充电动作的停止是根据例如上述区域选择信号进行的。
下面对写入动作进行说明。一旦激活字线(WL)，写入电路6就将输出到写入用全局位线对(WGBL，/WGBL)的互补数据分别传送到本地位线对(LBL，/LBL)上。借助于此，一本地位线的电位转移到低电平，另一本地位线的电位维持高电平。将这些数据写入连接于激活的字线的存储单元内。
以下对读出动作进行说明。一旦激活字线WL，存储于存储单元(MC)的数据就转移到本地位线对(LBL，/LBL)。读出电路8检测出本地位线(LBL)的电位，并将该检测结果传送到读出用全局位线(RGBL)。例如，在本地位线(LBL)处于低电平的情况下，由于NMOS晶体管10导通，接地电位(即低电平)转移到读出用全局位线(RGBL)。
这时，通过电平保持电路11，将本地位线的的高浮动状态保持于高电平。互补数据向本地位线对(LBL，LBL)转移。因此，一旦本地位线(/LBL)处于低电平，PMOS型晶体管13就导通。借助于此，本地位线(LBL)保持于高电平。另一方面，一旦本地位线(LBL)变成低电平，PMOS晶体管12就导通。因此，本地位线(/LBL)保持于高电平。电平保持电路11也在上述写入动作时进行相同动作。又，在写入电路6后读出电路8具备电平保持电路11的结构的情况下，没有必要再新设电平保持电路11。
接着对漏电电路14的动作进行说明。
(1)预充电激活，且字线不激活的情况：
这时，处于预充电状态，利用预充电电路7将本地位线对(LBL，/LBL)的电位同时充电到高电位。这时，本地位线对(LBL，/LBL)不在高浮动状态。又，利用附加的漏电电路14的影响增加向接地电位的漏电电流，但是由于预充电电路7形成的高电平的驱动能力较强，因此本地位线(/LBL)保持高电平。PMOS晶体管12、13由于栅极电位为高电平而截止。
即使由于漏电电路14的漏电电流大，本地位线(/LBL)不能保持高电平，也由于PMOS晶体管13导通，本地位线(LBL)将保持高电平。因此，SRAM1不会发生误动作。
(2)字线激活，而且预充电没有激活的情况：
这种情况下，SRAM1进行写入动作或读出动作。在写入动作的情况下，写入数据从写入电路6输出到本地位线对(LBL，/LBL)上。这时，本地位线对(LBL，/LBL)就不变为浮动状态。又由于漏电电路14的影响增加了流向接地电位的漏电电流，但由于写入电路6的驱动能力较强，本地位线(/LBL)保持写入数据的电位。PMOS晶体管12、13通过写入数据使任一栅极电位变为低电平，将对方的本地位线保持于高电平(也就是是进行交叉耦合动作)。
在读出动作的情况下，存储单元的存储数据转移到本地位线对(LBL，/LBL)。这时，当含有由电平保持电路产生的交叉耦合动作时，本地位线对(LBL，/LBL)就不为浮动状态。还由于漏电电路14的影响增加了流向接地电位的漏电电流。在读出动作的情况下，驱动存储单元(MC)的本地位线的能力低。为此，设定为来自附加漏电电路14的状态下的本地位线(/LBL)的总漏电电流比存储单元驱动本地位线(LBL)于低电平的驱动电流小。
这只要在子阵列5内的全部存储单元的存储节点2存储低电平的情况下从本地位线(/LBL)向全部存储单元的漏电电流与漏电电路14漏到接地电位的漏电电流相加的总漏电电流小于1个存储单元将本地位线(LBL)驱动于低电平的驱动电流即可。
用公式表示时如下所示。子阵列5的存储单元(MC)的个数采用m个。本地位线(/LBL)为高浮动状态，且存储单元为非选择状态时，还将在节点2存储低电平的状态下从本地位线(/LBL)流向1个存储单元的漏电电流记为I mc leak。又将1个存储单元驱动本地位线LBL于低电平的驱动电流记为I ldr。又将从本地位线(/LBL)在高浮动状态下的漏电电路14向接地电位的漏电电流记为Ileak。
在这种情况下，I leak满足如下所述关系，即
(1 mc leak×m)+I leak＜I ldr
又，在上述关系式中，在将I leak固定的情况下，可以计算出能够连接于本地位线对(LBL，/LBL)的存储单元(MC)的个数m。
通过这么做，本地位线(LBL)能够保持读出状态。又，这时的读出时间的延迟几乎没有了。
(3)预充电不激活，且字线不激活的情况：
图2所示的读出电路8，为了高速工作，形成能够在本地位线(LBL)变为低电平时，就直接将低电平传送到RGBL的构成。为此，处于这样的状态(预充电不激活，且字线不激活，总之该子阵列5不激活)的子阵列5必须可靠地把本地位线(LBL)保持于高电平。由于预充电不激活且字线不激活，本地位线对(LBL，/LBL)变为高浮动状态。这种情况下，由于发生了从本地位线对(LBL，/LBL)流向存储单元(MC)或接地电位的漏电电流，因此本地位线对(LBL，/LBL)转向低电平。
为了不使SRAM1发生误动作，本地位线(也就是连接读出电路8的一侧的本地位线)只要能够保持高电平即可。这种情况下，使来自本地位线(/LBL)的漏电电流比来自本地位线(LBL)的漏电电流多。即只要设定漏电电路14的漏电电流，使漏电电路14从本地位线(/LBL)泄漏的漏电电流比来自本地位线(LBL)的漏电电流最多(在全部存储单元的存储节点N1存储低电平)的状态下从本地位线(LBL)漏电的漏电电流还多即可。
一旦这样做，本地位线(/LBL)必定比本地位线(LBL)先变为低电平。从而，由于电平保持电路11的交叉耦合动作，本地位线(LBL)从高浮动状态转变为可靠的高电平。借助于此，能够防止SRAM1的误操作，不会将低电平的数据从不被选择的子阵列5输出到RGBL。
又，在有由存储单元(MC)以外的电路造成的来自本地位线的漏电电流的情况下，当然应当考虑该漏电电流来设定漏电电路14的漏电电流。又在如本实施形态那样利用MOS晶体管构成漏电电路的情况下，漏电电流的设定通过改变例如MOS晶体管的尺寸(即栅极的宽度W)进行。
在如上所详述的本实施形态中，将SRAM1分层，以单端型构成被分层的各子阵列5的读出电路8。又，设于子阵列5的本地位线对(LBL，/LBL)上具备电平保持电路11。而且，在没有连接读出电路8的本地位线上，具备将电流从本地位线泄漏到接地电位的漏电电路14。
因而采用本实施形态的话，数据的读出速度不会低，能够防止由于存储单元的漏电电流而导致误动作。借助于此，对伴随存储单元更细微化而产生的漏电电流的增加也能够充分对应。
又，在本地位线和字线激活或不激活的任何一种状态中，都能够防止SRAM1的误动作。
第2实施形态
第2实施形态是形成能够在进行读出及写入动作之前将本地位线对(LBL，/LBL)从高电平预放电到低电平这样的结构的SRAM1的实施形态。
图4是本发明的第2实施形态的SRAM1内的子阵列5的电路图。
在本地位线对(LBL，/LBL)上连接预放电电路20。在进行读出和写入动作之前，利用预放电电路20将本地位线对预放电到接地电位(即低电平)。一旦该子阵列5内的字线(WL)激活，预放电电路20就不激活预放电。借助于此，使读出及写入动作成为可能。
在本地位线(LBL)上连接读出电路21。读出电路21连接于读出用全局位线(RGBL)。读出电路21利用NMOS晶体管22构成。NMOS晶体管22的栅极连接于本地位线(LBL)。NMOS晶体管22的漏极连接于RGBL。NMOS晶体管10的源极连接于接地电压。又，图4所示的读出电路8是一个例子，并不限定于此。
本地位线对(LBL，/LBL)之间，连接电平保持电路23。电平保持电路23由NMOS晶体管24、25构成。NMOS晶体管24的栅极连接于本地位线(LBL)。NMOS晶体管24的源极连接于接地电压。NMOS晶体管24的漏极连接于本地位线(LBL)。NMOS晶体管25的栅极连接于本地位线。NMOS25的源极连接于接地电压。NMOS晶体管25的漏极连接于本地位线。又，图4所示的电平保持电路23是一个例子，并不限定于此。
在本地位线与接地电位之间连接漏电电路26。漏电电路26由PMOS晶体管27构成。PMOS晶体管27的漏极连接于本地位线。PMOS晶体管27的源极连接于接地电位。PMOS27的栅极连接于电源电压Vcc。又，漏电电路26并不限于此。例如也可以由电阻和二极管构成。
图5是表示图4所示的存储单元(MC)的电路图。
存储单元由PMOS晶体管28、29和倒相器18、19构成。倒相器18和倒相器19的各输入端连接于各输出端。因此，存储单元(MC)具有2个存储节点(N1，N2)。PMOS晶体管28、29的栅极连接于字线(WL)。PMOS晶体管28的漏极连接于本地位线(LBL)。PMOS晶体管28的源极连接于存储节点N1。PMOS晶体管29的漏极连接于本地位线(/LBL)。PMOS晶体管29的源极连接于存储节点N2。
这样构成的SRAM1仅仅是预充电动作变为预放电动作，在其他方面能够取得与上述第1实施形态相同的效果。
从而，在进行预放电动作的SRAM1也能够实施本发明。
第3实施形态
第3实施形态是在各存储单元上附加漏电电路构成SRAM1的。
图6是表示本发明第3实施形态的SRAM1内的子阵列5的电路图。
图6所示的存储单元具备作为漏电电路的NMOS晶体管30。NMOS晶体管30的栅极连接于接地电位。NMOS晶体管30的源极连接于存储节点N1。NMOS晶体管30的漏极连接于本地位线(/LBL)。子阵列5在列方向上具备多个上述存储单元(MC)。
下面对这样构成的子阵列5的动作进行说明。
使该子阵列5为预充电不激活、且字线不激活，总之该子阵列5处于不激活的状态。处于该状态的子阵列5必须可靠地把本地位线(LBL)保持于高电平。由于预充电不激活且字线不激活，本地位线对(LBL，/LBL)变为高浮动状态。在这种情况下，由于发生了从本地位线对(LBL，/LBL)流向存储单元(MC)的漏电电流，因此本地位线对(LBL，/LBL)转向低电平。
SRAM1为了不发生误动作，必须把本地位线LBL(也就是连接读出电路8的一侧的本地位线)保持高电平。在产生从本地位线(LBL)流向存储单元(MC)的漏电电流的情况下(本地位线(LBL)为高浮动状态，存储节点N1为低电平)，发生从从本地位线(/LBL)通过NMOS晶体管30到存储单元的漏电电流。从而，本地位线(/LBL)除了存储节点为低电平的存储单元所导致的漏电电流外，也产生存储节点N1为低电平的存储单元所导致的漏电电流。
这样，由于存储单元具备NMOS晶体管30，比起本地位线(LBL)，本地位线(/LBL)先变为低电平。从而，通过低电平保持电路11的交叉耦合动作，本地位线(LBL)从高浮动状态变为可靠的高电平。借助于此，不将低电平的数据从不被选择的子阵列5传输到RGBL，就能够防止SRAM1的误动作。
又，使NMOS晶体管30的尺寸大于NMOS晶体管16的尺寸(即增大栅极宽度W)。一旦形成这样的结构，NMOS晶体管30与NMOS晶体管16相比，漏电电流增加了。因而，例如在所有的存储单元的存储节点1为低电平且所有的存储单元的存储节点2为高电平的情况下，也能够使本地位线(/LBL)比本地位线(LBL)先变为低电平。
又，在NMOS晶体管30与NMOS晶体管16的尺寸相同的情况下，也能够利用附加上述第1实施形态中所示的漏电电路14，与存储单元的存储数据无关地使本地位线(/LBL)比本地位线(LBL)先变为低电平。
又，该子阵列5在上述状态(预充电不激活且字线不激活)以外的情况下，与存储单元不具备NMOS晶体管30的情况的动作相同。
如上所详述，采用本实施形态不会降低读出数据的速度，能够防止由存储单元的漏电电流导致的误动作。因此，对伴随存储单元更加微细化而发生的漏电电流的增加也能够充分对应。
又，在本地位线与字线的激活或不激活的任何状态中，都能够防止SRAM1的误动作。
又，使电流从本地位线(/LBL)泄漏的漏电电路并不限于NMOS晶体管30，也可以是电阻或二极管等。
第4实施形态
第4实施形态是在各存储单元上附加漏电电路来构成SRAM1的。
图7是表示本发明的第4实施形态的SRAM1的主要部分的电路图。
SRAM1具备两个子阵列5a、5b。子阵列5a具备本地位线对(LBL1，/LBL1)。子阵列5b具备本地位线对(LBL2，/LBL2)。子阵列5a、5b内的存储单元(MC)与上述第1实施形态中所示的结构相同。子阵列5a的本地位线与子阵列5b的本地位线通过4个PMOS晶体管31～34连接。
具体地说，PMOS晶体管31的栅极连接于本地位线(/LBL2)。PMOS晶体管31的源极连接于电源电压Vcc。PMOS晶体管31的漏极连接于本地位线(LBL1)。PMOS晶体管32的栅极连接于本地位线(LBL2)。PMOS晶体管32的源极连接于电源电压Vcc。PMOS晶体管32的漏极连接于本地位线(LBL1)。
PMOS晶体管33的栅极连接于本地位线(/LBL1)。PMOS晶体管33的源极连接于电源电压Vcc。PMOS晶体管33的漏极连接于本地位线(LBL2)。PMOS晶体管34的栅极连接于本地位线(LBL1)。PMOS晶体管34的源极连接于电源电压Vcc。PMOS晶体管34的漏极连接于本地位线(LBL2)。
下面对这样构成的SRAM1的动作进行说明。本实施形态的读出电路8为单端型。从而，在本地位线LBL及LBL2中，只要将未激活字线(WL)的本地位线的电位保持于高电平即可。
各子阵列5a、5b具有电平保持电路11。因而，各子阵列5a、5b在一方的本地位线变为低电平时，就将另一方的本地位线保持于高电平。
还有，一旦本地位线LBL2变为低电平，PMOS晶体管32就将本地位线LBL1保持于高电平。又，一旦本地位线(/LBL2)变为低电平，PMOS晶体管31就使本地位线(LBL1)保持于高电平。同样，一旦本地位线(LBL1)变为低电平，PMOS晶体管34使本地位线(LBL2)保持于高电平。又，本地位线(/LBL1)一旦变为低电平，PMOS晶体管33就使本地位线(LBL1)保持于高电平。
采用如上所述的本实施形态，能够使字线未激活的子阵列的本地位线保持高电平。因此，在本地位线为高浮动状态中，能够防止漏电电流导致SRAM1误动作。
又，不附加多个复杂的控制电路，用简单且廉价的电路也可以防止由漏电电流导致SRAM1发生误动作。
又，在不附加电平保持电路11的SRAM中，附加PMOS晶体管13，也能够同样实施。
本发明并不限于上述实施形态，可以在不改变本发明宗旨的范围内以各种变形实施。

Claims (5)

1.一种半导体存储装置，其特征在于，具有
第1位线及第2位线、
有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第1位线与第2位线的存储单元、
读出数据时预先将所述第1位线及第2位线充电到规定电位的预充电电路、
保持所述第1位线及第2位线的电位的保持电路、
连接于所述第1位线的读出电路、以及
一端的端子连接于所述第2位线，而另一端的端子连接于地线，且从所述第2位线泄漏电流的泄漏电路。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述充电电路充电到高电平，
所述保持电路在所述第1位线和所述第2位线中的任何一方的电位为低电平时使另一方的电平保持高电平。
3.根据权利要求2所述的半导体存储装置，其特征在于，所述泄漏电路设定为能够使从所述第2位线来的漏电流比从所述第1位线来到漏电流多。
4.根据权利要求3所述的半导体存储装置，其特征在于，所述泄漏电路设定为，在所述存储单元为非选择状态而且所述第1位线和第2位线为非预先充电状态的情况下，从所述第2位线流向所述存储单元和所述地线的漏电流比从所述第1位线流向所述存储单元的漏电流多。
5.根据权利要求2所述的半导体存储装置，其特征在于，所述泄漏电路设定为，从所述第2位线流出的漏电流比所述存储单元于所述低电平驱动所述第1位线的驱动电流小。
CNB2005100563267A 2004-03-11 2005-03-11 半导体存储装置 Expired - Fee Related CN100463076C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2004069253 2004-03-11
JP2004069253A JP4342350B2 (ja) 2004-03-11 2004-03-11 半導体メモリ装置

Publications (2)

Publication Number Publication Date
CN1667752A true CN1667752A (zh) 2005-09-14
CN100463076C CN100463076C (zh) 2009-02-18

Family

ID=34918479

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100563267A Expired - Fee Related CN100463076C (zh) 2004-03-11 2005-03-11 半导体存储装置

Country Status (4)

Country Link
US (2) US7116574B2 (zh)
JP (1) JP4342350B2 (zh)
CN (1) CN100463076C (zh)
TW (1) TWI261251B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845171A (zh) * 2016-03-03 2016-08-10 深圳市紫光同创电子有限公司 一种sram的辅助装置及工作系统

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684896B1 (ko) * 2005-04-20 2007-02-20 삼성전자주식회사 반도체 메모리 장치의 출력버퍼회로
US7257040B2 (en) * 2005-09-27 2007-08-14 Macronix International Co., Ltd. Fast pre-charge circuit and method of providing same for memory devices
US7355881B1 (en) * 2005-11-22 2008-04-08 Advanced Micro Devices, Inc. Memory array with global bitline domino read/write scheme
JP2009140558A (ja) * 2007-12-05 2009-06-25 Toshiba Corp 半導体記憶装置
US8325510B2 (en) * 2010-02-12 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Weak bit compensation for static random access memory
WO2012020502A1 (ja) * 2010-08-13 2012-02-16 富士通株式会社 メモリ制御回路及びメモリ回路
GB2510828B (en) 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
US10878892B2 (en) * 2018-04-23 2020-12-29 Arm Limited Integrated circuit using discharging circuitries for bit lines
KR102480012B1 (ko) 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
US10734067B1 (en) * 2019-08-26 2020-08-04 Micron Technology, Inc. Memory device latch circuitry
US11503242B2 (en) 2020-02-06 2022-11-15 Novatek Microelectronics Corp. Readout integrated circuit
US11600318B2 (en) * 2020-12-17 2023-03-07 Honeywell International Inc. Memory array with reduced leakage current

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757706A (en) * 1995-12-29 1998-05-26 Intel Corporation Dynamic leaker for bit line refresh
JPH1166858A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
US6181608B1 (en) * 1999-03-03 2001-01-30 Intel Corporation Dual Vt SRAM cell with bitline leakage control
JP2002056681A (ja) * 2000-08-09 2002-02-22 Toshiba Corp メモリ装置
JP3860403B2 (ja) * 2000-09-25 2006-12-20 株式会社東芝 半導体メモリ装置
JP2003036676A (ja) * 2001-07-19 2003-02-07 Mitsubishi Electric Corp 半導体記憶装置
JP3517411B2 (ja) * 2002-04-08 2004-04-12 沖電気工業株式会社 半導体記憶装置
JP3904970B2 (ja) * 2002-04-26 2007-04-11 松下電器産業株式会社 半導体記憶装置
US6801463B2 (en) * 2002-10-17 2004-10-05 Intel Corporation Method and apparatus for leakage compensation with full Vcc pre-charge
JP3981033B2 (ja) * 2003-03-24 2007-09-26 株式会社東芝 半導体記憶装置
US7009871B1 (en) * 2004-08-18 2006-03-07 Kabushiki Kaisha Toshiba Stable memory cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845171A (zh) * 2016-03-03 2016-08-10 深圳市紫光同创电子有限公司 一种sram的辅助装置及工作系统
CN105845171B (zh) * 2016-03-03 2019-01-11 深圳市紫光同创电子有限公司 一种sram的辅助装置及工作系统

Also Published As

Publication number Publication date
US20060268599A1 (en) 2006-11-30
TWI261251B (en) 2006-09-01
CN100463076C (zh) 2009-02-18
US7304884B2 (en) 2007-12-04
JP2005259258A (ja) 2005-09-22
TW200531066A (en) 2005-09-16
US7116574B2 (en) 2006-10-03
US20050201168A1 (en) 2005-09-15
JP4342350B2 (ja) 2009-10-14

Similar Documents

Publication Publication Date Title
CN1667752A (zh) 半导体存储装置
CN1120497C (zh) 半导体存储器件的自动节能电路
US10672443B2 (en) Methods and systems for performing decoding in finFET based memories
CN1045350C (zh) 非易失性半导体存储器件及其过写入补救方法
CN1267929C (zh) 非易失性半导体存储装置
CN1533574A (zh) 半导体存储装置
CN1889188A (zh) 电压供应电路和半导体存储器
CN1866396A (zh) 半导体存储器件
CN1577620A (zh) 半导体存储装置
CN1485852A (zh) 半导体存储器
CN1881468A (zh) 掉电模式期间保持数据的存储设备及其操作方法
CN1508807A (zh) 半导体存储设备
CN1855299A (zh) 包含选择线的选择激活的随机存取存储器
CN1595534A (zh) 非易失性半导体存储器件
CN1469380A (zh) 存储装置
CN1591684A (zh) 半导体存储器件
CN1135560C (zh) 铁电存储器件
CN1728278A (zh) 半导体装置的操作方法以及该半导体装置
CN1670861A (zh) 半导体存储器设备与定时控制方法
CN1734665A (zh) 铁电存储器及其驱动方法
CN1274930A (zh) 存储多位的数据的非易失性半导体存储器
CN1173402C (zh) 半导体集成电路
CN1595531A (zh) 半导体器件
CN1503272A (zh) 用于改变在半导体存储器器件中的页长的电路和方法
CN1396600A (zh) 半导体存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090218

Termination date: 20100311