CN1533574A - 半导体存储装置 - Google Patents

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Abstract

提供一种含有能够达到更为小型化(薄型化)和高速化的不同种类的存储器的半导体存储装置。这种半导体存储装置具有：包含位线、与位线交叉配置的字线、配置在位线与字线间的存储元件(43)的第一存储器；与第一存储器种类不同的第二存储器(13)。而且，第一存储器和第二存储器在半导体基板(31)上形成。这样，若第一存储器和第二存储器层叠形成于半导体基板(31)上，则高度方向的厚度上会变小，从而能实现更好的小型化(薄型化)。再有，第一存储器和第二存储器的连接无需使用寄生电容较大的导线和焊料等，因此，能够实现第一存储器和第二存储器间高速的数据传递。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，更为具体地说，是涉及一种包含不同种类存储器的半导体存储装置。
背景技术
以往，采用计算机体系结构的便携式设备中，是例如使用高速的SRAM(Static Random Access Memory)来作主存储器，同时使用高集成且具非易失性的闪存来作辅存储器。图21为显示具有这种结构的、现有便携式设备中的存储器系统的结构框图。在图21所示的现有实例当中，使用SRAM 102作为主存储器来储存CPU(中央处理器)103的数据。另外，使用闪存101作为辅存储器。
以图21所示的现有结构，通常需要闪存101和SRAM 102两个芯片，所以这不利于机器的小型化。再加上，由于芯片和芯片之间的布线会引发延迟，所以也不利于速度。
为克服这样的缺点，近年，开发了将闪存101的芯片和SRAM 102的芯片贴合并放入单个组件中。图22就是显示这种现有的、被开发出的半导体组件结构的立体图。在该半导体组件中，如图22所示，通过闪存101芯片和SRAM 102芯片的纵向重合，能够实现某种程度上的小型化。
然而，图22所示的闪存101芯片和SRAM 102芯片纵向重合并放入单个组件中，由于两个芯片重叠，在高度方向上要变薄是很困难的。由此而来的问题点是：谋求进一步的小型化(薄型化)较为困难。
还有，由于闪存101芯片和SRAM 102芯片是用导线104和焊料等布线，所以寄生电容增加。由此而来的问题点是：消耗功率变大而且同时妨碍高速化。
再有的问题就是，与便携式设备的低电源电压化的要求相反，对闪存101的存储单元进行写入需要高电压。此外，产生高电压的升压电路101a的面积及消耗功率变大也都是问题。因此，要谋求便携式设备的低电源电压化以及低消耗功率化是较为困难的。
铁电存储器作为近年受到注目的非易失性存储器之一为人所知。这种铁电存储器是利用铁电体的极化方向而引起电容变化作为存储元件的一种存储器。这种铁电存储器由于原理上可高速且低电压地写入数据，所以作为下一代非易失性存储器而受到注目。
铁电存储器的存储器单元方式中，在使用2晶体管2电容器方式以及1晶体管1电容器方式中，与闪存相比，由于集成度低，因而不足以替代闪存。与其相对，单纯矩阵方式的铁电存储器具有仅在字线和位线的交叉点上配置铁电电容器的简单结构，所以能够高度集成化。因此，单纯矩阵方式的铁电存储器作为可以替代闪存的存储器而受到注目。
但是，单纯矩阵方式的铁电存储器中也存在问题，那就是非选择单元数据消失的干扰问题。具体来说，在写入及读出时，连接在选择字线及选择位线上的非选择存储单元会被施加1/2Vcc的电压。因此，由于铁电体所具有的滞后特性，极化度会渐渐减少。其结果就会出现数据消失的问题。
发明内容
本发明的目的之一是为了提供一种半导体存储装置，这种装置在含有不同种类存储器的情况下，能够达到更好的小型化(薄型化)和高速化。
本发明的另一个目的是在上述半导体存储装置中防止干扰现象。
本发明的再一个目的是在上述半导体存储装置中实现低电压化及低消耗功率化。
本发明第一种情况的半导体存储装置具备：第一存储器、和与第一存储器种类不同的第二存储器。其中第一存储器包含：位线、与位线交叉配置的字线、配置在位线和字线之间的存储元件。而且，第一存储器和第二存储器在半导体基板上形成。
在第一种情况的半导体存储装置中，如上所述，由于第一存储器和第二存储器在半导体基板上形成，例如若第一存储器和第二存储器在同一半导体基板上层叠形成，那么高度方向的厚度上就能够减小，因而能够实现更好的小型化(薄型化)。还有，如果第一存储器和第二存储器在半导体基板上层叠形成的话，那么在第一存储器和第二存储器之间的连接上就无需使用寄生电容较大的导线和焊料等，由于可以紧密地配置，也就能够在第一存储器和第二存储器之间实现高速的数据传递。
在上述的第一种情况的半导体存储装置中，优选是，第一存储器和第二存储器在同一半导体基板上层叠形成。
在上述的第一种情况的半导体存储装置中，优选是，位线及字线的至少其中一个在第一存储器和第二存储器中共有。这样构成的话，就能够减少位线及字线的数量，使构造简化。
在上述的第一种情况的半导体存储装置中，优选是，在第一存储器中含有多个存储单元阵列，而每一阵列都各自含有多个存储单元。位线含有：主位线、和与主位线相接的配置于每个存储单元阵列上的辅助位线。字线含有：主字线、和与主字线相接的配置于每个存储单元阵列上的辅助字线。第一存储器的存储单元与辅助位线和辅助字线相连。如此以位线及字线形成分层结构，就使连接存储单元的布线变短，这样布线容量就会变小。从而，能够实行高速读出。
在这种情况下，第一存储器优选是含有铁电存储器，铁电存储器的存储单元含有辅助位线、辅助字线、及配置于辅助位线和辅助字线之间的作为存储元件的铁电体层。如果使用这样的结构，就能够容易实现由单纯矩阵方式的铁电存储器所构成的第一存储器。这种情况下，优选是，第二存储器中包含静态存储器，构成第一存储器的铁电存储器和构成第二存储器的静态存储器共有主位线。这样构成，和主位线逐个分别设置相比，可以使构造简化。
在上述的分层构造中所包含的位线及字线的结构中，优选是，主位线与辅助位线在同一基板上层叠形成，主字线与辅助字线在同一基板上层叠形成。这样构成，就能够容易形成位线和字线的分层构造。该状况下，主位线和主字线可在辅助位线和辅助字线上方形成。
在上述的分层构造中所包含的位线及字线的结构中，优选是，还包括连接在辅助位线和主位线之间的第一选择晶体管、和连接在辅助字线和主字线之间的第二选择晶体管。这样构成，就可以使用第一选择晶体管和第二选择晶体管，选择设定的辅助字线和辅助位线，从而容易地选择出第一存储器的特定存储器单元来进行数据的写入和读出。这种情况下，优选是，具备与第一选择晶体管的栅极相连接的第一选择线、和与第二选择晶体管的栅极相连接的第二选择线。这样构成就能够容易地使用第一选择线和第二选择线来对第一选择晶体管和第二选择晶体管进行开、关。
在上述的分层构造中所包含的位线及字线的结构中，优选是，第二存储器在与主位线相连接的同时，也设置在每个存储器单元阵列上。这样构成就能够把设置在每个存储器单元阵列上的第二存储器当作高速缓存使用。
在上述的分层构造中所包含的位线及字线的结构中，优选是，还具备连接于第二存储器和主位线之间的晶体管。这样构成，就可以利用该晶体管，连接被选择的存储器单元阵列的第二存储器和主位线。这种情况下，优选是，还具有第三选择线，该选择线是与连接第二存储器和主位线间的晶体管的栅极相连。这样构成就能够利用第三选择线，容易地对连接在第二存储器和主位线之间的晶体管进行开、关。
在上述的第一种情况的半导体存储装置中，优选是，第一存储器包含铁电存储器，第二存储器包含静态存储器，铁电存储器在静态存储器上方层叠形成。由此构成，可实现由能达到更小型化(薄型化)和高速化的铁电储存器和静态储存器构成的储存系统。另外，使用铁电存储器，与闪存不同，写入时不需要高电压，所以可以实现低电压化和低消耗功率化。
在上述的第一种情况的半导体存储装置中，优选是，第一存储器包含磁性存储器，第二存储器包含静态存储器，磁性存储器在静态存储器上方层叠形成。这样构成，就能够实现用达到更为小型化(薄型化)及高速化的磁性存储器和静态存储器构成的存储器系统。
在上述的第一种情况的半导体存储装置中，优选是，第一存储器包含相变化存储器，第二存储器包含静态存储器，相变化存储器在静态存储器上方层叠形成。这样构成，就能够实现用达到更为小型化(薄型化)及高速化的相变化存储器和静态存储器构成的存储器系统。
在上述的第一种情况的半导体存储装置中，优选是，第一存储器包含反熔丝ROM，第二存储器包含静态存储器，反熔丝ROM在静态存储器上方层叠形成。这样构成，就能够实现由能达到更为小型化(薄型化)及高速化的反熔丝ROM和静态存储器构成的存储器系统。
在上述的分层构造中所包含的位线及字线的结构中，优选是，还具备：检测出配置于每个存储器单元阵列的、对包含在各存储器单元阵列中的第一存储器的存储器单元的写入次数和读出次数的次数检测机构；以及基于次数检测机构所检测出的写入次数和读出次数的总和是否达到了规定次数，来对包含在各存储器单元阵列中的第一存储器的存储器单元进行重新写入的刷新机构。这样构成，就能够定期地进行刷新动作，因此能防止第一存储器的非选择单元数据消失的干扰现象。另外，通过对每个存储器单元阵列设置次数检测机构，可以对每个存储器单元阵列进行刷新动作，与对全体存储器单元进行刷新(重新写入)动作相比，能够减少刷新时存储器单元所受的干扰次数。由此，刷新(重新写入)动作不会引起数据消失。这种情况下，次数检测机构可含有计数器。
还有，在包含上述次数检测机构的结构中，优选是，次数检测机构和第一存储器在半导体基板上层叠形成。这样构成就能够实现更好的小型化(薄型化)。
在上述的第一种情况的半导体存储装置中，优选是，第二存储器以一个对应第一存储器的多个存储器单元的比例设置。这样构成的话，与对第一存储器的每一个存储器单元都设置一个第二存储器相比，就能够进一步减小达到第一存储器的存储器单元的集成度的第二存储器的影响。
本发明的第二种情况的半导体存储装置具备：含有配置成矩阵状存储器单元的非易失性的第一存储器，和易失性的第二存储器。而且，第一存储器和第二存储器在同一半导体基板上层叠形成。
本发明的第二种情况的半导体存储装置中，如上所述，通过非易失性的第一存储器和易失性的第二存储器在同一半导体基板上层叠形成，高度方向的厚度上就能够减小，因而能够实现更好的小型化(薄型化)。另外，通过第一存储器和第二存储器在同一半导体基板上层叠形成，在第一存储器和第二存储器之间的连接上就无需使用寄生电容较大的导线和焊料等，由于可以紧密地配置，也就能够在第一存储器和第二存储器之间实现高速的数据传递。
附图说明
图1为显示本发明的第一实施方式的半导体存储装置的全体结构的平面图。
图2为概念地显示图1所示的第一实施方式的半导体存储装置中的存储器单元阵列部分的结构的模式图。
图3为显示图2所示的第一实施方式的半导体存储装置中的第一选择晶体管的等价电路图。
图4为显示图2所示的第一实施方式的半导体存储装置中的第二选择晶体管的等价电路图。
图5为显示图2所示的第一实施方式的半导体存储装置中的SRAM部分的结构的等价电路图。
图6为显示图2所示的第一实施方式的半导体存储装置中的铁电存储器的全体结构框图。
图7为显示本发明的第一实施方式的半导体存储装置的全体结构的平面配置图。
图8为图7所示的第一实施方式的半导体存储装置沿200-200线的截面图。
图9为本发明的第一实施方式的半导体存储装置的SRAM部分的平面配置图。
图10为对应图9所示的平面配置图的电路图。
图11为本发明的第一实施方式的半导体存储装置的存储单元部分的平面配置图。
图12为本发明的第一实施方式的半导体存储装置的全局字线以及全局位线部分的平面配置图。
图13为说明本发明的第二实施方式的半导体存储装置的计数器结构的立体图。
图14为显示图13所示的第二实施方式的计数器的内部结构的等价电路图。
图15为本发明的第二实施方式的半导体存储装置的平面配置图。
图16为图15所示的第二实施方式的半导体存储装置沿300-300线的截面图。
图17为本发明的第二实施方式的半导体存储装置的计数部分的平面配置图。
图18为显示本发明的第一以及第二实施方式的变形例的半导体存储装置的立体图。
图19为说明图18所示的变形例的半导体存储装置的制造过程的立体图。
图20为说明图18所示的变形例的半导体存储装置的制造过程的立体图。
图21为显示现有的含SRAM和闪存的存储器系统结构的框图。
图22为显示现有的含SRAM芯片和闪存芯片的半导体组件的结构的立体图。
具体实施方式
以下，根据附图，对将本发明具体化了的实施方式进行说明。
(第一实施方式)
首先，如图1和图2所示，在这个第一实施方式的半导体存储装置中，各存储器单元阵列1a、1b、1c以及1d上分别配置有4*4＝16个非易失性的铁电存储器(FeRAM)的存储器单元10，和4位易失性的SRAM 13。铁电存储器的存储器单元10与局部字线LWL和局部位线LBL相连。局部位线LBL通过第一选择晶体管11与全局位线GBL相连。还有，局部字线LWL通过第二选择晶体管12与全局字线GWL相连。
再者，铁电存储器为本发明的“第一存储器”的一个例子，SRAM13为本发明的“第二存储器”及“静态存储器”的一个例子。另外，全局字线GWL为本发明的“主字线”的一个例子，局部字线LWL为本发明的“辅助字线”的一个例子。还有，全局位线GBL为本发明的“主位线”的一个例子，局部位线LBL为本发明的“辅助位线”的一个例子。
第一选择晶体管11通过RAA线(行选择地址线)进行开关。而第二选择晶体管12通过CAA线(列选择地址线)进行开关。再者，RAA线是本发明“第一选择线”的一个例子，CAA线是本发明“第二选择线”的一个例子。
第一选择晶体管11如图3所示，由n沟道MOS管构成，第二选择晶体管12如图4所示，由n沟道晶体管构成。第一选择晶体管11的栅极与RAA线相连，第二选择晶体管12的栅极与CAA线相连。另外，SRAM 13如图5所示，由两个倒相电路构成。SRAM 13通过晶体管14与全局位线GBL相连的同时，晶体管14的栅极与RAAS线相连。此外，RAAS线是本发明“第三选择线”的一个例子。
在此第一实施方式中，全局位线GBL在铁电存储器和SRAM 13中被共有。
还有，图2所示的铁电存储器，如图6所示，包括：多个存储器单元阵列1a、1b、...1n、行解码器2、列解码器3、行地址缓冲器4、列地址缓冲器5、读写放大器6、以及控制部分(时钟发生器部分)7。
其次，参照图7～图12，对图2所示的第一实施方式的半导体存储装置的平面配置以及与其对应的截面构造进行说明。
在这个第一实施方式的半导体存储装置中，如图7及图8所示，在p型半导体基板31的表面上，形成由一对n型源极/漏极区域32和栅极33所组成的第二选择晶体管12。第二选择晶体管12的栅极33与CAA线46相连。另外，在p型半导体基板31的表面上，形成两个由n型源极/漏极区域38和栅极39所组成的n沟道晶体管。由这两个n沟道晶体管和在图8的剖面图中未表示的两个p沟道晶体管形成了SRAM 13。(参照图10)
还有，构成SRAM 13的n沟道晶体管的两端的n型源极/漏极区域38与布线层40相连，中央的n型源极/漏极区域38与GND线41b相连。
另外，第二选择晶体管12一边的n型源极/漏极区域32与局部字线(LWL)44相连。局部字线(LWL)44的下面通过铁电体层43形成局部位线(LBL)42。通过局部位线(LBL)42、铁电体层43和局部字线(LWL)44，就构成了由铁电体电容组成的单纯矩阵方式的存储器单元10。再者，铁电体层是本发明的“存储元件”的一个例子。
再有，全局字线(GWL)45是与第二选择晶体管12另一边的n型源极/漏极区域32相连并延伸在局部字线(LWL)44上方而形成的。另外，在全局字线(GWL)45的上方，与局部位线(LBL)42对应地形成全局位线(GBL)47。
再者，在图7所示的平面配置以及图8所示的截面构造中，与图2所示的模式图不同，全局字线GWL和全局位线GBL形成在局部字线LWL和局部位线LBL的上方。这样，实际上在实现图2所示的模式图的局部字线LWL和局部位线LBL，全局字线GWL和全局位线GBL的分层结构时，就会变成如图7和图8所示的结构。
另外，作为SRAM部分的平面配置图，如图9所示，布线层40由第一层布线层形成，同时，Vcc线41a以及GND线41b由第二层布线层形成。还有，如图10所示，SRAM部分包含：两个p沟道晶体管和两个n沟道晶体管。
还有，作为存储器单元部分的平面配置图，如图11所示，局部位线(LBL)42由第三层布线层形成，同时，局部字线(LWL)44由第四层布线层形成。而且，铁电体层43配置于局部位线(LBL)42和局部字线(LWL)44的交点上。
还有，作为全局字线(GWL)及全局位线(GBL)部分的平面配置图，如图12所示，全局字线(GWL)45由第五层布线层形成，全局位线(GBL)47以及CAA线46由第六层布线层形成。
下面，对上述构成的第一实施方式的半导体存储装置的动作概要进行说明。在此，假定是访问图2所示的阵列(n，m)中、与局部字线LWL2相连的铁电存储器的四个存储器单元10的情况。在此情况下，由于选择阵列是阵列(n，m)，所以首先通过激活CAAm线及RAAn线，将阵列选中。由于CAAm线及RAAn线被激活，第一选择晶体管11以及第二选择晶体管12都变成接通状态，局部字线LWL 1～4分别与全局字线GWLn1～n4相连，局部位线LBL1～4分别与全局位线GBLm1～m4相连。全局字线GWLn1～n4当中，由于仅仅全局字线GWLn2被激活，所以就只有局部字线LWL2被激活。
由此，与局部字线LWL2所连接的四个存储器单元10的数据，通过四个第一选择晶体管11分别呈现到四个全局位线GBLm1～m4之上。这四个数据再经由全局位线GBLm1～GBLm4，通过读/写放大器6(参照图6)被读出到外部。与此同时，四个数据经由全局位线GBLm1～m4、第一选择晶体管11以及局部位线LBL1～4，被重新写入(restore)到局部字线LWL 2所连接的四个存储器单元10。
还有，SRAM 13由于RAASn线的激活而使晶体管14(参照图5)成为接通状态，所以被连接到全局位线GBLm1～m4上。因此，四个被重新写入存储器单元10的数据(再存储数据)也会被保持在SRAM13中。
写入的状况也同样，写入数据被保持在与全局位线GBLm1～m4相连的四个SRAM 13中。因此，在各阵列中，最后被访问的数据由于被保持在SRAM 13中，所以SRAM 13就具有了高速缓存的功能。
各动作模式的电压在下列表1中表示。
                                     表1
    待命     FeRAM读出   FeRAM写入     SRAM访问
 GWLn2(选择)     1/2Vcc     Vcc   0     1/2Vcc
 LWLn2(选择)     1/2Vcc     Vcc   0     1/2Vcc
 GWLn1(非选择)     1/2Vcc     1/2 Vcc   1/2Vcc     1/2Vcc
 LWLn1(非选择)     1/2Vcc     1/2Vcc(浮动)   1/2Vcc(浮动)     1/2Vcc
 GBLm1(选择)     1/2Vcc     Data   Data     Data
 LBLm1(选择)     1/2Vcc     Data   Data     Data
 GBLk1(非选择)     1/2Vcc     1/2Vcc   1/2Vcc     1/2Vcc
 LBLk1(非选择)     1/2Vcc     1/2Vcc(浮动)   1/2Vcc(浮动)     1/2Vcc
 RAAn(选择)     Vcc     Vcc   Vcc     0
 RAAj(非选择)     Vcc     0   0     0
 CAAm(选择)     Vcc     Vcc+   Vcc+     Vcc
 CAAk(非选择)     Vcc     0   0     0
 RAASn(选择)     0     0   Vcc+     Vcc+
 RAASj(非选择)     0     0   0     0
参照以上表1以及图1～图6，以下，对第一实施方式所涉及的半导体存储装置的各动作方式中的动作详细进行说明。
(待机模式)
待机模式下，对所有全局字线GWL和全局位线GBL施加1/2Vcc，对所有RAA线以及CAA线施加Vcc。因此，所有第一选择晶体管11以及第二选择晶体管12就变成接通状态，由此所有的全局字线GWL就与所有的局部字线LWL线相接，同时所有的全局位线GBL就与所有的局部位线LBL线相接。这就使得所有的局部字线LWL和局部位线LBL变为1/2Vcc。在此情形下，由于所有的RAAS线被设定为0V，所有的SRAM 13就变成与全局位线GBL断开的状态。因此所有SRAM13为数据保持状态。此外还有，所有铁电存储器的存储器单元10的两端(局部字线LWL和局部位线LBL)为施加1/2Vcc的状态。于是存储器单元10也是数据保持状态。
(铁电存储器读出模式)
首先，选择阵列的地址一旦决定，选择阵列以外的RAA线以及CAA线就变为0V。再者，选择阵列的RAA线以及CAA线在待机状态下是被施加了Vcc。由此，不与选择阵列共有RAA线以及CAA线的所有非选择阵列的局部字线LWL以及局部位线LBL，就从全局字线GWL以及全局位线GBL断开，而变成1/2Vcc浮动状态。
选择阵列的全局位线GBL下降到0V以后，就变为浮动状态。在此情形下，由于选择阵列的RAA线上施加了Vcc，与选择阵列的RAA线相连的第一选择晶体管11一直处于接通状态。因此，选择阵列的全局位线GBL与局部位线LBL一直处于连通状态，所以，选择阵列的局部位线LBL在下降到0V以后，也会变成浮动状态。
其次，为了防止由于临界值电压引起的电压下降，将选择阵列的CAA线从Vcc升压至Vcc+，该Vcc+为Vcc加上第二选择晶体管12的临界值电压。而且，由于全局字线GWLn2上升至Vcc，通过第二选择晶体管12，局部字线LWL2就会上升到Vcc。
因此，与局部字线LWL2相连的存储器单元10的数据，经由局部位线LBL1～4以及第一选择晶体管11，呈现在全局位线GBLm1～m4之上。这些数据通过读/写放大器6(参照图6)被读出。
(恢复(重新写入)模式)
通过读/写放大器6被确定的读出数据，再通过读/写放大器6经由全局位线GBLm1～m4，回到选择阵列的局部位线LBL1～4上。也就是，在数据“1”被读出的选择单元的局部位线LBL上施加Vcc，在数据“0”被读出的选择单元的局部位线LBL上施加0V。此时，由于选择字线LWL2仍旧是原样的Vcc，因此数据“0”就被重新写入数据“0”被读出的选择单元中。接着，选择字线下降到0V，对于数据“1”被读出的单元，数据“1”被恢复(重新写入)。还有，对于选择阵列的SRAM 13，其间由于RAASn线上升至Vcc+，读出数据被写入并保持其中。
再者，关于写入动作，仅仅是上述的被恢复数据代替了IO缓冲器输入的写入数据，动作都是一样的。
(SRAM访问模式)
首先，从待机状态通过使所有的RAA线为0V，使全局位线GBL和局部位线LBL断开。而且，使所有的全局位线GBL成为浮动状态。之后，使RAASn线电压上升，通过全局位线GBL与SRAM 13相接来进行访问。
在第一实施方式的半导体存储装置中，如上所述，由于铁电存储器和SRAM 13在同一p型半导体基板31上层叠形成，高度方向的厚度上就能够减小，所以能够实现更好的小型化(薄型化)。
另外，通过铁电存储器和SRAM 13在同一p型半导体基板31上层叠形成，在铁电存储器和SRAM 13的连接上就无需使用寄生电容较大的导线和焊料等，由于铁电存储器和SRAM 13能够紧贴配置，所以就能够在铁电存储器和SRAM 13之间实现高速的数据存取。
还有，在第一实施方式的半导体存储装置中，和全局位线GBL逐个分别设置相比，通过在铁电存储器和SRAM 13中共有全局位线GBL，可以使构造简化。
再有，在第一实施方式的半导体存储装置中，通过采用全局字线GWL及全局位线GBL，和局部字线LWL及局部位线LBL的分层结构，连接存储器单元10的布线(局部字线LWL以及局部位线LBL)变短，布线电容也就变小。由此，也就能够实行高速读出。
还有，在第一实施方式的半导体存储装置中，SRAM 13设置在每个存储器单元阵列上，同时还连接全局位线GBL，由此设置在每个阵列上的SRAM 13就能够容易具有高速缓存的功能。
还有，在第一实施方式的半导体存储装置中所含的铁电存储器，与闪存不同，写入时无需高电压，所以能够实现低电压化以及低消耗功率化。
(第二实施方式)
在第二实施方式的半导体存储装置中，在上述第一实施方式的结构上，再包含内藏计数部分的结构以计算每个存储器单元阵列的对存储器单元访问次数。
具体来说，在第二实施方式中，如图13所示，NAND电路22和与该NAND电路22的输出相连的计数部23设在每个存储器单元阵列21a、...上。该计数部23为本发明“次数检测机构”的一个例子。在NAND电路22的输入中，输入CE(组件选通)信号、来自CAAm线的信号、和来自RAAn线的信号。从计数部23输出刷新(REFRESH)信号。该刷新信号在存储器单元10(参照图2)的读出和写入次数的总和达到规定计数值时进行应答，是用于进行存储器单元中重新读写动作的信号。
也就是说，该第二实施方式的半导体存储装置具备：用于检测存储器单元10的写入次数和读出次数的计数部23、以及基于由计数部23检测出的读出和写入次数的总和是否达到规定次数，对存储器单元进行再写入的刷新机构。再者，如图6所示的第一实施方式的控制部分7被作为这种刷新机构使用。还有，如图14所示，计数部23含有倒相电路23a和多个(8个)TFF(触发器)23b。TFF 23b图中未表示，它是通过由两个逆变器和两个传输门组成的两个锁存部分、和连接该锁存部分的传输门来构成的。
下面，参照图15～图17，对有关第二实施方式的半导体存储装置的平面配置图以及与其对应的截面构造进行说明。第二实施方式中，如图16所示，在p型半导体基板31的表面上，形成由一对n型源极/漏极区域32和栅极33所构成的第二晶体管12。
另外，在p型半导体基板31的表面上形成有NAND电路22，它由四个n型源极/漏极区域51和三个栅极52所组成的三个n沟道晶体管构成。还有，在p型半导体基板31的表面上还形成有计数部23，它含有由三个n型源极/漏极区域53和两个栅极54所组成的两个n沟道晶体管。构成NAND电路22的左端的n型源极/漏极区域51与构成计数部23的n沟道晶体管的一个栅极54相接。另外，GND线41b接在计数部23中间的n型源极/漏极区域53上，刷新信号线(REF)55接在左侧的n型源极/漏极区域53上。
还有，CAA线46接在构成第二选择晶体管12的栅极33上。而且，局部字线(LWL)44接在一侧的n型源极/漏极区域32上，全局字线(GWL)45接在另一侧的n型源极/漏极区域32上。另外，局部字线(LWL)44下面经由铁电体层43形成局部位线(LBL)42。通过局部字线(LWL)44、铁电体层43、和局部位线(LBL)42，构成了由铁电体电容组成的存储器单元10。再有，在全局字线(GWL)45的上方，与局部位线(LBL)42对应地形成全局位线(GBL)47。
还有，计数部23的平面配置图是如图15以及图17所示的配置。NAND电路22与CE(组件选通)线56相连。
如上所述，计数部23位于铁电存储器的存储器单元10的下方。即，计数部23及NAND电路22，和铁电存储器的存储器单元10，在同一p型半导体基板31上层叠形成。
具有上述结构的第二实施方式的半导体存储装置，各动作模式的动作基本上与上述第一实施方式相同。下面，对第二实施方式特有的计数动作以及刷新(再写入)动作进行说明。
首先，作为计数动作增加，例如每当对设定存储器单元阵列21a(参照图13)的铁电存储器的存储器单元10进行写入动作或读出动作之一时，计数部23就每次加1。此种情形下，写入次数中也含有读出后再写入的部分。而且写入次数和读出次数的总和达到规定次数时，进行该存储器单元阵列21a的刷新(再写入)。具体是，通过把作为每个阵列对NAND电路22输入的CAA线、RAA线、CE(组件选通)线“与”，计数用触发信号从NAND电路22输出。
例如，如果计数器是256位的话，对这个存储器单元阵列21a进行了256次访问后，刷新信号(REFRESH信号)就被激活。由此要进行对该存储器单元阵列21a再写入(刷新动作)。刷新动作就是对存储器单元阵列21a的存储器单元10一个一个地读出再写入的动作。
在第二实施方式中，如上所述，存储器单元阵列21a所含的存储器单元10的写入次数及读出次数的总和在达到规定次数(256次)的情况下，进行刷新动作，由于借此能够进行定期的刷新动作，所以就能够有效防止铁电存储器的非选择单元数据消失的干扰现象。这样，高度集成化的、且写入时无需高电压就可高速写入的、单纯矩阵方式的铁电存储器就能容易实用化了。
另外，在第二实施方式中，如上所述，通过对每一个存储器阵列设置计数部23，能够对每一个存储器阵列进行刷新动作。因此，和对所有的存储器单元进行刷新(再写入)动作的情况相比，能够减少刷新时存储器单元10受干扰的次数。因此，刷新(再写入)动作也就不会引起数据消失。
再者，在第二实施方式中，通过计数部23和铁电存储器在p型半导体基板上层叠形成，高度方向的厚度上能够减小，因而能够实现更好的小型化(薄型化)。
再者，应当认为该公开的实施方式在所有要点中均为示例但不受这些示例所限制。本发明的范围不是依据上述实施方式的说明、而是依据权利要求范围来表示，它还包含与权利要求范围均等的意义以及范围内所有的变更。
例如，在上述实施方式中，示出了非易失性单纯矩阵方式的铁电存储器，和易失性的SRAM(静态存储器)在同一半导体基板上层叠形成的例子，但是本发明不只限于此，也可使用包含有位线、与位线交叉配置的字线、配置在位线和字线间的存储元件的单纯矩阵方式的其他存储器，或是包含配置成矩阵状的存储器单元的非易失性的其他存储器来取代铁电存储器。例如，不使用铁电存储器，而使用磁性存储器(MRAM：Magnetic Random Access Memory)、相变存储器(OUM：Ovonic Unified Memory)或者反熔丝(anti-fuse)ROM等也可。另外，也可使用SRAM以外的DRAM等易失性存储器来取代SRAM。
还有，可以设置控制电路等来代替铁电存储器或SRAM的任意一方。例如，可以在铁电存储器的下方设置铁电存储器的控制电路等以取代SRAM。
再有，在上述实施方式中，SRAM和铁电存储器以共有全局位线而构成，但是本发明不只限于此，在使用其他各种存储器组合的情况下，位线和字线至少有一个共有就可。
另外，在上述第二实施方式中，使用计数器来作为检测铁电存储器的存储单元的写入次数以及读出次数的次数检测机构，但是本发明不只限于此，使用计数器以外的次数检测机构也可。
此外，在上述第一以及第二实施方式中，示出了非易失性单纯矩阵方式的铁电存储器，和易失性的SRAM(静态存储器)在同一半导体基板上层叠形成的例子，但是本发明不只限于此，也可以如图18所示的变形例一样，将铁电存储器等和SRAM等各自分别在半导体基板61以及71形成之后，再将各半导体基板61以及71贴合起来。
具体来讲，如图19所示，在半导体基板61的表面61a上形成铁电存储器等的存储单元10a、局部字线LWL以及局部位线LBL等。再如图20所示，在半导体基板71的表面71a上形成SRAM等的存储单元13a、RAA线(行选择地址线)、CAA线(列选择地址线)、RAAS线、和控制电路(图中未表示)等。而且，在图19所示的半导体基板61的背面61b当作上方的状态下，将图19所示的半导体基板61贴合在图20所示的半导体基板71的表面71a上。由此，就得到图18所示的结构。再者，半导体基板61一侧的布线与半导体基板71一侧的布线的连接，可以使用例如埋在置于两者之间的层绝缘膜上所设的接触孔(通孔)内的插入电极来实行。

Claims (22)

1、一种半导体存储装置，其特征在于，具有：
包含位线、与所述位线交叉配置的字线、配置在所述位线与所述字线间的存储元件(43)的第一存储器；
与所述第一存储器种类不同的第二存储器；
所述第一存储器和所述第二存储器形成于半导体基板(31、61、71)上。
2、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器和所述第二存储器在半导体基板(31)上层叠形成。
3、根据权利要求1所述的半导体存储装置，其特征在于，
所述位线和所述字线的至少其中一个在所述第一存储器和所述第二存储器中共有。
4、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器包含：多个各自包含多个存储单元(10)的存储单元阵列(1a、1b、1c、1d)；
所述位线包含：主位线(GBL)、和与所述主位线连接且配置在每个所述存储单元阵列上的辅助位线(LBL)；
所述字线包含：主字线(GWL)、和与所述主字线连接且配置在每个存储单元阵列上的辅助字线(LWL)；
所述第一存储器的存储单元(10)与所述辅助位线和所述辅助字线相连接。
5、根据权利要求4所述的半导体存储装置，其特征在于，
所述第一存储器包含铁电存储器；
所述铁电存储器的存储单元(10)包含：所述辅助位线、所述辅助字线、配置在所述辅助位线和所述辅助字线之间的作为所述存储元件的铁电体层(43)。
6、根据权利要求5所述的半导体存储装置，其特征在于，
所述第二存储器包含静态存储器(13)；
构成所述第一存储器的铁电存储器和构成所述第二存储器的静态存储器共有所述主位线(GBL)。
7、根据权利要求4所述的半导体存储装置，其特征在于，
所述主位线(GBL)与所述辅助位线(LBL)在所述同一半导体基板(31)上层叠形成，
所述主字线(GWL)与所述辅助字线(LWL)在所述同一半导体基板(31)上层叠形成。
8、根据权利要求7所述的半导体存储装置，其特征在于，
所述主位线(GBL)以及所述主字线(GWL)在所述辅助位线(LBL)以及所述辅助字线(LWL)的上方形成。
9、根据权利要求4所述的半导体存储装置，其特征在于，还包括：
连接在所述辅助位线和所述主位线之间的第一选择晶体管(11)；和
连接在所述辅助字线和所述主字线之间的第二选择晶体管(12)。
10、根据权利要求9所述的半导体存储装置，其特征在于，包括：
与所述第一选择晶体管的栅极相连的第一选择线(RAA)；和
与所述第二选择晶体管的栅极相连的第二选择线(CAA)。
11、根据权利要求4所述的半导体存储装置，其特征在于，
所述第二存储器连接在所述主位线上，同时，也设置在每一个存储器单元阵列上。
12、根据权利要求4所述的半导体存储装置，其特征在于，还包括：
连接在所述第二存储器和所述主位线之间的晶体管(14)。
13、根据权利要求12所述的半导体存储装置，其特征在于，还包括：
与连接在所述第二存储器和所述主位线之间的晶体管的栅极相连的第三选择线(RAAS)。
14、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器包含铁电存储器；
所述第二存储器包含静态存储器(13)；
所述铁电存储器在所述静态存储器的上方层叠形成。
15、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器包含磁性存储器；
所述第二存储器包含静态存储器；
所述磁性存储器在所述静态存储器的上方层叠形成。
16、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器包含相变化存储器；
所述第二存储器包含静态存储器；
所述相变化存储器在所述静态存储器的上方层叠形成。
17、根据权利要求1所述的半导体存储装置，其特征在于，
所述第一存储器包含反熔丝ROM；
所述第二存储器包含静态存储器；
所述反熔丝ROM在所述静态存储器的上方层叠形成。
18、根据权利要求4所述的半导体存储装置，其特征在于，还包括：
检测出配置于每个所述存储器单元阵列的、且包含在各所述存储器单元阵列中的所述第一存储器的存储器单元的写入次数和读出次数的次数检测机构(23)；和
基于由所述次数检测机构检测出的写入次数和读出次数的总和达到了规定次数，来对包含于所述存储器单元阵列中的所述第一存储器的存储器单元进行重新写入的刷新机构(7)。
19、根据权利要求18所述的半导体存储装置，其特征在于，
所述次数检测机构包含计数器(23)。
20、根据权利要求18所述的半导体存储装置，其特征在于，
所述次数检测机构与所述第一存储器在所述半导体基板(31)上层叠形成。
21、根据权利要求1所述的半导体存储装置，其特征在于，
所述第二存储器(13)以一个对所述第一存储器的多个存储单元(10)的比例设置。
22、一种半导体存储装置，其特征在于，包含：
含有配置成矩阵状的存储单元的非易失性第一存储器；和
易失性第二存储器(13)；
所述第一存储器和所述第二存储器在所述半导体基板(31)上层叠形成。
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