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Die
Erfindung betrifft einen integrierten Halbleiterspeicher. Die Erfindung
betrifft ferner ein Verfahren zum elektrischen Stressen eines integrierten Halbleiterspeichers.
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Integrierte
Halbleiterspeicher besitzen Wortleitungen und Speicherzellen mit
Auswahltransistoren, deren Gate-Elektroden durch die Wortleitungen angeschlossen
sind. Es gibt Halbleiterspeicher, bei denen jede Wortleitung eine
längere
Hauptwortleitung viele kürzere
Leitungssegmente aufweisen, wobei jedes Leiterbahnsegment über mindestens
eine Kontaktlochfüllung
an die jeweilige Hauptwortleitung angeschlossen ist.
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Ein
Halbleiterspeicher mit segmentierten Wortleitungen ist beispielsweise
aus US 2003/0126529 A1 bekannt. Ein Verfahren zur Bildung eines
Kontaktlochs ist aus
DE
100 46 012 A1 bekannt.
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Integrierte
Halbleiterspeicher werden nach der Fertigung einem elektrischen
Funktionstest unterzogen, bei dem das einwandfreie Funktionieren des
Halbleiterspeichers überprüft wird.
Insbesondere die hohe Dichte miniaturisierter Bauelementstrukturen
erfordert solche Tests, da aufgrund bereits geringer Lageabweichungen
mikroelektronischer Strukturen Chipausfälle entstehen können. Auch
zeitliche Veränderungen
der Strukturen selbst können
dazu führen,
dass im Laufe der Zeit beispielsweise ursprünglich leitfähige Strukturen
hochohmig werden und dadurch ein Stromfluss erschwert oder unter brochen
wird. Solche Veränderungen
können
durch Elektromigration oder andere Effekte verursacht werden.
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Um
alterungsbedingten Defekten von Halbleiterspeichern vorzubeugen,
werden Halbleiterspeicher nach ihrer Herstellung einem Burn-in-Test
unterzogen, bei dem sie gestresst, d.h. thermisch und/oder elektrisch
stärker
beansprucht werden als bei der später üblichen Betriebsweise. Alterungsbedingte
Veränderungen
werden dadurch beschleunigt und fehlerhafte Halbleiterchips vor
der Auslieferung an die Abnehmer aussortiert. Diejenigen Halbleiterspeicher,
die den Burn-in-Test bestehen, sind weniger anfällig gegen einen alterungsbedingten
Ausfall.
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Ein
Burn-in-Test erreicht eine höhere
Beanspruchung eines Halbleiterspeichers, indem der Halbleiterspeicher
mit überhöhter Temperatur
und mit überhöhter interner
Betriebsspannung betrieben wird. Bei der künstlichen Voralterung tritt
in der Häufigkeit
auftretender Defekte ein Sättigungsverhalten auf,
so dass nach Erreichen der Sättigung
die Ausfallwahrscheinlichkeit der noch nicht ausgefallenen Halbleiterspeicher
relativ gering ist.
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Vorrichtungen
zur Durchführung
eines Burn-in-Tests besitzen eine Vielzahl von Anschlüssen, an
die eine Vielzahl von Halbleiterspeichern gleichzeitig angeschlossen
wird. Die Taktfrequenz der parallel arbeitenden Burn-in-Systeme
ist aufgrund der Vielzahl von Anschlüssen und der gleichzeitig getesteten
Halbleiterspeicher begrenzt und liegt in der Größenordnung von etwa 5 bis 10
MHz. Solche Bauelementstrukturen eines Halbleiterspeichers, die
im normalen Speicherbetrieb mit wesentlich höheren Schaltzeiten von 100
MHz und höher betrieben
werden, können
mit Burn-in-Systemen nicht beschleunigt geschaltet werden. Insbesondere für Kontaktlochfüllungen
besteht bislang keine Möglichkeit,
diese künstlich
vorzualtern. Kontaktlochfüllungen
stellen jedoch aufgrund ihrer geringen lateralen Abmessungen schon
bei geringen Lagefehlern keine oder nur noch eine schlechte leitende
elektrische Verbindung her. Kontaktlöcher werden beispielsweise
für Wortleitungen
eingesetzt, mit denen im Speicherbetrieb auf Speicherzellen zugegriffen wird,
etwa beim Speichern, Auslesen oder beim Wiederauffrischen von Informationen.
Wortleitungen bestehen häufig
aus metallischen Leiterbahnen, hier als Hauptwortleitungen bezeichnet,
und einer Vielzahl von Leiterbahnsegmenten, die jeweils durch ein
Kontaktloch elektrisch leitend mit der Hauptwortleitung verbunden
sind. Jedes Leiterbahnsegment bildet die Gate-Elektroden mehrerer
Auswahltransistoren.
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Bei
einer segmentierten Wortleitung werden die Auswahltransistoren jeweils
durch die Leiterbahnsegmente mit der Hauptwortleitung verbunden. Die
Hauptwortleitung besteht in der Regel aus einem Metall. Die Leiterbahnsegmente
bestehen meist aus Polysilizium. Aufgrund der polykristallinen Struktur von
Polysilizium erfolgt die Signalausbreitung insbesondere bei hohen
Schaltzeiten nicht genügend schnell
und wird mit zunehmender Länge
der Polysiliziumleitung gedämpft.
Daher werden nur jeweils relativ kurze Leiterbahnlängen durch
Segmente aus Polysilizium hergestellt, wobei in einer höheren Metallebene
die besser leitfähige,
metallische Hauptwortleitung vorgesehen wird, an die Polysilizium-Leiterbahnen
jeweils über
eine Kontaktlochfüllung
angeschlossen sind. Die metallische Hauptwortleitung erstreckt sich über größere Distanzen
als die einzelnen Leiterbahnsegmente.
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Aufgrund
des engen Abstandes der Wortleitungen zueinander, der jeweils nur
der minimalen Strukturbreite der verwendeten Technologie entspricht,
können
die Kontaktlochfüllungen
nicht breiter hergestellt werden als entsprechend der minimalen Strukturbreite.
Ein Burn-in-Test, bei dem die Kontaktlochfüllungen zwischen der Hauptwortleitung
und den Leiterbahnsegmenten einer Wortleitung gestresst werden,
müsste
zum Schalten und zum Erzielen eines Stromflusses durch die Kontaktlochfüllung die
Kapazität
eines niederohmigen Leiterbahnseg ments umladen. Aufgrund der dafür notwendigen Zeitdauer
lässt sich
kein Burn-in-Test durchführen, bei
dem der Alterungsprozess von Kontaktlöchern gegenüber einem normalen Speicherbetrieb
beschleunigt wird.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein beschleunigtes künstliches
Voraltern von Kontaktlochfüllungen
in Halbleiterspeichern, insbesondere ein Voraltern von Kontaktlochfüllungen
zwischen einer Hauptwortleitung und einem Leiterbahnsegment einer
segmentierten Wortleitung zu ermöglichen.
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Diese
Aufgabe wird erfindungsgemäß durch einen
integrierten Halbleiterspeicher gemäß Anspruch 1 gelöst, der
Wortleitungen und Speicherzellen mit Auswahltransistoren aufweist,
- – wobei
jeder Auswahltransistor eine Gate-Elektrode aufweist, die durch
eine Wortleitung angeschlossen ist,
- – wobei
jede Wortleitung eine Hauptwortleitung und mehrere an die Hauptwortleitung
angeschlossene Leiterbahnsegmente aufweist,
- – wobei
jedes Leiterbahnsegment über
mindestens eine Kontaktlochfüllung
an die jeweilige Hauptwortleitung angeschlossen ist und
- – wobei
der Halbleiterspeicher mindestens eine Schalteinheit aufweist, durch
die ein Leiterbahnsegment einer ersten Wortleitung mit einem Leiterbahnsegment
einer zweiten Wortleitung kurzschließbar ist.
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Erfindungsgemäß wird ein
beschleunigter Burn-in-Test von Kontaktlöchern innerhalb segmentierter
Wortleitungen durch einen neuartigen Schaltungsaufbau eines Halbleiterspeicher
ermöglicht.
Der erfindungsgemäße Halbleiterspeicher
besitzt ein Schaltelement, das in einem leitenden Schaltzustand zwei
Lei terbahnsegmente verschiedener Wortleitungen miteinander kurzschließt. Solch
ein Kurzschließen
ist bei einem herkömmlichen
Halbleiterspeicher unerwünscht
und würde
im normalen Betrieb zu fehlerhaften Schaltvorgängen führen, da zum selektiven Ansteuern
von Speicherzellen über
die Wortleitungen und Bitleitungen keinerlei direkte elektrische
Verbindungen dieser Leitungen untereinander bestehen dürfen, es
sei denn, eine Mehrzahl von Leitungen wird gleichzeitig mit einem
zweiten Potential vorgespannt. Sobald jedoch einzelne Leitungen
ausgewählt,
d.h. mit einem veränderten
Potential gegenüber
dem zweiten Potential elektrisch vorgespannt werden, muss eine eindeutige
Zuordnung jeder Speicherzelle zu einer Wortleitung und einer bestimmten Bitleitung
gewährleistet
sein.
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Erfindungsgemäß wird durch
paarweises Kurzschließen
zweier Wortleitungen ermöglicht
zu Testzwecken während
eines Burn-in-Tests
ein Strompfad geöffnet,
der über
Kontaktlochfüllungen
von Wortleitungen verläuft.
Eine hochohmig gewordene Kontaktlochfüllung verringert die Höhe eines
Kurzschlußstroms.
Ein Spannungsabfall zwischen zwei Wortleitungen, die über die
erfindungsgemäß vorgesehene
Schalteinheit miteinander kurzgeschlossen sind, deutet somit auf
eine defekte Kontaktlochfüllung
hin. Dadurch können
Kontaktlochfüllungen
können
daher ohne das herkömmlich
notwendige Umladen ganzer Wortleitungssegmente gestresst werden können.
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Erfindungsgemäß werden
die Wortleitungen im Bereich eines bestimmten Leiterbahnsegments der
Gateebene paarweise, d.h. in Zweiergruppen miteinander verschaltet,
wodurch ein Stromfluss von einer ersten zu einer zweiten Wortleitung
möglich wird.
Der Stromfluß verläuft dabei
jeweils über
ein Leiterbahnsegment der ersten Wortleitung und ein Leiterbahnsegment
der zweiten Wortleitung. Erfindungsgemäß wird ausgenutzt, dass beim
Betrieb eines Halbleiterspeichers die Wortleitungen einzeln elektrisch
vorgespannt werden können
und dann eine elektrische Potentialdifferenz zwischen verschiedenen
Wortleitungen besteht. Die Potentialdifferenz wird erfindungsgemäß erstmals
ausgenutzt, um in segmentierten Wortleitungen vorgesehen Kontaktlochfüllungen
elektrisch zu stressen. Zwischen den miteinander kurzgeschlossenen
Wortleitungen lässt sich
ein statischer Strom erzeugen, der die Kontaktlochfüllungen
weitaus schneller beansprucht als bei herkömmlichen Burn-in-Tests eingesetzte
Strompulse. Durch die erfindungsgemäßen Schalteinheiten lassen
sich sämtliche
Leiterbahnsegmente zweier einzelner Wortleitungen miteinander paarweise
kurzschließen,
wobei stets nur zwei Leiterbahnsegmente gleichzeitig miteinander
kurzgeschlossen werden, um gezielt die an diesen beiden Leiterbahnsegmenten
befindlichen Kontaktlochfüllungen
zu stressen. Je nachdem, welche der Schalteinheiten testweise in
einem leitenden Zustand geschaltet wird, lässt sich ein beliebiges Leiterbahnsegment
einer der ersten Wortleitung mit einem entsprechenden Leiterbahnsegment
einer zweiten Wortleitung kurzschließen. Der erfindungsgemäße Halbleiterspeicher
eröffnet
neue Möglichkeiten
des künstlichen
Voralterns von Kontaktlochfüllungen
innerhalb von Wortleitungen.
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Vorzugsweise
ist vorgesehen, dass die Leiterbahnsegmente von jeweils zwei Wortleitungen paarweise
durch jeweils eine Schalteinheit miteinander kurzschließbar sind.
Es werden jeweils die Leiterbahnsegmente von zwei Wortleitungen
paarweise miteinander verschaltet, so dass entlang des Verlaufs
der Hauptwortleitungen im Bereich jedes Leiterbahnsegment einer
ersten Wortleitung durch eine Schalteinheit mit einem Leiterbahnsegment
einer zweiten Wortleitung kurzschließbar ist.
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Vorzugsweise
ist vorgesehen, dass die Leiterbahnsegmente jeweils einer Wortleitung
mit Leiterbahnsegmenten der jeweils übernächsten Wortleitung durch die
Schalteinheiten kurzschließbar
sind. Ein Kurzschließen
mit der jeweils nächstgelegenen, d.h.
direkt benachbarten Wortleitung ist auch denkbar, jedoch sind Wortleitungen üblicherweise
so angeordnet, dass die Wortleitungssegmente benachbarter Wortleitungen
in Richtung des Wortleitungsverlaufs um eine halbe Segmentlänge versetzt
zueinander angeordnet sind. Das Kurzschließen mit der jeweils übernächstbenachbarten
Wortleitung erspart daher unnötig
lange Verbindungsleitungen zwischen den jeweils miteinander kurzzuschließenden Wortleitungen.
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Vorzugsweise
ist vorgesehen, dass Bitleitungen des Halbleiterspeichers innnerhalb
mehrerer Blöcke
von Speicherzellen angeordnet sind, wobei zwischen den Blöcken von
Speicherzellen parallel zu den Bitleitungen verlaufende Steuerleitungen
vorgesehen sind und wobei jede Steuerleitung mit mehreren Schalteinheiten
verbunden ist. Hierbei wird eine Mehrzahl von Schalteinheiten, die
jeweils zwei verschiedene Wortleitungen im Bereich eines bestimmten
Leiterbahnsegments kurzschließen,
gleichzeitig parallel angesteuert, so dass die Hälfte aller Wortleitungen, die über die
mit der Steuerleitung verbundenen Schalteinheiten paarweise miteinander
kurzschließbar
sind, gleichzeitig elektrisch vorgespannt werden kann, um den Burn-in-Test zu beschleunigen. Die
Steuerleitungen werden zwischen den Bitleitungen und parallel zu
ihnen verlaufend angeordnet und unterteilen somit ein sonst einheitliches
Speicherzellenfeld in mehrere Blöcke,
innerhalb derer die Speicherzellen ohne Verringerung der Zellendichte
angeordnet sind.
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Eine
Ausführungsform
sieht vor, dass zwischen benachbarten Blöcken von Speicherzellen jeweils
eine Steuerleitung ange ordnet ist. Angesichts typischer Längen von
Wortleitungssegmenten, die sich über
mehrere hundert bis wenige tausend Speicherzellen erstrecken, wird
die Speicherdichte durch die zusätzlichen
Steuerleitungen nicht nennenswert verringert.
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Bei
einer anderen Ausführungsform
ist vorgesehen, dass die Leiterbahnsegmente an Treiberschaltungen
und die Treiberschaltungen an die Hauptwortleitungen angeschlossen
sind. Treiberschaltungen von Wortleitungstreibern dienen dazu, die
Wortleitungspotentiale, die durch resistive und kapazitive Einflüsse verfälscht werden,
nach einer gewissen Länge
des Verlaufs der Wortleitungen aufzubereiten.
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Vorzugsweise
ist vorgesehen, dass die Treiberschaltungen durch jeweils eine Kontaktlochfüllung an
eine Hauptwortleitung und durch jeweils eine weitere Kontaktlochfüllung an
ein Leiterbahnsegment angeschlossen sind. Hierbei sind pro Leiterbahnsegment
stets zwei Kontaktlochfüllungen
vorhanden, die durch Alterungsprozesse gefährdet sind. Mit Hilfe des erfindungsgemäßen Verfahrens
lassen sie sich gleichzeitig elektrisch stressen, so dass durch
das Kurzschließen
zweier Wortleitungen miteinander insgesamt vier Kontaktlochfüllungen
gleichzeitig einem Burn-in-Strom ausgesetzt sind.
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Vorzugsweise
ist vorgesehen, dass jeweils zwei Leiterbahnsegmente einer Wortleitung
an dieselbe Treiberschaltung angeschlossen sind. Dabei ist jede
Treiberschaltung über
eine obere Kontaktlochfüllung
mit der Hauptwortleitung verbunden. Ferner sind jeweils ein erstes
und ein zweites Wortleitungssegment über ein erstes unteres und
ein zweites unteres Kontaktloch an die Treiberschaltung angeschlossen.
Bei dieser Bauweise sind wahlweise die über die ersten oder über die
zweiten unteren Kontaktlöcher
angeschlossenen Leiterbahnseg mente zweier Wortleitungen miteinander
kurzschließbar,
um entweder nur die ersten oder die zweiten Kontaktlochfüllungen
zu stressen.
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Eine
dieser Bauweise entsprechende Ausführungsform sieht vor, dass
zwischen benachbarten Blöcken
von Speicherzellen jeweils eine Treiberschaltung und eine Steuerleitung
angeordnet ist. Die Steuerleitungen, die jeweils mehrere erfindungsgemäße Schaltelemente
parallel anschließen,
können ohne
nennenswerten Flächenverbrauch
im Bereich der Treiberschaltungen angeordnet werden.
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Vorzugsweise
ist vorgesehen, dass die Schalteinheiten Kurzschließtransistoren
sind, deren zwei Source/Drain-Gebiete an zwei Leiterbahnsegmente
je zweier Wortleitungen angeschlossen sind. Diese zusätzlichen
Transistoren können
jeweils zwei einander übernächstbenachbarte
Wortleitungen miteinander kurzschließen. Die Enden der zwischen
beiden Wortleitungen gelegenen Leiterbahnsegmente der dazwischengelegenen
Wortleitungen können
daher etwas verkürzt
sein, so dass sie nicht ganz bis an die Kurzschließtransistoren
heranreichen. Die Kurzschließtransistoren
werden in gleicher Weise wie die Auswahltransistoren durch eine
Gateoxidschicht, durch dotierte Source/Drain-Gebiete im Substrat
und durch eine Gate-Elektrode
gebildet.
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Vorzugsweise
ist vorgesehen, dass mit Hilfe der Steuerleitungen testweise jeweils
zwei Wortleitungen miteinander kurzschließbar sind, wobei ein statischer
Strom von einer ersten Hauptwortleitung über mindestens eine Kontaktlochfüllung zu
einem ersten Leiterbahnsegment, von dem ersten Leiterbahnsegment über eine
kurzschließend
geschaltete Schalteinheit zu einem zweiten Leiterbahnsegment und
von dem zweiten Leiter bahnsegment über mindestens eine weitere
Kontaktlochfüllung
zu einer zweiten Hauptwortleitung geleitet wird. Dieser Strompfad
führt über mindestens
zwei Kontaktlochfüllungen,
die statisch gleichzeitig gestresst werden. Sofern die Leiterbahnsegmente über Treiberschaltungen
mit den Hauptwortleitungen verbunden sind, werden bei jedem Strompfad
jeweils vier Kontaktlochfüllungen
gleichzeitig gestresst.
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Vorzugsweise
ist vorgesehen, dass über
die Schaltelemente jeweils eine aktive Wortleitung im Bereich eines
einzelnen Leiterbahnsegments mit einer passiven Wortleitung kurzschließbar ist.
Dabei wird die aktive Wortleitung auf ein verändertes Potential vorgespannt.
Bei intakten Kontaktlochfüllungen fließt ein Kurzschlußstrom zur
passiven Wortleitung.
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Schließlich ist
vorzugsweise vorgesehen, dass die Leiterbahnsegmente aus Polysilizium
und die Hauptwortleitungen aus einem Metall höherer elektrischer Leitfähigkeit
als Polysilizium bestehen. Die Hauptwortleitungen können beispielsweise
aus Aluminium, Wolfram oder Kupfer gefertigt sein.
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Die
der Erfindung zugrundeliegende Aufgabe wird ferner gelöst durch
ein Verfahren zum elektrischen Stressen eines integrierten Halbleiterspeichers,
der Wortleitungen und Speicherzellen mit Auswahltransistoren aufweist,
deren Gate-Elektroden
an die Wortleitungen angeschlossen sind, wobei jede Wortleitung
jeweils eine Hauptwortleitung und mehrere Leiterbahnsegmente aufweist,
die über
jeweils mindestens eine Kontaktlochfüllung an die jeweilige Hauptwortleitung
angeschlossen sind, und wobei der Halbleiterspeicher eine Schalteinheit
aufweist, mit denen ein Leiterbahnsegment einer ersten Wortleitung
mit einem Leiterbahnsegment einer zweiten Wortleitung kurzschließbar ist,
wobei das Verfahren die folgende Reihenfolge von Schritten aufweist:
- – testweises
elektrisches Vorspannen der ersten Wortleitung,
- – Schalten
der Schalteinheit, wodurch das Leiterbahnsegment der ersten Wortleitung
mit einem Leiterbahnsegment der zweiten Wortleitung kurzgeschlossen
wird, und
- – Durchführen einer
Spannungsmessung zwischen der ersten Wortleitung und der zweiten Wortleitung.
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Bei
dem erfindungsgemäßen Burn-in-Test zum
Stressen von Kontaktlochfüllungen
wird eine erste Wortleitung mit einem anderen elektrischen Potential
als eine zweite Wortleitung vorgespannt, so dass die Spannungsdifferenz über den
mit Hilfe der Schalteinheit geöffneten
Strompfad nur zu einem Stromfluss führen kann, wenn alle in dem
Strompfad vorhandenen Kontaktlochfüllungen einen ausreichend niedrigen
elektrischen Widerstand besitzen. Sobald eine der Kontaktlochfüllungen
hochohmig geworden ist, fließt
kein ausreichend hoher Strom mehr von der ersten zur zweiten Wortleitung.
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Eine
bevorzugte Ausführungsform
sieht vor, dass dann, wenn die Spannungsmessung ergibt, dass eine
gemessene Spannung zwischen der ersten Wortleitung und der zweiten
Wortleitung geringer ist als die Differenz zwischen einem an die
erste Wortleitung angelegten ersten Potential und einem an die zweite
Wortleitung angelegten zweiten Potential, das Auftreten einer defekten
Kontaktlochfüllung angezeigt
wird.
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Eine
Weiterbildung der Erfindung sieht vor, dass die erste Wortleitung über einen
Zeitraum, der einer Vielzahl von Taktzeiten entspricht, elektrisch vorgespannt
wird, um Kontaktlochfüllungen
im Bereich der ersten Wortleitungen und der zweiten Wortleitung
durch einen statischen Strom elektrisch zu stressen. Der Einsatz
statischer Ströme
zum Stressen von Halbleiterspeichern ist bislang nicht üblich, da
herkömmlich
Speicherzellen entladen oder geladen werden und der Ladevorgang
oder Entladevorgang nach einer kurzen Zeit, die in der Regel kleiner ist
als die Zeitdauer eines Taktes, abgeschlossen ist. Daher sind bei
herkömmlichen
Burn-in-Tests nur sehr kurzzeitige Ströme einsetzbar, weshalb bei
den bei Burn-in-Tests üblichen
niedrigen Taktfrequenzen eine Sättigung
der auftretenden Fehlerhäufigkeit
erst spät
erreicht wird. Mit Hilfe statischer Ströme, die über eine Zeitdauer vieler Taktzeiten
beliebig lange aufrechterhalten werden können, entsteht eine wesentliche
Verkürzung
der Stresszeit.
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Vorzugsweise
ist vorgesehen, dass eine Vielzahl von Wortleitungen gleichzeitig
elektrisch vorgespannt wird und dass jeweils genau ein Leiterbahnsegment
jeder vorgespannten Wortleitung mit jeweils genau einem Leiterbahnsegment
einer nicht vorgespannten weiteren Wortleitung kurzgeschlossen wird.
Grundsätzlich
kann die Hälfte
aller Wortleitungen eines Halbleiterspeichers gleichzeitig vorgespannt
werden, wodurch ein hoher Prozentsatz aller Kontaktlöcher der
Wortleitungen gleichzeitig gestresst werden kann. Alternativ kann
auch ein geringerer Anteil aller Wortleitunge gleichzeitig vorgespannt
werden werden, um etwa mit einer geringeren Anzahl von elektrischen
Anschlüssen
der Burn-in-Vorrichtung auszukommen.
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Schließlich ist
vorzugsweise vorgesehen, dass mit Hilfe einer Steuerleitung, die
im Bereich einer einzelnen Treiberschaltung verläuft und an eine Vielzahl von
Schalteinheiten angeschlossen ist, alle Wortleitungen, die an die
Treiberschaltung elektrisch angeschlossene Leiterbahnsegmente besitzen, paarweise
miteinander kurzgeschlossen werden. Hierbei wird beim Vorspannen
nur einer einzigen Steuerleitung bereits die größtmögliche Parallelität des Burn-in-Tests
erreicht.
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Die
Erfindung wird nachstehend mit Bezug auf die 1 bis 13 beschrieben.
Es zeigen:
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1 eine
schematische Draufsicht auf einen Halbleiterspeicher,
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2A und 2B eine
Querschnittsansicht und eine Draufsicht auf einen Halbleiterspeicher mit
segmentierten Wortleitungen,
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3A und 3B eine
Querschnittsansicht und eine Draufsicht auf einen Halbleiterspeicher mit
segmentierten Wortleitungen und Wortleitungstreibern,
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4A und 4B eine
Draufsicht und eine Detailansicht eines erfindungsgemäßen Halbleiterspeichers,
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5 eine
schematische Draufsicht auf einen herkömmlichen Halbleiterspeicher
mit von einer Treiberschaltung ausgehenden Wortleitungssegmenten,
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6 einen
erfindungsgemäßen Halbleiterspeicher
mit von einer Treiberschaltung ausgehenden Wortleitungssegmenten
und einer erfindungsgemäßen Schalteinheit,
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7 eine
schematische Draufsicht auf einen herkömmlichen Halbleiterspeicher
mit Wortleitungssegmenten,
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8 einen
erfindungsgemäßen Halbleiterspeicher
mit Wortleitungssegmenten,
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9 eine
perspektivisch-schematische Darstellung des Verlaufs eines Kurzschlussstroms
in einer erfindungsgemäßen Halbleiterschaltung
gemäß 6 oder 8,
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10 eine
schematische Darstellung der Verschaltung von Wortleitungssegmenten
mit erfindungsgemäßen Schalteinheiten,
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11 eine
schematische Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher mit
Steuerleitungen neben Treiberschaltungen,
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12 einen
erfindungsgemäßen Halbleiterspeicher
mit Steuerleitungen zwischen Blöcken von
Speicherzellen und
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13 ein
Flussdiagramm eines erfindungsgemäßen Verfahrens zum elektrischen
Stressen eines Halbleiterspeichers.
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1 zeigt
eine Draufsicht auf einen Halbleiterspeicher 1 mit einer
Vielzahl von Speicherzellen 2, deren Auswahltransistoren 3 über Source/Drain-Anschlüsse an Bitleitungen 6 und über Gate-Elektroden 4 an
Wortleitungen 5 angeschlossen sind. Mit Hilfe der Auswahltransistoren
werden Speicherkondensatoren der Speicherzellen angesteuert und
geladen oder entladen. Die Darstellung der Wortleitungen 5 ist
rein schematisch und wird nachstehend mit Bezug auf die weiteren
Figuren der Anmeldung näher
beschrieben.
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2A zeigt
in schematischer Querschnittsansicht den Verlauf einer segmentierten
Wortleitung 5, die eine durchgehende Hauptwortleitung 10 und mehrere
segmentweise ausgebildete, über
eine im Vergleich zur Hauptwortleitung 10 kürzere Strecke verlaufende
Leiterbahnsegmente 15 aufweist. Die Leiterbahnsegmente 15 sind
durch Kontaktlochfüllungen 11,
die in 2A schematisch dargestellt sind,
mit der Hauptwortleitung 10 der Wortleitung 5 verbunden
und jeweils an eine Vielzahl von Auswahltransistoren 3,
deren Gate-Elektroden 4 sie bilden, angeschlossen. Der Übersichtlichkeit
halber sind in 2A pro Bitleitungssegment nur
je ein linker und ein rechter Auswahltransistor 3 einer
Speicherzelle dargestellt; in Wirklichkeit sind pro Wortleitungssegment
einige hundert bis wenige tausend Speicherzellen angeschlossen.
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2B zeigt
eine Draufsicht auf eine Halbleiterschaltung mit segmentierten Wortleitungen
gemäß 2A,
wobei eine Draufsicht in Höhe
der Wortleitungssegmente 15 dargestellt ist und die höhergelegenen
Hauptwortleitungen 10 der insgesamt 5 dargestellten Wortleitungen
weggelassen sind. Von den Kontaktlochfüllungen 11 nach oben
und unten sich erstreckende Leiterbahnsegmente 15 sind
jeweils an Speicherzellen angeschlossen. Dort, wo übernächst benachbarte
Wortleitungen eine Kontaktlochfüllung 11 aufweisen,
die aus fertigungstechnischen Gründen
etwas breiter dimensioniert sind als die Leiterbahnsegmente 15,
sind die Leiterbahnsegmente der dazwischenliegenden Wortleitung
verkürzt.
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3A zeigt
eine Querschnittsansicht eines weiteren Halbleiterspeichers mit
segmentierten Wortleitungen 5, die im Gegensatz zu 2A Treiberschaltungen 12 aufweist,
mit denen das Wortleitungspotential an verschiedenen Stellen der
Wort leitung 5 gleichzeitig in unverminderter Höhe zugeführt wird
und damit einer Verfälschung
des angelegten Wortpotentials mit zunehmender Wortleitungslänge vorgebeugt.
Anstelle der Leiterbahnsegmente 15 aus 2A sind
in 3A die Treiberschaltungen 12, von denen
nur eine dargestellt ist, durch die Kontaktlochfüllungen 11 mit den
Hauptwortleitungen 10 verbunden; die Leiterbahnsegmente 15,
die vorzugsweise aus Polysilizium bestehen und die Gate-Elektroden 4 der
Auswahltransistoren 3 bilden, sind über weitere Kontaktlochfüllungen 13 mit
jeweils einer Seite einer Treiberschaltung 12 verbunden.
Somit kann die elektrische Verbindung zwischen der Hauptwortleitung 10 über die
Treiberschaltung 12 und dem Leiterbahnsegment 15 nur
erfolgen, wenn sowohl die Kontaktlochfüllung 11 und als auch
die Kontaktlochfüllung 13 niederohmig
sind.
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3B zeigt
eine Draufsicht auf den Halbleiterspeicher gemäß 3A in
Höhe der
Wortleitungssegmente 15, wobei die Treiberschaltungen 12 in vorzugsweise äquidistanten
Abständen
voneinander angeordnet sind und im Bereich jeder zweiten Wortleitung
zwei gegenüberliegend
angeordnete Leiterbahnsegmente ansteuern. Im übrigen sind Leiterbahnsegmente
benachbarter Wortleitungen ebenso wie in 2B versetzt
zueinander angeordnet. Bei der Erläuterung der Erfindung wird
nachstehend von der Ausführungsform
der 3A und 3B ausgegangen.
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Die 4A und 4B zeigen
eine vereinfachte Draufsicht sowie eine Detailansicht daraus für einen
Halbleiterspeicher, der Treiberschaltungen 12 aufweist,
in deren Bereich Zuleitungen 25 zu erfindungsgemäß vorgesehenen
Schaltelementen 20 vorgesehen sind. 4A enthält einen
ovalförmigen Umriss
der in 4B dargestellten Ausschnittsansicht;
dieser Aus schnitt umfasst eine Breite von drei Wortleitungen 5.
Die Detailansicht der 4B zeigt am Rand einer Treiberschaltung 12 zwei
Kontaktlöcher 13a, 13b,
die jeweils ein unteres Wortleitungssegment, d.h. ein Leiterbahnsegment 15A, 15B der entsprechenden
Wortleitung kontaktieren. Die auf diese Weise kontaktierten Wortleitungen
sind übernächst benachbarte
Wortleitungen, zwischen denen die lediglich eine einzige weitere
Wortleitung angeordnet ist, deren verkürztes Leiterbahnsegment, das im
unteren Bereich des ovalförmigen
Ausschnitts dargestellt ist, von der nächstgelegenen Treiberschaltung
aus kontaktiert wird. In 4B sind
in schematischer Darstellung diejenigen zusätzlichen Leiterbahnverläufe dargestellt,
die sich aus den erfindungsgemäßen Schalteinheiten
zum Kurzschließen je
zweier Wortleitungen sowie aus den Steuerleitungen zum elektrischen
Schalten der Schalteinheiten ergeben. Dargestellt ist eine einzige
Schalteinheit 20, vorzugsweise ein im MOSFET-Bauweise gefertigter Kurzschließtransistor,
dessen zwei Source/Drain-Gebiete 21 im Halbleitersubstrat
angeordnet sind und die durch Schalten des Kurzschließtransistors
in einen leitenden Zustand miteinander elektrisch verbunden werden.
Die Gate-Elektrode 16 des Kurzschließtransistors ist mit einer
Steuerleitung 25 verbunden, welche jeweils weitere Schalteinheiten 20 im
Bereich des unteren Randes der Treiberschaltung 12 anschließt, um diese
Schalteinheiten gleichzeitig und parallel zum Kurzschließen von
je zwei Wortleitungen zu veranlassen.
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5 zeigt
einen Ausschnitt einer Treiberschaltung 12, die durch zwei
unter ihr angeordnete Kontaktlochfüllungen 13a, 13b an
zwei Leiterbahnsegmente 15a, 15b angeschlossen
ist. Weiterhin sind die drei Enden dreier benachbarter Leiterbahnsegmente
dargestellt, die von einer gegenüberliegend
angeordneten Treiberschaltung kontaktiert werden. Innerhalb der Treiberschaltung 12 sind
Zuleitungen 14a, 14b vorgesehen, die die Kontaktlochfüllungen 13a, 13b mit
dem Wortleitungspotential der jeweiligen Wortleitung versorgen.
Die oberhalb der Zeichenebene verlaufenden Hauptwortleitungen der Wortleitungen,
die die Treiberschaltung 12 überqueren, sind nicht dargestellt.
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6 zeigt
eine der 5 entsprechende Draufsicht auf
einen Halbleiterspeicher, der jedoch mit einem erfindungsgemäßen Kurzschließtransistor, d.h.
einer Schalteinheit 20 zum Kurzschließen zweier Wortleitungen ausgestattet
ist. Dazu ist zwischen den Leiterbahnsegmenten 15a und 15b eine
Gate-Elektrode 16 angeordnet,
die in einem aktiven Gebiet AA, welches gestrichelt umrandet ist
und sich von dem Wortleitungssegment 15a bis zum Wortleitungssegment 15b erstreckt,
umgeben ist. In das aktive Gebiet AA sind jeweils zwei Source/Drain-Implantationen 21 eingebracht,
die sich über
den Flächenbereich
zwischen jeweils einem Wortleitungssegment 15a, 15b und
der Gate-Elektrode 16 erstrecken. Die Leiterbahnsegmente 15a, 15b sind
durch Kontaktlöcher
in einer Gateoxidschicht, die mit 17 bezeichnet sind, mit dem
Substrat verbunden und dadurch auch mit den benachbarten Source/Drain-Implantationen 21.
Zwischen diesen ist die Gate-Elektrode 16 angeordnet, die
von oben durch eine Kontaktlochfüllung 18 mit
einer Steuerleitung 25 verbunden und zum Schalten der Schalteinheit 20 und
gegenseitigen Kurzschließen
der Leiterbahnsegmente 15a und 15b dient. Mit Hilfe
der Schalteinheit 20 kann ein über eine linke Wortleitung
dem Leiterbahnsegment 15a zugeführtes elektrisches Potential
mit einem dem rechten Leiterbahnsegment 15b zugeführten Potential
verbunden werden, wodurch ein Strom über den Kurzschließtransistor 20 erzeugt
wird, sofern alle Kontaktlochfüllungen
zwischen einem der beiden Leiterbahnsegmente 15a, 15b und
den jeweils über
ihr verlaufenden, nicht dargestellten Hauptwortleitungen nieder ohmig
sind. Sobald einer dieser Widerstände hochohmig ist oder geworden
ist, fließt
kein Strom, was zum Erkennen eines Funktionsfehlers des Speichers
ausgenutzt werden kann.
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7 zeigt
eine der 5 entsprechende Ansicht einer
weiteren herkömmlichen
Speicherschaltung, in der keine Treiberschaltung vorgesehen ist.
Stattdessen sind in einem Speicherzellenfeld Bereiche vorgesehen,
in denen bei jeder zweiten Wortleitung höhergelegene Hauptwortleitungen 10a, 10b, die
in 7 etwas breiter als die Leiterbahnsegmente 15a, 15b aus
Polysilizium dargestellt sind, über Kontaktlochfüllungen 11,
die Leiterbahnsegmente 15a, 15b anschließen. Unter
den Kontaktlochfüllungen 11 sind
die Leiterbahnsegmente 15a, 15b leicht verbreitert,
um die Kontaktiersicherheit zu erhöhen. Dort sind die Segmentenden
der Leiterbahnsegmente der dazwischengelegenen Wortleitungen ausgespart
bzw. verkürzt,
wie durch die gestrichelt dargestellten Umrisse unter der mittleren
und den beiden äußersten
Hauptwortleitungen 10 angedeutet.
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Gemäß 8 ist
bei einem solchen Halbleiterspeicher, der erfindungsgemäß weitergebildet wird,
eine Schalteinheit 20 in Form eines Kurzschließtransistors 20 vorgesehen,
der in der Zeichenebene der 8 oberhalb
der Kontaktlochfüllungen 11 und
seitlich zu ihnen versetzt im Bereich der dazwischengelegenen Wortleitung
ausgebildet ist. Er verbindet die Leiterbahnsegmente 15a, 15b,
die über die
Kontaktlochfüllungen 11 mit
den jeweiligen Hauptwortleitungen 10 verbunden sind, elektrisch miteinander.
Der Verlauf der Leiterbahnsegmente 15a, 15b, sofern
er durch die etwas breiteren und höhergelegenen Hauptwortleitungen 10 verdeckt
ist, ist in 8 in Form von durchgezogenen
Linien dargestellt. Von den beiden Leiterbahnsegmenten 15a, 15b ausgehende
Kontaktlöcher 17 ver binden
diese Leiterbahnsegmente mit den äußeren Bereichen eines aktiven
Gebietes AA, das sich zwischen den beiden Leiterbahnsegmenten 15a, 15b bis
unter eine in der Mitte gelegene Gate-Elektrode 16 der
Schalteinheit 20 erstreckt. Auf diese Weise wird ein Kurzschließtransistor 20 gebildet,
dessen Gate-Elektrode 16 über eine Kontaktlochfüllung 18 mit
einer Steuerleitung 25 verbunden ist. Wird über das
Potential der Zuleitung 25 und der Gate-Elektrode 16 der
Kurzschließtransistor 20 in
einen leitenden Zustand geschaltet, können die in der Polysiliziumebene
gelegenen Leiterbahnsegmente 15a, 15b zum elektrischen Kurzschließen der
beiden übernächst benachbarten Hauptwortleitungen 10 genutzt
werden. In diesem Fall entsteht ein Stromfluss, der über sämtliche
Kontaktlochfüllungen
zwischen den Hauptwortleitungen und den Leiterbahnsegmenten 15a, 15b der
beiden Wortleitungen führt
und voraussetzt, dass jede dieser Kontaktlochfüllungen niederohmig ist. Sobald
eine dieser Kontaktlochfüllungen
hochohmig ist, fließt
kein oder nur ein geringer Strom, in welchem Falle ein hochohmig
gewordenes und daher defektes Kontaktloch detektiert wird, welches
beim späteren
Betrieb des Halbleiterspeichers zu Fehlern führt.
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Die
in 8 dargestellte Draufsicht ist der Übersichtlichkeit
halber in 9 zusätzlich in einer schematischen
Perspektivansicht dargestellt, die insbesondere den Stromfluss eines
vorzugsweise statischen Stroms I zwischen einer ersten Wortleitung 5a und
einer zweiten Wortleitung 5b verdeutlicht. Die Hauptwortleitungen 10a, 10b dieser
Wortleitungen, die in einer oberen Leiterbahnebene verlaufen, sind an
beiden Enden mit Pfeilen dargestellt, um anzudeuten, dass sie sich
in ihrer jeweiligen Längsrichtung
noch weiter erstrecken als dargestellt. Die beiden Leiterbahnsegmente 15a, 15b sind
ohne Pfeile an ihren Enden dargestellt, da sie nur über einen recht
begrenzten Längenabschnitt
verlaufen. Sie sind jeweils durch Kontaktlochfüllungen 11 mit den höhergelegenen
Hauptwortleitungen 10a, 10b verbunden und nach
unten hin durch weitere Kontaktlöcher 17 mit
dem Material des Halbleitersubstrats elektrisch verbunden. In dem
Halbleitermaterial wird genau zwischen den beiden Wortleitungen
ein aktives Gebiet AA, das in 8 dargestellt
ist, angeordnet, in dessen Mitte der erfindungsgemäß vorgesehene
Kurzschließtransistor,
d. h. die Schalteinheit 20 angeordnet ist. Die Gate-Elektrode 16 dieses
Kurzschließtransistors 20 ist über eine
Steuerleitung 25 elektrisch ansteuerbar und führt bei
einem Schalten des Kurzschließtransistors 20 in
einen leitenden Zustand zu einem Stromfluss I entlang der Richtung
der Doppelpfeile.
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Solch
ein durch ein Burn-in-Verfahren hervorgerufener Strom kann durch
das elektrische Vorspannen beispielsweise der ersten Wortleitung 5a an ein
erstes Potential V1 erzielt werden, wenn die andere, zweite Wortleitung 5b gleichzeitig
an ein zweites Potential V0 angeschlossen ist. Der Strom fließt über die
erste Hauptwortleitung 10a, die Kontaktlochfüllung 11 der
Wortleitung 5a, einen Abschnitt des Leiterbahnsegments 15a,
das Kontaktloch 17, das aktive Gebiet des Kurzschließtransistors 20 hin
zur zweiten Wortleitung 5b, d.h. zunächst zum Leiterbahnsegment 15b und
von dort über
die Kontaktlochfüllung 11 zur
Hauptwortleitung 10b der zweiten Wortleitung 5b.
Die Wortleitung 5b befindet sich auf dem zweiten Potential
V0; im Falle eines Kurzschließens
entsteht ein Potentialgefälle
und somit ein statischer Strom, der sämtliche im Strompfad gelegenen Kontaktlochfüllungen
wesentlich schneller und effizienter stresst als kurzzeitig angelegte
Ströme,
die in herkömmlichen
Halbleiterschaltungen zum Stressen angelegt werden. Die Erfindung
stellt damit nicht nur erstmals eine erste Möglichkeit bereit, Kontaktlöcher von
segmentierten Wortleitungen zu stressen, sondern ermöglicht durch
einen statischen Stromfluss ein gegenüber herkömmlichen Burn-in-Verfahren effizienteres
Stressen, da der über
einen Kurzschließtransistor 20 fließende Strom
weder durch die Kapazität
der Wortleitungssegmente, die die Gateelektroden bilden, noch durch
die Wortleitungsspannung noch durch die Umladefrequenz zum Umladen
eines Wortleitungssegments begrenzt ist.
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10 zeigt
eine Draufsicht auf die in 9 perspektivisch
dargestellte Anordnung zweier Wortleitungen 5a, 5b.
Diese sind in 10 in Höhe der Wortleitungssegmente 15a, 15b dargestellt,
welche jeweils paarweise durch erfindungsgemäße Schalteinheiten 20 kurzschließbar sind.
Mit jeweils einer Schalteinheit 20 kann die elektrische
Verbindung zwischen beiden Wortleitungen im Bereich der Position eines
beliebigen Leiterbahnsegments hergestellt werden, um dort die vorhandenen
Kontaktlochfüllungen
zu stressen.
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11 zeigt
eine schematische Draufsicht auf einen Halbleiterspeicher aus 10 in
Höhe der Leiterbahnsegmente 15 der
Wortleitungen. Das Zellenfeld ist in Blöcke B von Speicherzellen untergeteilt, zwischen
denen Treiberschaltungen 12 zum Treiben der Wortleitungen
angeordnet sind. Innerhalb der Flächenbereiche, in denen die
Treiberschaltungen 12 angeordnet sind, verlaufen Steuerleitungen 25,
die jeweils eine Vielzahl erfindungsgemäßer Kurzschließtransistoren 20 ansteuerbarn.
Die Steuerleitungen 25 verlaufen parallel zu Bitleitungen 6.
Jeder Kurzschließtransistor 20 schließt jeweils
die Leiterbahnsegmente 15a, 15b zweier Wortleitungen
miteinander kurz. Da im Bereich der Treiberschaltungen 12 keine
Speicherzellen angerdnet sind, entsteht durch die Steuerleitungen 25 und
die erfindungsgemäßen Schalteinheiten 20 kein
nennenswerter Flächenverlust.
Durch die Kontaktlochfüllungen 13 sind die
Leiterbahnsegmente 15a, 15b mit den Hauptwortleitungen,
die oberhalb der Zeichenebene verlaufen, verbunden. Anhand der obersten
Steuerleitung 25 in 11 ist
dargestellt, dass eine Vielzahl von Wortleitungen 15a gleichzeitig
mit einem ersten Potential V1 elektrisch vorgespannt wird und dass
jeweils genau ein Leiterbahnsegment (15a) jeder vorgespannten
Wortleitung (5a) mit jeweils genau einem Leiterbahnsegment
(15b) einer nicht vorgespannten zweiten Wortleitung (5b),
die an ein zweites Potential V0 angeschlossen ist, kurzgeschlossen
wird. Somit werden mit Hilfe einer Steuerleitung, die im Bereich der
Treiberschaltung 12 verläuft und an eine Vielzahl von
Schalteinheiten angeschlossen ist, alle Wortleitungen, die an die
Treiberschaltung 12 elektrisch angeschlossene Leiterbahnsegmente 15a, 15b besitzen,
paarweise miteinander kurzgeschlossen. Beim Kurzschließen mit
Hilfe der Kurzschließtransistoren 20 fließt bei intakten
Kontaktlochfüllungen
jeweils der Strom I von dem ersten 15a zum zweiten Leiterbahnsegment 15b.
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12 zeigt
eine Draufsicht auf eine andere Ausführungsform eines erfindungsgemäßen Halbleiterspeichers,
der keine Treiberschaltungen aufweist. Stattdessen sind mehrere
Blöcke
B von Speicherzellenfeldern nur durch die Steuerleitungen 25 voneinander
getrennt, die die Schalteinheiten 20 zum Kurzschließen benachbarter
Wortleitungen 5a, 5b ansteuern. Die Kontaktlochfüllungen 13 verbinden
die Leiterbahnsegmente 15 mit den Hauptwortleitungen oberhalb
der Zeichenebene.
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13 zeigt
ein erfindungsgemäßes Verfahren
zum Stressen eines integrierten Halbleiterspeichers. Bei diesem
Verfahren kann jeder Halbleiterspeicher gestresst werden, der in
einer der oben genannten Ausführungsformen
einschließlich
der Zeichnungen beschrieben ist. Zunächst wird ein erstes Poten tial
V1 an eine aktive Wortleitung 5a angelegt, und zwar vorzugsweise über einen
längeren Zeitraum
von t = 0 bis t = T, wobei T einer Vielzahl von Taktzeiten entspricht,
die so groß ist,
dass das erste Potential V1 als statisch betrachtet werden kann.
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Anschließend wird
eine Schalteinheit 20, die zwischen einem Leiterbahnsegment
der vorgespannten Wortleitung und einem Leiterbahnsegment der übernächsten Wortleitung
vorgesehen ist, in einen leitfähigen
Zustand geschaltet. Dies führt
dazu, dass, sofern die übernächste Wortleitung
sich auf einem zweiten Potential V0 befindet, ein statischer Strom zwischen
beiden Wortleitungen fließt.
Erfindungsgemäß wird eine
Strommessung an einer der beiden Wortleitungen 5a, 5b vorgenommen.
Sofern die Strommessung ergibt, dass kein oder nur ein sehr geringer,
nicht ausreichender Stromfluss messbar ist, wird angezeigt, dass
eine defekte Kontaktlochfüllung vorliegt
und die Halbleiterschaltung im Bereich einer der beiden Wortleitungen
einen Defekt aufweist. Zur Beschleunigung des Burn-in-Tests kann eine Vielzahl von
Wortleitungen gleichzeitig elektrisch vorgespannt und mit jeweils
einer anderen, nicht elektrisch vorgespannten Wortleitung kurzgeschlossen
werden, um die Parallelität
des Burn-in-Verfahrens hinsichtlich der Zahl gleichzeitig gestresster
Wortleitungen zu erhöhen.
Die Möglichkeiten
der Variation der geometrischen Stressmuster ergeben sich aus den gängigen Bauweisen
von Speicherzellenfeldern unter Anwendung der Kenntnisse und Fähigkeiten
des Fachmanns. Die Zeitdauer des elektrischen Stressens wird noch
dadurch verkürzt,
dass erfindungsgemäß ein statischer
Strom zum Stressen verwendet wird, was die Effizienz des künstlichen
Voralterns von Kontaktlochfüllungen
innerhalb segmentierter Wortleitungen noch weiter erhöht.
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- 1
- Halbleiterspeicher
- 2
- Speicherzelle
- 3
- Auswahltransistor
- 4
- Gate-Elektrode
- 5
- Wortleitung
- 5a
- erste
Wortleitung
- 5b
- zweite
Wortleitung
- 6
- Bitleitung
- 10
- Hauptwortleitung
- 10a
- erste
Hauptwortleitung
- 10b
- zweite
Hauptwortleitung
- 11
- Kontaktlochfüllung
- 12
- Treiberschaltung
- 13;
13a, 13b
- weitere
Kontaktlochfüllungen
- 14a,
14b
- Zuleitung
- 15
- Leiterbahnsegment
- 15a
- erstes
Leiterbahnsegment
- 15b
- zweites
Leiterbahnsegment
- 16
- Gate-Elektrode
der Schalteinheit
- 17
- Kontaktloch
- 18
- Kontaktlochfüllung
- 20
- Schalteinheit
- 21
- Source/Drain-Gebiet
- 25
- Steuerleitung
- AA
- aktives
Gebiet
- B
- Block
von Speicherzellen
- I
- Strom
- t
- Zeitdauer
- T
- Vielzahl
von Taktzeiten
- V
- Spannung
- V1
- erstes
Potential
- V0
- zweites
Potential