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Die
Erfindung betrifft einen Halbleiterwafer mit einer Teststruktur
sowie ein Verfahren zum Nachweisen parasitärer Kontaktstrukturen auf einem Halbleiterwafer
mit einer Teststruktur.
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In
der Halbleiterfertigung werden Halbleiterwafer vielen Bearbeitungsschritten
unterworfen, um auf ihnen eine Vielzahl gleichartiger integrierter
Halbleiterschaltungen für
Halbleiterchips herzustellen. Nach Fertigstellung der integrierten
Halbleiterschaltungen wird ein Halbleiterwafer in viele Halbleiterchips
vereinzelt. Bei diesem Vorgang wird der Halbleiterwafer entlang
von Randgebieten, die zwischen einander benachbarten Halbleiterschaltungen
angeordnet sind, zersägt.
Die Randgebiete bilden den Sägerahmen
("kerf"), der jede integrierte
Halbleiterschaltung einzeln umgibt und beim Vereinzeln des Halbleiterwafers
zerstört
wird. Nach dem Vereinzeln werden die Halbleiterchips kontaktiert
und eingekapselt.
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In
dem Sägerahmen,
der zwischen den integrierten Halbleiterschaltungen angeordnet ist,
werden häufig
Teststrukturen hergestellt, die zum Durchführen elektrischer Funktionstests
einsetzbar sind, solange der Halbleiterwafer noch nicht vereinzelt
ist. Solche Teststrukturen können
dazu dienen, diejenigen Halbleiterschaltungen, die nach dem Vereinzeln erhalten
bleiben und das eigentliche Halbleiterprodukt darstellen, zu testen.
Beispielsweise können solche
Tests durchgeführt
werden, mit denen Rückschlüsse über die
Qualität
der hergestellten integrierten Halbleiterschaltung gewonnen werden.
Derartige Tests sind jedoch nicht als Ersatz für elektrische Funk tionstests
gedacht, bei denen in die Speicherzellen der Halbleiterschaltungen
die Informationen testweise eingeschrieben und wieder ausgelesen werden.
Beide Arten elektrischer Tests sind jedoch durch Aufsetzen von Nadelkarten
auf die eigentlichen Halbleiterschaltungen durchführbar, bei
denen zusätzliche
Testnadeln über
dem Sägerahmen
angeordnet und auf diesen aufgesetzt werden, um Teststrukturen elektrisch
ansteuern.
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Die
Teststrukturen im Sägerahmen
können insbesondere
einem Speicherzellenfeld integrierter Speicherschaltungen nachgebildet
sein. Die Teststrukturen weisen dann ähnliche Strukturen wie die Speicherzellen
eines Speicherzellenfeldes und deren Verdrahtung auf, sind jedoch
so abgewandelt, dass an ihnen elektrische Messungen durchführbar sind, die
sich im Speicherzellenfeld der eigentlichen Speicherschaltung selbst
nicht durchführen
lassen, etwa weil bestimmte Strukturelemente durch andere Schichten
bedeckt und daher nicht zugänglich
sind. Beispielsweise kann eine in einem Sägerahmenbereich angeordnete
Teststruktur mit elektrischen Anschlüssen versehen sein, die eine
im eigentlichen Speicherzellenfeld nicht durchführbare Widerstandsmessung,
Strommessung oder Bestimmung von Leckstrompfaden erlaubt.
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Leckströme innerhalb
einer Halbleiterschaltung können
unter anderem durch Justierfehler bei der lithographischen Belichtung
entstehen: Ein Problem bei der lithographischen Belichtung besteht
darin, dass das gleichzeitige Belichten einander benachbarter Strukturen,
deren gegenseitiger Abstand im Bereich der optischen Auflösungsgrenze
der verwendeten Wellenlänge
der lithographischen Belichtung bzw. im Bereich der für die jeweilige
Ebene der Halbleiterschaltung vorgesehenen minimalen Strukturbreite
liegt, zu Interferenzen führen.
Dadurch können
unbeabsichtigt weitere Bereiche der als Maske eingesetzten Lackschicht
belichtet und bei der Ätzung
darunterliegende Bereiche der zu strukturierenden Schicht entfernt
werden. Insbesondere durch Beugung entstehende Intensitätsmaxima,
die auf dem Halbleiterprodukt zwischen den Abbildern einander benachbarter
Maskenöffnungen
der lithographischen Maske ("reticle") liegen, führen im
nachfolgenden Ätzprozess
zu Kontaktöffnungen
der zu strukturierenden Schicht in solchen Bereichen, die keine
Entsprechung auf der lithographischen Maske haben. Wenn solche Öffnungen
in einer dielektrischen Schicht entstehen und anschließend ein
leitfähiges
Material in sämtliche
geätzten Öffnungen
der dielektrischen Schicht abgeschieden wird, entstehen parasitäre Kontaktstrukturen,
die ähnlich
wie die regulären
Standardkontakte oder vias ausgebildet, jedoch an unerwünschten
Positionen angeordnet sind. Die parasitären Kontaktstrukturen verursachen
Kurzschlüsse,
wenn sie gleichzeitig zwei Leiterbahnen kontaktieren, von denen
die eine in der Leiterbahnebene oberhalb der Kontaktstruktur und
die andere in der Leiterbahnebene unterhalb der Kontaktstruktur verläuft. Die
Wahrscheinlichkeit für
solche Chipausfälle
ist umso höher,
je ausgeprägter
die beugungsbedingten Nebenmaxima zwischen eng benachbarten Maskenöffnungen
sind.
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Aus
US 2004/0069745 A1 ist ein Verfahren zur Vermeidung von parasitären Kontaktstrukturen bekannt.
Vorhandene parasitäre
Kontaktstrukturen lassen sich damit jedoch nicht nachweisen. Aus
JP 07281413 A ist
eine Phasenmaske mit Hilfsstrukturen bekannt, die die Ausbildung
interferenzebedingter parasitärer
Kontaktstrukturen verhindern sollen.
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Parasitäre Kontaktstrukturen,
sogenannte "Side
lobes", die durch
Beugungsmaxima zwischen benachbarten Standardkontakten auftreten,
lassen sich in eigens zu deren Nachweis vorgesehe nen Teststrukturen,
die bewusst unter Inkaufnahme von Designregelverletzungen gestaltet
sind, absichtlich in größerer Häufigkeit
und stärkerer
Ausprägung
erzeugen. Ferner lassen sich die leitenden Strukturen einer Teststruktur
mit Hilfe von Testnadeln ansteuern, um durch eine elektrische Messung
festzustellen, ob mehrere leitende Strukturen untereinander aufgrund parasitärer side-lobe-Kontakte
untereinander kurzge schlossen sind. Auf diese Weise lässt sich
die Existenz parasitärer
Kontaktstrukturen im Sägerahmen nachweisen.
Daraus lassen sich Rückschlüsse über das
Auftreten entsprechender parasitärer
Kontakte innerhalb der eigentlichen Speicherschaltung gewinnen.
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Wenn
jedoch Verletzungen von Designregeln bewusst in Kauf genommen werden,
führt dies zu
einer erheblichen Zunahme von Defekten der Halbleiterschaltungen
des Wafers. Designregelwidrig ausgebildete Teststrukturen sind daher
nachteilig Ohne Verletzung von Designregeln können herkömmlich jedoch solche parasitären Kontaktstrukturen,
die zu klein sind, um in ihrer Umgebung vorbeilaufende leitende
Strukturen miteinander kurzschließen, nicht elektrisch nachgewiesen
werden. Somit besteht ein Bedarf für Teststrukturen, die so ausgebildet
sind, dass die Nachweisgrenze für
etwaige parasitäre
Kontaktstrukturen herabgesetzt wird, und zwar möglichst ohne die für auf dem
gleichen Halbleiterwafer angeordnete Speicherschaltungen vorgesehenen
Designregeln zu verletzen.
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Es
ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterwafer
mit einer Teststruktur bereitzustellen, mit deren Hilfe bei einer
elektrischen Messung parasitäre
Kontaktstrukturen mit großer Wahrscheinlichkeit
nachweisbar sind. Die Teststruktur des Halbleiterwafers soll so
ausgebildet sein, dass parasitäre
Kontaktstrukturen, sofern sie in der Teststruktur vorhanden sind,
so von benachbarten leitfähigen
Strukturen umgeben sind, dass eine besonders hohe Nachweiswahrscheinlichkeit
und Nachweishäufigkeit
erzielt wird. Es ist ferner die Aufgabe der vorliegenden Erfindung,
ein Verfahren bereitzustellen, mit dem die Existenz parasitärer Kontaktstrukturen
auf einem Halbleiterwafer besonders zuverlässig nachweisbar ist.
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Diese
Aufgabe wird durch einen Halbleiterwafer gemäß Anspruch 1 mit einer Teststruktur
gelöst,
die folgendes aufweist:
- – mindestens zwei in einer
ersten Leiterbahnebene angeordnete erste Leiterbahnen, die zumindest
abschnittweise parallel zueinander verlaufen,
- – mindestens
eine zweite Leiterbahn, die in der ersten Leiterbahnebene zwischen
den beiden ersten Leiterbahnen angeordnet ist und parallel zu den
ersten Leiterbahnen zu ihnen verläuft,
- – eine
dritte Leiterbahn, die in einer zweiten Leiterbahnebene verläuft, die
in einem größeren Abstand
von einer Oberfläche
des Halbleiterwafers angeordnet ist als die erste Leiterbahnebene,
und
- – jeweils
mindestens ein Kontaktelement auf jeder der beiden ersten Leiterbahnen,
welches die jeweilige erste Leiterbahn mit der dritten Leiterbahn elektrisch
leitend verbindet,
wobei der Abstand der zweiten Leiterbahn
von den beiden ersten Leiterbahnen der lithographischen Auflösungsgrenze
der ersten Leiterbahnebene entspricht,
wobei die Kontaktelemente
an zueinander spiegelbildlichen Positionen bezüglich der zwischen den ersten
Leiterbahnen verlaufenden zweiten Leiterbahn angeordnet sind,
wobei
die Kontaktelemente in einer Isolationsebene zwischen der ersten
und der zweiten Leiterbahnebene angeordnet sind und die dritte Leiterbahn
solche Bereiche der Isolationsebene überdeckt, die zwischen den
Kontaktelementen angeordnet sind und in denen eine erhöhte Wahrscheinlichkeit
für die
Ausbildung parasitärer
Kontaktstrukturen besteht, und
wobei die Kontaktelemente auf
den ersten Leiterbahnen so angeordnet sind, dass parasitäre Kontaktstrukturen,
die aufgrund von Interferenzeffekten zwischen benachbarten Kontaktelementen auftreten
können,
die zweite Leiterbahn kontaktieren.
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Erfindungsgemäß wird ein
Halbleiterwafer mit einer Teststruktur bereitgestellt, bei der zwischen zwei
ersten Leiterbahnen eine zweite Leiterbahn vorgesehen ist, oberhalb
derer spiegelsymmetrisch mindestens zwei Kontaktelemente vorgesehen
sind, welche die beiden ersten Leiterbahnen mit ein und derselben
dritten Leiterbahn verbinden. Die dritte Leiterbahn ist in einer
höherliegenden
Leiterbahnebene angeordnet als die ersten und zweiten Leiterbahnen und
führt einem
Kontaktelement auf der einen Seite der zweiten Leiterbahn zu einem
anderen, spiegelsymmetrisch zu ihm angeordneten Kontaktelement auf
der gegenüberliegenden
Seite der zweiten Leiterbahn. Aufgrund der Spiegelsymmetrie der
erfindungsgemäßen Anordnung
sind parasitäre
Kontaktstrukturen, sofern sie aufgrund von bei einer lithographischen
Belichtung aufgetretenen Interferenzeffekten entstanden sind, in
einer Position zentral über
der zweiten Leiterbahn zu erwarten, d. h. sie kontaktieren die zweite
Leiterbahn. Die Kontaktelemente sind spiegelsymmetrisch zueinander
bezüglich
der zweiten Leiterbahn angeordnet und verbinden die beiden ersten
Leiterbahnen mit der dritten Leiterbahn, welche über den Bereich hinwegführt, in
dem mit einem Auftreten parasitärer
Kontaktstrukturen zu rechnen ist. Eventuell vorhandene parasitäre Kontaktstrukturen
führen
somit von der zweiten Leiterbahn aus zur dritten Leiterbahn und
schliessen diese miteinander kurz. Da die dritte Leiterbahn über die
beiden Kontaktelemente mit den ersten Leiterbahnen in der ersten Leiterbahnebene
verbunden ist, wird ein Kurzschluss zwischen der zweiten Leitung
und den beiden ersten Leitungen erzielt. Die parasitäre Kontaktstruktur selbst,
die diese elektrische Verbindung herstellt, leitet den Strom von
der ersten Leiterbahnebene zur zweiten Leiterbahnebene, so dass
auch bei kleinen lateralen Abmessungen der parasitären Kontaktstruktur
die zweite Leiterbahn zuverlässig
mit der über
ihr angeordneten dritten Leiterbahn verbunden wird. Hierbei wird
ausgenutzt, dass die Höhe,
d. h. die senkrecht zur Substratoberfläche gemessene Ausdehnung einer
parasitären
Kontaktstruktur weitgehend unabhängig
von der Intensität
eines beugungsbedingten Nebenmaximums bei einer lithographischen
Belichtung ist, wohingegen die Breite, d. h. die Abmessung parasitärer Kontaktstrukturen
in Richtung parallel zur Substratoberfläche stark mit der Intensität interferierender
Nebenmaxima variiert. Durch die erfindungsgemäße Anordnung wird eine parasitäre Kontaktstruktur,
sofern sie zwischen den beiden Kontaktelementen vorhanden ist, von
unten und von oben kontaktiert statt von der Seite her. Dadurch
sind auch parasitäre
Kontaktstrukturen mit vergleichsweise kleinen lateralen Ausdehnungen
mit hoher Wahrscheinlichkeit elektrisch nachweisbar. Nach unten
hin kontaktiert die parasitäre
Kontaktstruktur die zweite Leiterbahn; nach oben hin kontaktiert
sie die dritte Leiterbahn. Insbesondere sind solche parasitären Kontaktstrukturen
nachweisbar, die in lateraler Richtung schmaler sind als Kontaktelemente,
die die ersten Leiterbahnen mit der dritten Leiterbahn leitend verbinden.
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Erfindungsgemäß ist weiterhin
vorgesehen, dass die Kontaktelemente in einer Isolationsebene zwischen
der ersten und der zweiten Leiterbahnebene angeordnet sind und dass
die dritte Leiterbahn solche Bereiche der Isolationsebene überdeckt,
die zwischen den Kontaktelementen angeordnet sind und in denen eine
erhöhte
Wahrscheinlichkeit für
die Ausbildung parasitärer
Kontaktelemente besteht. Diejenigen Bereiche der zwischen den beiden
Leiterbahnebenen angeordneten Isolationsschicht, in denen mit erhöhter Wahrscheinlichkeit
mit der Ausbildung parasitärer
Kontaktstrukturen gerechnet werden muss, liegen meist in der Mitte
zwischen benachbarten Kontaktelementen, die auf den ersten Leiterbahnen
beiderseits der zweiten Leiterbahn angeordnet sind.
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Erfindungsgemäß ist schließlich vorgesehen,
dass die Kontaktelemente auf den ersten Leiterbahnen so angeordnet
sind, dass parasitäre
Kontaktstrukturen, die aufgrund von Interferenzeffekten zwischen
benachbarten Kontaktelementen auftreten können, die zweite Leiterbahn
kontaktieren. Dies wird am einfachsten durch eine symmetrische Anordnung
der Kontaktelemente auf den ersten beiden Leiterbahnen erreicht.
Hierbei sind ein oder mehrere Kontaktelemente auf der einen der
beiden ersten Leiterbahnen angeordnet. Spiegelsymmetrisch dazu in Bezug
auf die zweite Leiterbahn sind auf der anderen der beiden ersten
Leiterbahnen weitere Kontaktelemente an identischen Positionenen
in Richtung des Verlaufs der ersten Leiterbahnen angeordnet.
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Vorzugsweise
ist vorgesehen, dass die zweite Leiterbahn relativ zu den beiden
ersten Leiterbahnen so angeordnet ist, dass parasitäre Kontaktstrukturen,
die aufgrund von Interferenzeffekten ausgebildet sind, mittig auf
der zweiten Leiterbahn angeordnet sind.
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Ebenso
ist vorzugsweise vorgesehen, dass die ersten Leiterbahnen auf entgegengesetzten
Seiten der zweiten Leiterbahn in jeweils gleichem Abstand von der
zweiten Leiterbahn angeordnet sind.
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Die
dritte Leiterbahn in der zweiten Leiterbahnebene wird in der Regel
so geformt sein, dass parasitäre
Kontaktstrukturen, die aufgrund von Interferenzeffekten zwischen
den Kontaktelementen ausgebildet sind, die dritte Leiterbahn kontaktieren.
Dazu wird die dritte Leiterbahn in der zweiten Leiterbahnebe ne über diejenigen
Bereiche der darunter liegenden Isolationsschicht geführt, an
denen verstärkt
mit einer Ausbildung parasitärer
Kontaktstrukturen gerechnet werden muss.
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Die
dritte Leiterbahn wird im Bereich eines Leiterbahnabschnitts, in
dem die ersten Leiterbahnen parallel zueinander verlaufen, in der
Regel auch die zweite Leiterbahn und Zwischenräume zwischen der zweiten Leiterbahn
und den beiden ersten Leiterbahnen überdecken. Ein Überdecken
bedeutet hier, dass in der Draufsicht senkrecht auf den Halbleiterwafer die
Grundfläche
der dritten Leiterbahn sich mit den Grundflächen der beiden ersten Leiterbahnen
und der zweiten Leiterbahn überschneidet
und sich auch über
die Zwischenräume
zwischen der zweiten und den beiden ersten Leiterbahnen hinweg erstreckt.
Im einfachsten Fall verläuft
die dritte Leiterbahn senkrecht zum Verlauf der ersten und zweiten
Leiterbahnen über
sie hinweg. Dabei ist unmittelbar unterhalb der dritten Leiterbahn
zunächst
die Isolationsebene mit der Isolationsschicht und den darin eingebrachten
Kontaktelementen und gegebenenfalls auch parasitären Kontaktstrukturen angeordnet
und erst darunter verlaufen die ersten und zweiten Leiterbahnen. Die
dritte Leiterbahn bedeckt daher nicht unmittelbar die Oberfläche der
ersten und der zweiten Leiterbahnen, sondern ist in Richtung senkrecht
zur Substratoberfläche
von ihnen beabstandet.
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Vorzugsweise
ist vorgesehen, dass die dritte Leiterbahn quer zum Verlauf der
ersten Leiterbahnen und der zweiten Leiterbahn verläuft. Dadurch
kann auf einfache Weise erreicht werden, dass eventuell ausgebildete
parasitäre
Kontaktstrukturen die Unterseite der dritten Leiterbahn kontaktieren.
Zumindest bei ausreichender Breite der dritten Leiterbahn in Richtung
des Verlaufs der ersten und zweiten Leiterbahn ist eine voll ständige Kontaktierung
der Oberseite von parasitären
Kontaktstrukturen durch die Unterseite der dritten Leiterbahn gewährleistet.
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Eine
Weiterbildung der Erfindung sieht vor, dass auf jeder der beiden
ersten Leiterbahnen mindestens zwei als Kontaktlochfüllungen
ausgebildete Kontaktelemente angeordnet sind, die entlang des Verlaufs
der ersten Leiterbahnen an mehreren Positionen angeordnet sind,
wobei ihre Positionen auf beiden ersten Leiterbahnen spiegelbildlich
zueinander bezüglich
der zweiten Leiterbahnen sind. Hierbei können die Positionen der insgesamt
mindestens vier Kontaktelemente den Ecken eines Rechtecks zugeordnet
werden, dessen Mitte sich zentral über der zweiten Leiterbahnen
befindet. Bei einer entsprechenden Anordnung von Kontaktöffnungen
der lithographischen Maske (reticle) treten Interferenzmaxima und
dadurch gebildete parasitäre
Kontaktstrukturen dann in der Mitte zwischen den vier Kontaktelementen,
d.h. mittig über
der zweiten Leiterbahn auf.
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Vorzugsweise
ist vorgesehen, dass die dritte Leiterbahn einen Zwischenraum zwischen
vier Kontaktelementen vollständig überdeckt.
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Hierzu
wird die dritte Leiterbahn in der Regel eine Breite besitzen, die
mindestens so groß ist
wie die Summe aus dem Abstand zweier auf einer ersten Leiterbahn
angeordneter Kontaktelemente voneinander und der doppelten Breite
eines Kontaktelements. Die quer zu den ersten Leiterbahnen verlaufende
dritte Leiterbahn ist somit breit genug, um eine sichere Kontaktierung
der gesamten Oberseite einer parasitären Kontaktstruktur zu gewährleisten,
sofern diese irgendwo zwischen den vier umliegenden Kontaktelementen
ausgebildet ist.
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Die
als Kontaktlochfüllungen
ausgebildeten Kontaktstrukturen, auch "vias" genannt,
werden in Öffnungen
einer Isolationsschicht eingebracht, die zwischen benachbarten Leiterbahnebenen
angeordnet ist. Die lithographische Auflösungsgrenze zur Strukturierung
der Isolationsebene kann auch der Auflösungsgrenze der darunterliegenden
ersten Leiterbahnebene entsprechen oder größer sein. Die zweite Leiterbahnebene
hingegen besitzt in der Regel eine noch größere lithographische Auflösungsgrenze.
In der vorliegenden Anmeldung wird davon ausgegangen, dass die Begriffe "Leiterbahnebene" und "Isolationsebene" technologische Schichtenebenen
im Sinne der Halbleitertechnologie bedeuten. Diese Ebenen wird durch
entsprechende Schichtenlagen repräsentiert, die im Gegensatz
zu einer mathematischen Ebene eine gewisse Schichtdicke besitzen
und ferner die bei Halbleiterschaltungen üblichen Topographien, d. h.
Höhenunterschiede
aufweisen. Ferner sind in jeder Leiterbahn- oder Isolationsebene üblicherweise
mindestens zwei unterschiedlichen Materialien angeordnet, um eine
Strukturierung in lateraler Richtung in Form von Standardkontakten oder
Leiterbahnen zu realisieren. In den Leiterbahnebenen sind Leiterbahnen
und Isolationsbereiche angeordnet. In den Isolationsebenen sind
senkrecht in Richtung zur Substratoberfläche verbindende Kontaktelemente
(vias) angeordnet und gegebenenfalls auch parasitäre Kontaktstrukturen
ausgebildet. Diese sind jeweils durch isolierendes Material umgeben. Die
Kontaktelemente werden üblicherweise
ausgebildet, indem in eine zuerst abgeschiedene Isolationsschicht,
die das Halbleitersubstrat oder die zuletzt abgeschiedene Ebene
ganzflächig
bedeckt, mit einer Lackschicht bedeckt und die Lackschicht durch
eine lithographische Maske hindurch belichtet wird. Im Falle der
Verwendung von Positivlack werden die belichteten Bereiche der Lackschicht
geätzt.
Nachdem die belichteten Bereiche der Lackschicht durch einen Ätzprozess
entfernt und die Lackschicht gehärtet wurde,
wird die Isolationsschicht mit der strukturierten Lackschicht als Ätzmaske
geätzt,
wodurch Kontaktlochöffnungen
in der Isolationsschicht entstehen, die bis zur darunterliegenden
Schicht reichen. Wird nach Entfernen der Lackschicht ein leitfähiges Material
ganzflächig
abgeschieden und anschließend
von der Oberseite der Isolationsschicht wieder entfernt, so verbleiben
in den Kontaktlochöffnungen
der Isolationsschicht elektrisch leitfähige Kontakt lochfüllungen,
nämlich
die gewünschten
Kontaktelemente. Die Positionen der gestellten Kontaktelemente entsprechen
den Positionen von Maskenöffnungen
der lithographischen Maske (reticle), die zum Strukturieren der
Lackschicht beabstandet vom Halbleiterwafer im Strahlengang der
lithographischen Belichtungseinrichtung eingesetzt wurde. Die die
Maskenöffnungen passierenden,
ungebeugten Anteile der elektromagnetischen Strahlung belichten
die Lackmaske dort, wo die Kontaktelemente auszubilden sind. Unerwünschte gebeugte
Strahlungsanteile jedoch können auch
seitlich außerhalb
der Abbilder der Maskenöffnungen
die Lackschicht belichten, und zwar insbesondere dort, wo Beugungsmaxima
mehrerer dicht nebeneinander angeordneter Maskenöffnungen miteinander konstruktiv
interferieren. Auf diese Weise entstehen bei der Fertigung der erwünschten
Kontaktelemente zugleich zusätzliche,
gegebenenfalls kleiner dimensionierte Kontaktlochöffnungen
und nach dem Abscheiden des leitfähigen Materials in diese zusätzlichen
Kontaktlochöffnungen
unerwünschte parasitäre Kontaktstrukturen.
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Eine
Weiterbildung sieht vor, dass die Teststruktur eine Vielzahl erster
Leiterbahnen und eine Vielzahl zweiter Leiterbahnen aufweist, die
parallel zueinander verlaufen, wobei in Richtung quer zum Leiterbahnverlauf
jeweils eine erste Leiterbahn und eine zweite Leiterbahn abwechselnd
aufeinanderfolgend angeordnet sind. Auf diese Weise kann, wenn jede
erste Leiterbahnen mit jeweils einem oder mehreren Kontaktelementen
bedeckt ist, an einer Vielzahl von Positionen mittig auf einer der
zweiten Leiterbahnen eine parasitäre Kontaktstruktur mit erzeugt
werden, die durch die erfindungsgemässe Teststruktur elektrisch
nachgewiesen wird. Durch die Erhöhung der
Anzahl der Leiterbahnen wird die Wahrscheinlichkeit erhöht, dass
sich irgendwo auf einer der zweiten Leiterbahnen eine solche parasitäre Kontaktstruktur
ausbildet, die zu einem Kurzschluss zwischen einer ersten und der
dritten Leiterbahn führt.
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Vorzugsweise
ist vorgesehen, dass innerhalb der ersten Leiterbahnebene die ersten
Leiterbahnen gemeinsam an eine erste Anschlussleitung und die zweiten
Leiterbahnen gemeinsam an eine zweite Anschlussleitung angeschlossen
sind. Somit genügt
es, nur insgesamt einen Kontakt für alle ersten Leiterbahnen
und nur insgesamt einen Kontakt für alle zweiten Leiterbahnen
vorzusehen. Eine von außen
auf die Teststruktur aufgesetzte Nadelkarte benötigt somit für den erfindungsgemäßen Messvorgang
lediglich zwei zusätzliche
Testnadeln, durch die eine Vielzahl erster und zweiter Leitungen
angesteuert wird. Anstelle der ersten Leitungen können auch ein
oder mehrere dritte Leitungen, die in der zweiten Leiterbahnebene
verlaufen und vorzugsweise die ersten und die zweiten Leiterbahnen
kreuzen, angeschlossen werden.
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Vorzugsweise
ist vorgesehen, dass die ersten Leiterbahnen und die zweiten Leiterbahnen
kammartig ineinandergreifend angeordnet sind. Dadurch können die
Kontaktierungen sämtlicher
erster und zweiter Leiterbahnen platzsparend und effizient auf gegenüberliegenden
Seiten der Teststruktur vorgesehen werden.
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Vorzugsweise
ist vorgesehen, dass die Teststruktur im Bereich eines Sägerahmens
des Halbleiterwafers angeordnet ist.
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Eine
Weiterbildung sieht vor, dass in der zweiten Leiterbahnebene mehrere
dritte Leitungen angeordnet sind, wobei jede der dritten Leiterbahnen jeweils
eine Vielzahl miteinander kurzgeschlossener erster Leiterbahnen
und eine Vielzahl zwischen den jeweiligen ersten Leiterbahnen angeordneter,
mit einander kurzgeschlossener zweiter Leiterbahnen überdeckt.
Somit sind mehrere dritte Leiterbahnen, die oberhalb der ersten
und zweiten Leiterbahnen quer über
sie hinweg verlaufen, vorgesehen. Jede dieser dritten Leitungen
ist mit einer anderen Vielzahl erster Leiterbahnen durch Kontaktelemente
verbunden. Mit Hilfe der Vielzahl dritter Leitungen wird ein matrixförmiges Feld
vieler Kreuzungsorte zwischen dritten und zweiten Leiterbahnen gebildet,
wobei an jedem Kreuzungsort potenziell eine parasitäre Kontaktstruktur
vorhanden sein kann, die die jeweilige zweite Leitung mit der jeweiligen
dritten Leitung kurzschließt.
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Die
ersten, zweiten und dritten Leiterbahnen und die Kontaktelemente
werden in der Regel so angeordnet sein, dass parasitäre Kontaktstrukturen,
die aufgrund von Interferenzeffekten zwischen den Kontaktelementen
ausgebildet sind, die zweiten Leiterbahnen in Richtung senkrecht
zur Oberfläche
des Halbleiterwafers leitend mit den dritten Leiterbahnen verbinden.
Demzufolge bilden die parasitären
Kontaktstrukturen, sofern sie tatsächlich vorhanden sind, einen
Leckstrompfad, der in Richtung senkrecht zur Oberfläche des
Halbleitersubstrats verläuft
und eine in der ersten Leiterbahnebene angeordnete zweite Leiterbahn
mit einer über
ihr verlaufenden dritten Leiterbahn aus der zweiten Leiterbahnebene
kurzschließt.
Selbst bei geringem lateralen Querschnitt einer parasitären Kontaktstruktur
führt diese
zu einem Kurzschluss und ist dadurch nachweisbar, weil der erfindungsgemäss vorgesehene
Richtung des Leckstrompfades senkrecht zur nachweiskritischen Breite
parasitärer
Kontaktstrukturen verläuft.
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Vorzugsweise
ist vorgesehen, dass der Halbleiterwafer eine integrierte Halbleiterschaltung mit
einem Speicherzellenfeld aufweist, wobei die Halbleiterschaltung
folgendes aufweist:
- – mehrere zueinander parallel
verlaufende vierte Leiterbahnen, die in der ersten Leiterbahnebene angeordnet
sind und einen Abstand voneinander besitzen, der so groß ist wie
der Abstand zwischen der zweiten Leiterbahn und den ersten Leiterbahnen
der Teststruktur,
- – eine
fünfte
Leiterbahn, die in der zweiten Leiterbahnebene angeordnet ist und
in Richtung quer zum Verlauf der vierten Leiterbahnen verläuft, und
- – weitere
Kontaktelemente, die zumindest einander übernächst benachbarte vierte Leiterbahnen mit
den fünften
Leiterbahnen elektrisch verbinden.
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Bei
dieser Ausführungsform
verlaufen im Speicherzellenfeld einer integrierten Halbleiterschaltung
die Leiterbahnen in denselben technologischen Ebenen wie die Leiterbahnen
der erfindungsgemässen
Teststruktur, die außerhalb
der Speicherschaltung im Bereich des Sägerahmens angeordnet ist. Die
technologischen Ebenen werden in der vorliegenden Anmeldung "erste Leiterbahnebene" und "zweite Leiterbahnebene" genannt, wobei diese
Bezeichnung nur im Sinne einer Aufzählung zu verstehen sind. Insbesondere
bezeichnen" erste
Leiterbahnebene" und "zweite Leiterbahnebene" nicht zwangsläufig die
untersten beiden Leiterbahnebene über der Substratoberfläche, sondern
zwei beliebige Leiterbahnebenen, die durch eine oder mehrere Isolationsebenen
voneinander getrennt sind. Vorzugsweise ist die zweite Leiterbahnebene
in einem größeren Abstand
von der Substratoberfläche
angeordnet als die erste Leiterbahnebene. Zwischen der ersten Leiterbahnebene
und der Substratoberfläche
können auch
weitere Leiterbahnebenen vorgesehen sein. Bei der obigen Ausführungsform
sind die ersten und die zweiten Leiterbahnen der Teststruktur in
derselben Leiterbahnebene wie die fünften Leiterbahnen im Speicherzellenfeld
angeordnet. Dies ist beispielsweise daran erkennbar, dass die in
denselben Ebenen angeordneten Leiterbahnen aus demselben Material bestehen
und dieselbe Strukturbreite besitzen.
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Die
Erfindung zugrundeliegende Aufgabe wird ferner gelöst durch
ein Verfahren gemäß Anspruch
12 zum Nachweisen parasitärer
Kontaktstrukturen auf einem Halbleiterwafer mit einer Teststruktur,
wobei die Teststruktur folgendes aufweist:
- – mindestens
zwei in einer ersten Leiterbahnebene angeordnete erste Leiterbahnen,
die zumindest abschnittweise parallel zueinander verlaufen,
- – mindestens
eine zweite Leiterbahn, die zwischen den beiden ersten Leiterbahnen
angeordnet ist und parallel zu den ersten Leiterbahnen verläuft,
- – eine
dritte Leiterbahn, die in einer zweiten Leiterbahnebene verläuft, die
in einem größeren Abstand
von einer Oberfläche
des Halbleiterwafers angeordnet ist als die erste Leiterbahnebene,
und
- – jeweils
mindestens ein Kontaktelement auf jeder der beiden ersten Leiterbahnen,
welches die jeweilige erste Leiterbahn mit der dritten Leiterbahn elektrisch
leitend verbindet,
wobei der Abstand der zweiten Leiterbahn
von den beiden ersten Leiterbahnen der lithographischen Auflösungsgrenze
der ersten Leiterbahnebene entspricht,
wobei die Kontaktelemente
an zueinander spiegelbildlichen Positionen bezüglich der zwischen den ersten
Leiterbahnen verlaufenden zweiten Leiterbahn angeordnet sind,
wobei
die Kontaktelemente in einer Isolationsebene zwischen der ersten
und der zweiten Leiterbahnebene angeordnet sind und die dritte Leiterbahn
solche Bereiche der Isolationsebene überdeckt, die zwischen den
Kontaktelementen angeordnet sind und in denen eine erhöhte Wahrscheinlichkeit
für die
Ausbildung parasitärer
Kontaktstrukturen besteht, und
wobei die Kontaktelemente auf
den ersten Leiterbahnen so angeordnet sind, dass parasitäre Kontaktstrukturen,
die aufgrund von Interferenzeffekten zwischen benachbarten Kontaktelementen auftreten
können,
die zweite Leiterbahn kontaktieren,
wobei das Verfahren die
folgenden Schritte aufweist:
a) Anschließen der zweiten Leiterbahn
an ein erstes elektrisches Potential und Anschließen der dritten
Leiterbahn an ein anderes, zweites elektrisches Potential und
b)
Durchführen
einer elektrischen Widerstands- oder Strommessung, wobei gemessen
wird, ob die dritte Leiterbahn leitend mit der zweiten Leiterbahn
verbunden ist.
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Für dieses
Messverfahren kann insbesondere jeder Halbleiterwafer verwendet
werden, dessen Teststruktur oder Teststrukturen nach einer der vorgehend
beschriebenen Ausführungsformen
ausgebildet sind.
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Vorzugsweise
ist vorgesehen, dass dann, wenn ein gemessener elektrischer Widerstand
einen vorgegebenen Grenzwert unterschreitet oder eine gemessene
Stromstärke
einen vorgegebenen Grenzwert überschreitet,
festgestellt wird, dass die zweite Leiterbahn und die dritte Leiterbahn
durch eine parasitäre
Kontaktstruktur miteinander kurzgeschlossen sind, und dass anderenfalls
festgestellt wird, dass keine parasitäre Kontaktstruktur zwischen der
zweiten Leiterbahn und der dritten Leiterbahn vorhanden ist. Aufgrund
der erfindungsgemäß gewählten Geometrie,
bei der eventuell ausgebildete parasitäre Kontaktstrukturen nach unten
und nach obern statt in seitlicher Richtung in bezug auf die Substratoberfläche an benachbarte
leitfähige
Strukturen angrenzen, ist sichergestellt, dass die hier die elektrische
Messung mit hoher Wahrscheinlichkeit eventuell vorhandene parasitäre Kontaktstrukturen nachweist.
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Vorzugsweise
ist vorgesehen, dass ein Halbleiterwafer verwendet wird, der außer der
Teststruktur mindestens eine integrierte Halbleiterschaltung aufweist,
und dass ein anhand der Teststruktur erhaltenes Messergebnis zur
Qualitätskontrolle
für die
integrierte Halbleiterschaltung verwendet wird.
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Insbesondere
kann vorgesehen sein, dass dann, wenn bei mindestens einer Teststruktur
festgestellt wird, dass die jeweilige Teststruktur mindestens eine
parasitäre
Kontaktstruktur aufweist, die auf dem Halbleiterwafer angeordnete
integrierte Halbleiterschaltung als nicht einwandfrei funktionsfähig gekennzeichnet
wird. Da die Teststruktur und das Speicherzellenfeld der integrierten
Halbleiterschaltung aus derselben technologischen Ebenen, insbesondere
Leiterbahnebenen und Isolationsebenen hergestellt sind, kann aus
dem anhand der Teststruktur gewonnenen Messergebnis mit hoher Zuverlässigkeit auf
den Grad der Funktionsfähigkeit
der integrierten Speicherschaltung geschlossen werden.
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Vorzugsweise
ist vorgesehen, dass auf einem Halbleiterwafer, der eine Vielzahl
von Teststrukturen aufweist, die Schritte a) und b) an der Vielzahl von
Teststrukturen durchgeführt
werden, wobei für jede
Teststruktur eine eigene Widerstands- oder Strommessung durchgeführt wird.
Die Messungen können
der Reihe nach an den Teststrukturen durchgeführt werden oder auch gleichzeitig
an ihnen durchgeführt
werden. Im letzteren Fall ist eine größere Anzahl zusätzlicher
Testnadeln erforderlich.
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Schließlich kann
vorgesehen sein, dass die zweiten Leiterbahnen der Vielzahl von
Teststrukturen miteinander elektrisch verbunden sind und in Schritt a)
mit jeweils demselben ersten elektrischen Potential vorgespannt
werden und dass die dritten Leiterbahnen der Teststrukturen jeweils
mit dem zweiten elektrischen Potential verbunden werden. Hierbei werden
nicht nur alle zweiten Leiterbahnen einer Vielzahl von Teststrukturen
so dauerhaft miteinander kurzgeschlossen, so dass sie gemeinsam
durch einen einzigen elektrischen Anschluss vorspannbar sind. Beim
Durchführen
der elektrischen Messung brauchen dann nur die dritten oder ersten
Leitungen gegenüber
den zweiten Leitungen vorgespannt zu werden.
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Die
Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben.
Es zeigen:
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1 eine
schematische Draufsicht auf einen Halbleiterwafer,
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2 eine
schematische Darstellung einer lithographischen Maske und einer
lithographisch belichteten Maskenschicht,
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3 eine
schematische Querschnittsansicht eines Halbleiterwafers mit einer
erfindungsgemäßen Teststruktur,
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4 eine
schematische Draufsicht auf die Teststruktur aus 3,
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5 eine
weitere Ausführungsform
der erfindungsgemäßen Teststruktur
in schematischer Draufsicht,
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6 einen
schematischen Querschnitt durch zwei Bereiche eines Halbleiterwafers,
die einen Ausschnitt einer erfindungsgemäßen Teststruktur und eines
Speicherzellenfeldes darstellen,
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7 eine
Mehrzahl miteinander verbundener erfindungsgemäßer Teststrukturen und
-
8 eine
schematische Darstellung eines erfindungsgemäßen Verfahrens und
-
9 ein
Flussdiagramm für
den zeitlichen Ablauf eines erfindungsgemäßes Verfahren.
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1 zeigt
eine schematische Draufsicht auf einen Halbleiterwafer 10,
auf dem eine Vielzahl integrierter Halbleiterschaltungen 30 angeordnet
ist. Die Halbleiterschaltungen 30 können beispielsweise Speicherschaltungen
sein, beispielsweise Schaltungen für flüchtige oder nicht flüchtige Halbleiterspeicher.
Jede integrierte Halbleiterschaltung 30 weist ein Speicherzellenfeld 35 auf,
in dem Speicherzellen in Form einer zweidimensionalen Matrix angeordnet und
entlang zweier Richtungen durch Leiterbahnen, nämlich durch Wortleitungen und
Bitleitungen angeschlossen sind. Der interne Aufbau der Speicherzellenfelder 35 ist
bekannt und wird daher nicht näher dargestellt.
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Zwischen
den integrierten Halbleiterschaltungen 30 befindet sich
der Sägerahmen 15 ("kerf") des Halbleiterwafers 10,
der jede Halbleiterschaltung 30 einzeln umgibt und der
beim Vereinzeln des Halbleiterwafers 10 entfernt wird.
Dabei wird der Halbleiterwafer 10 entlang der gestrichelt
dargestellten Linie zersägt,
wodurch der Sägerahmen 15 zerstört wird.
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In 1 ist
eine Mehrzahl von Teststrukturen 20 dargestellt, die im
Bereich des Sägerahmens 15 angeordnet
sind. Solche Teststrukturen 20 werden herkömmlich für unterschiedliche
Zwecke eingesetzt. Die Teststrukturen 20 bilden teilweise
den integrierten Schaltungsaufbau eines Speicherzellenfeldes 35 nach,
um im Bereich des Sägerahmens 15 vor
dem Vereinzeln des Halbleieterwafers 10 Messungen vornehmen
zu können,
die am Speicherzellenfeld 35 selbst nicht oder zumindest
nicht zerstörungsfrei durchführbar sind.
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Die
Teststrukturen 20 innerhalb eines Sägerahmens 15 können unter
anderem dazu dienen, die Ausbildung etwaiger parasitärer Kontaktstrukturen innerhalb
von Verdrahtungsebenen nach zuweisen. Parasitäre Kontaktstrukturen entstehen
unter anderem durch Interferenzeffekte bei einer lithographischen
Belichtung, bei der zunächst
eine auf oder oberhalb des Halbleiterwafers 10 abgeschiedene Maskenschicht
belichtet wird. Die Maskenschicht wird anschließend strukturiert und die Struktur
der Maskenschicht auf die unter ihr angeordnete, zu strukturierende
Schicht übertragen.
Auf diese Weise entstehen Schichtöffnungen, in welche beispielsweise
ein leitfähiges
Material abgeschieden werden kann. Auf diese Weise entstehen insbesondere
Kontaktelemente wie die als via ausgebildeten Standardkontakte.
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2 zeigt
schematisch einen Querschnitt durch eine zu strukturierende Isolationsschicht 6, eine
auf ihr angeordnete Maskenschicht 16 sowie durch eine lithographische
Maske 21. Die Maske 21 ("reticle") weist Maskenöffnungen 22 auf, durch
die elektromagnetische Strahlung durchdringen kann, wie durch die
Pfeile dargestellt. Der grösste
Anteil der Intensität
der Strahlung gelangt ungebeugt, d. h. im wesentlichen geradlinig
durch die Öffnungen 22 der lithographischen
Maske 21 und belichtet selektiv einzelne Bereiche einer
Maskenschicht 16. Die zu Isolationsschicht 6 kann
beispielsweise eine Isolationsschicht sein, welche zwischen zwei
Leiterbahnebenen A, B angeordnet ist und bereichsweise selektiv belichtet
wird, um Kontaktelemente 4 herzustellen. Die Kontaktelemente 4 entstehen,
indem beispielsweise die belichteten Bereiche der strukturierten Maskenschicht 16 durch
eine Ätzung
entfernt und die Isolationsschicht 6 unter der strukturierten
Maskenschicht 16 geätzt
wird. Die dadurch entstehenden Kontaktlöcher in der Isolationsschicht 6 werden
dann mit einem leitfähigen
Material aufgefüllt.
Die lateralen Positionen der so gebildeten Kontaktelemente 4 entsprechen
den Positionen der Maskenöffnungen 22 der
lithographischen Maske 21. Da jedoch ein gewis ser Anteil
der elektromagnetischen Strahlung gebeugt wird und zwischen einander
benachbarten Maskenöffnungen 22 konstruktiv
interferieren kann, entstehen durch ungewollte Intensitätsmaxima
unterhalb von strahlungsundurchlässigen
Bereichen der Maske 21 unerwünschte parasitäre Kontaktstrukturen 5.
Die parasitären
Kontaktstrukturen 5 haben keine Entsprechung auf der lithographischen
Maske 21. Innerhalb der Mehrschichtverdrahtung auf einem Halbleiterwafer
können
parasitäre
Kontaktstrukturen 5 zu Leckstrompfaden führen, indem
sie benachbarte Leiterbahnen miteinander kurzschließen. Dadurch wird
die jeweilige Halbleiterschaltung zumindesten in Teilbereichen unbrauchbar.
Je nachdem, wie die Prozessparameter bei der Herstellung der integrierten
lithographischen Belichtung für
die Ausbildung der Kontaktelemente 4 gewählt werden,
besteht eine mehr oder weniger große Wahrscheinlichkeit dafür, dass
zwischen benachbarten Kontaktelementen 4 zusätzlich parasitäre Kontaktstrukturen 5 ausgebildet sind.
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3 zeigt
eine erfindungsgemäße Teststruktur 20,
die zum Nachweis solcher parasitärer Kontaktstrukturen 5 dient
und eine sehr hohe Nachweiswahrscheinlichkeit erzielt. Die erfindungsgemäße Teststruktur 20 ist
im Bereich eines Sägerahmens eines
Halbleiterwafers 10 angeordnet. 3 zeigt
einen Querschnitt in Richtung z senkrecht zur Substratoberfläche 10a.
Oberhalb der Substratoberfläche 10a verläuft eine
erste Leiterbahnebene A, in welcher Leiterbahnen 1, 2 angeordnet
sind. In größerem Abstand
von der Oberfläche 10a des
Halbleiterwafers 10 ist in einer zweiten Leiterbahnebene
B eine dritte Leiterbahn 3 angeordnet. Die Leiterbahnebenen
A und B entsprechen denjenigen Leiterbahnebenen, die auch im Bereich
eines Speicherzellenfeldes einer integrierten Halbleiterschaltung
auf dem Halbleiterwafer 10 vorhanden sind, so dass einander
entsprechende Strukturelemente wie etwa Leiterbahnen oder vias zugleich
in den Halbleiterschaltungen 30 wie auch in den Teststruktur 20 auf
dem Sägerahmen vorhanden
sind. Die dazu erforderlichen lithographischen Masken enthalten
sowohl Maskenöffnungen zum
Herstellen der Strukturelemente der Speicherzellenfeldes als auch
Strukturen zum Herstellen der erfindungsgemäßen Teststrukturen 20.
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Die
erfindungsgemäße Teststruktur
weist zwei in der ersten Leiterbahnebene A angeordnete erste Leiterbahnen 1 auf,
die zumindest abschnittweise parallel zueinander verlaufen. In 3 verlaufen
die ersten Leiterbahnen 1 senkrecht zur Zeichenebene. In
der ersten Leiterbahnebene A ist ferner eine zweite Leiterbahn 2 angeordnet,
die zwischen den beiden ersten Leiterbahnen 1 angeordnet
ist und parallel zu ihnen verläuft.
In 3 sind somit die Leiterbahnquerschnitte der ersten
Leiterbahnen 1 und der zweiten Leiterbahn 2 dargestellt.
Die erfindungsgemäße Teststruktur 20 weist
ferner eine dritte Leiterbahn 3 auf, die in der zweiten
Leiterbahnebene B verläuft.
In 3 verläuft
die Leiterbahn 3 parallel zur Zeichenebene und überquert
oberhalb der ersten Leiterbahnebene A die ersten Leiterbahnen 1 und
die zweite Leiterbahn. Schließlich
weist die erfindungsgemäße Teststruktur
auf jeder ersten Leiterbahn 1 mindestens ein Kontaktelement 4 auf,
das die jeweilige erste Leiterbahn 1 mit der dritten Leiterbahn 3 verbindet.
Dadurch sind die ersten Leiterbahnen 1 mit der dritten
Leiterbahn 3 kurzgeschlossen. Die Kontaktelemente 4 sind
in einer Isolationsebene C zwischen beiden Leiterbahnebenen A, B
angeordnet.
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Der
seitliche Abstand zwischen der zweiten 2 und einer ersten
Leiterbahn 1 entspricht der kleinstmöglichen lithographisch erzielbaren
Strukturbreite CD, die in der Leiterbahnebene A bei Verwendung der
vorgegebenen Belichtungswellenlänge
erzielt wird.
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Erfindungsgemäß wird ein
Halbleiterwafer 10 (oder ein anderes Substrat) mit einer
Teststruktur 20 bereitgestellt, deren oberhalb und unterhalb
von Kontaktelementen 4 verlaufende Leiterbahnen 1, 2 und 3 so
angeordnet sind, dass im Falle des Auftretens parasitärer Kontaktstrukturen 5 zwischen
den Kontaktelementen 4 eine elektrisch leitende Leckstromverbindung
zwischen der zweiten und der dritten Leitung besteht, die durch
eine elektrische Messung nachweisbar ist. Aufgrund der spiegelsymmetrischen
Anordnung der Kontaktelemente 4 relativ zur zweiten Leiterbahn 2 ist
ein Auftreten parasitärer Kontaktstrukturen 5 genau
in der Mitte auf der zweiten Leiterbahn 2, in seitlicher
Richtung vorzugsweise diagonal versetzt zwischen vier umgebenden
Kontaktelementen 4, zu erwarten, wie noch nachstehend von 4 erläutert wird. Üblicherweise
solche parasitären
Kontaktstrukturen, die in lateraler Richtung kleinere Abmessungen
besitzen als die Kontaktelemente 4, nicht zuverlässig nachweisbar,
da sie nur bei ausreichender Grösse
zu einem Leckstrompfad zwischen zwei vorbeiführenden Leiterbahnen führen. Die
erfindungsgemäße Teststruktur 20 ist
jedoch so aufgebaut, dass selbst bei geringer Breite parasitärer Kontaktstrukturen 5 diese
mit sehr hoher Wahrscheinlichkeit nachgewiesen werden. Bei der erfindungsgemäßen Teststruktur 20 wird
zwischen zwei in derselben Leiterbahnebene A verlaufenden Leiterbahnen 1, 2 eine
leitfähige
Verbindung hergestellt, wobei eventuelle parasitäre Kontaktstrukturen 5 den Leckstrompfad
nicht in Richtung parallel zur ersten Leiterbahnebene A, sondern
in Richtung senkrecht zu ihr schliessen. Dies wird dadurch erreicht,
dass die ersten Leiterbahnen über
die Kontaktelemente 4 mit der dritten Leiterbahn verbunden
sind, und dass die dritte Leiterbahn 3 über diejenigen Bereiche der Isolationsebene
C hinweg verläuft,
an denen ein Auftreten parasitärer
Kontaktstrukturen 5 am ehesten zu erwarten ist. Ferner
wird unterhalb eines solchen Bereichs erhöhter Wahrscheinlichkeit für das Auftreten von
parasitären
Kontaktelementen 5 eine gegenüberliegende Leiterbahn, nämlich die
zweite Leiterbahn 2, angeordnet, welche nur dann über die
dritte Leiterbahn mit den ersten Leiterbahnen 2 leitend
verbunden ist, wenn über
ihr eine parasitäre
Kontaktstruktur 5 ausgebildet ist. Da die parasitäre Teststruktur 5,
sofern sie vorhanden ist, sich auch bei geringer Breite meist über die
gesamte Schichtdicke der Isolationsebene C erstreckt, ist sichergestellt,
dass die parasitäre
Kontaktstruktur 5 mit hoher Wahrscheinlichkeit die unter
ihr verlaufende zweite Leiterbahn 2 mit der über ihr
verlaufenden dritten Leiterbahn 3 (und dadurch auch den
die ersten Leiterbahnen 1) kurzschliesst. Werden an entsprechende
Zuleitungen entweder der zweiten 2 und der dritten Leiterbahn 3 (oder
der zweiten 2 und einer ersten Leiterbahn 1) unterschiedlich
hohe elektrische Potentiale angelegt, so fließt genau dann ein Strom durch
die erfindungsgemäße Teststruktur 20,
sofern eine parasitäre
Kontaktstruktur 5 zwischen der zweiten 2 und der
dritten Leitung 3 ausgebildet ist. Sofern keine parasitäre Kontaktstruktur
zwischen der zweiten 2 und der dritten Leiterbahn 3 ausgebildet
ist, besteht keine oder nur eine hochohmige elektrische Verbindung
zwischen ihnen. Somit kann durch Kontaktieren der erfindungsgemäßen Teststruktur 20 (etwa
durch Testnadeln einer Nadelkarte) bestimmt werden, ob auch im Speicherzellenfeld
einer integrierten Halbleiterschaltung zwischen den Leiterbahnebenen
A und B die Gefahr parasitärer
Kontaktstrukturen 5 besteht.
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4 zeigt
eine schematische Draufsicht auf die erfindungsgemäße Teststruktur
aus 3. Die Draufsicht ent spricht der Draufsicht auf
eine Fläche
parallel zur Oberfläche 10a des
Halbleitersubstrats 10. Die beiden ersten Leitungen 1 verlaufen
parallel zueinander, zumindest entlang eines Leiterbahnabschnitts 9.
Ferner verläuft
zwischen den beiden ersten Leiterbahnen 1 und parallel
zu ihnen die zweite Leiterbahn 2 in derselben Leiterbahnebene
A. In der höher
gelegenen zweiten Leiterbahnebene B verläuft die dritte Leiterbahn 3.
In den 3 und 4 verläuft sie quer zum Verlauf der
ersten 1 und zweiten Leiterbahnen 2. In einer
Isolationsschicht 6, die zwischen den beiden Leiterbahnebenen
A, B angeordnet ist, sind die Kontaktelemente 4 angeordnet, die
die ersten Leiterbahnen 1 mit der dritten Leiterbahn 3 kurzschließen, wie
durch Kreuze in 4 gekennzeichnet. In 4 ist
insbesondere dargestellt, dass die erfindungsgemäße Teststruktur 20 vier
Kontaktelemente 4a, 4b, 4c, 4d aufweisen
kann, in deren Mitte eine erhöhte
Wahrscheinlichkeit für
die Ausbildung einer parasitären
Kontaktstruktur 5 besteht. Der Bereich der Isolationsschicht 6,
an dem diese Wahrscheinlichkeit besonders hoch ist, wird vollständig durch
die dritte Leiterbahn 3 bedeckt. Sofern eine parasitäre Kontaktstruktur 5 in
der Mitte zwischen den zwei oder, wie in 4 dargestellt,
vier Kontaktelementen 4 ausgebildet ist, verbindet die
parasitäre Kontaktstruktur 5 weitgehend
unabhängig
von ihrer Breite die unter ihr verlaufende zweite Leiterbahn 2 mit
der über
ihr verlaufenden dritten Leiterbahn 3. Somit ist die Kontaktstruktur 5 besonders
zuverlässig nachweisbar.
Zu deren Nachweis werden an unterschiedliche elektrische Potentiale
an die zweiten und dritten Leitungen 2, 3 angelegt
und der Strom oder der Widerstand zwischen beiden Potentialen gemessen.
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5 zeigt
eine Weiterbildung einer erfindungsgemäßen Teststruktur 20,
bei der eine Vielzahl erster Leitungen 1 und zweiter Leiterbahnen 2 vorgesehen
sind. Die ersten und die zweiten Leiterbahnen 1, 2 greifen
kammartig ineinander. Jede erste Leiterbahn 1 ist von zwei
Kontaktelementen 4 bedeckt. Alternativ können auch
mehr als zwei Kontaktelemente 4 auf jeder ersten Leiterbahn 1 angeordnet
sein. Auf den zweiten Leiterbahnen 2 sind hingegen keine Kontaktelemente 4 angeordnet.
Wenn jedoch aufgrund von Interferenzen gebeugter Strahlungsanteile bei
der lithographischen Belichtung der Maskenschicht und der Übertragung
ihrer Struktur auf die zu strukturierende Isolationsschicht 6 parasitäre Kontaktstrukturen 5 ausgebildet
werden, so sind diese mittig auf den zweiten Leiterbahnen 2 angeordnet.
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Die
ersten Leiterbahnen 1 sind gemeinsam an eine erste Anschlussleitung 11 angeschlossen und
die zweiten Leiterbahnen 2 sind gemeinsam an eine zweite
Anschlussleitung 12 angeschlossen. Ferner sind die ersten
Leiterbahnen 1 über
die Kontaktelemente 4 an die in der oberen, zweiten Leiterbahnebene
B angeordnete dritte Leitung 3 angeschlossen. Es tritt
genau dann ein Stromfluss von der zweiten Anschlussleitung 12 bis
zum ersten Anschlussleitung 11 (oder auch von der zweiten
Anschlussleitung 12 bis zur der dritten Leitung 3),
wenn die zweite Leiterbahn 2 durch eine parasitäre Kontaktstruktur 5 mit
der dritten Leiterbahn 3 kurzgeschlossen ist. Aufgrund
der Mehrzahl zweiter Leitungen 2 in 5 ist die
Wahrscheinlichkeit (im Vergleich zu der Ausführungsform der 3 und 4) erhöht, dass
irgendwo innerhalb der Teststruktur 20 eine parasitäre Kontaktstruktur 5 ausgebildet
ist und dadurch ein elektrischer Kurzschluss zwischen einer zweiten
Leiterbahn 2 und der dritten Leiterbahn 3 entsteht.
Somit ist auch die Nachweiswahrscheinlichkeit parasitärer Kontaktstrukturen
noch weitergehend erhöht.
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6 zeigt
einen Querschnitt durch zwei verschiedene Abschnitte ein und desselben
Halbleiterwafers 10. Der linke Abschnitt stellt einen Teil
eines Speicherzellenfeldes 35 dar, der zu einer integrierten
Halbleiterschaltung 30 gehört, welche nach dem Vereinzeln
des Halbleiterwafers 10 als Chip erhalten bleibt und das
eigentliche Halbleiterprodukt darstellt. Der rechte Abschnitt des
Halbleiterwafers 10 zeigt eine erfindungsgemäße Teststruktur 20,
die im Bereich des Sägerahmens 15 des
Halbleiterwafers angeordnet ist. Wie durch die gestrichelten Linien
dargestellt, verlaufen sowohl im Bereich des Speicherzellenfeldes 35 als
auch im Bereich der Teststruktur 20 dieselben technologischen
Ebenen, nämlich
die erste Leiterbahnebene A, die darüber angeordnete Isolationsebene
C und die darüber
angeordnete zweite Leiterbahnebene B. Im Bereich der Teststruktur 20 sind,
wie oben beschrieben, die ersten, zweiten und dritten Leitungen 1, 2, 3 und
die Kontaktelemente 4 angeordnet. Im Bereich des Speicherzellenfeldes 35 verlaufen
in der ersten Leiterbahnebene A vierte Leitungen 31, die
gleichzeitig mit den ersten und zweiten Leiterbahnen 1, 2 gefertigt
wurden und daher aus derselben Materialzusammensetzung und mit derselben
Strukturbreite sowie unter Einstellung identischer Prozessparameter
hergestellt wurden. Ferner sind die fünften Leitungen 33 gemeinsam
mit den dritten Leitungen 3 hergestellt und verlaufen in derselben
Leiterbahnebene B. Ferner sind weitere Kontaktelemente 34,
die die vierten Leitungen 31 mit den fünften Leitungen 33 verbinden,
gleichzeitig mit den Kontaktelementen 4 der Teststruktur
hergestellt. Im Speicherzellenfeld 35 sind die elektrischen
Verbindungen der vierten Leitungen 31 und fünften Leitung 33 mit
den Speicherzellen, die im Substrat 10 anzuordnen sind,
nicht dargestellt. Jedoch ist anhand der technologischen Ebenen
A, B und C erkennbar, dass auch im Speicherzellenfeld 35 parasitäre Kontaktstrukturen, ähnlich wie
die Kontaktstrukturen 5 in der Teststruktur 20 aus 5 entstehen
können.
In einem solchen Fall jedoch entstehen diese parasitären Kontaktstrukturen
zugleich im Speicherzellenfeld 35 wie auch in der Teststruktur 20.
In der Teststruktur kann eine parasitäre Kontaktstruktur dann mit
Hilfe eines elektrischen Tests nachgewiesen werden, bevor der Halbleiterwafer 10 vereinzelt
wird.
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7 zeigt
eine Mehrzahl erfindungsgemäßer Teststrukturen 20,
deren zweite Leitungen 2 gemeinsam an die zweite Anschlussleitung 12 angeschlossen
sind. Es sind insgesamt drei dritte Leitungen 3, nämlich die
Leitungen 3a, 3b und 3c dargestellt,
mit denen auch in einer zweiten lateralen Richtung x an verschiedenen
Positionen auf dem Halbleiterwafer eventuell vorhandene parasitäre Kontaktstrukturen 5 nachweisbar
sind, etwa um bei über
die Substratoberfläche
inhomogenen Herstellungsbedingungen ein lokal gehäuftes Auftreten
von Leckstrompfaden anzuzeigen. In 7 weisen
die drei dargestellten Teststrukturen 20 jeweils eine Vielzahl
erster Leitungen 1 und zweiter Leitungen 2 auf.
Für jede Teststruktur 20 ist
die jeweilige dritte Leiterbahn 3 mit den ersten Leiterbahnen 1 durch
Kontaktelemente 4 kurzgeschlossen. Jedoch besteht keine
elektrische Verbindung zu den ersten 1 und dritten Leiterbahnen 3 und
der übrigen
Teststrukturen. Eine solche Verbindung entsteht auch nicht, wenn
parasitäre
Kontaktstrukturen 5 vorhanden sind; diese führen jedoch
zu einem Kurzschluss zwischen der zweiten 2 und der dritten
Leiterbahn 3 innerhalb derselben Teststruktur 20.
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Jede
dritte Leiterbahn 3a, 3b, 3c kann einzeln
an ein zweites Potential V2 angeschlossen werden, welches gegenüber einem
ersten Potential V1, mit dem sämtliche
zweiten Leitungen 2 vorgespannt werden, abweicht. Infolge
der Spannungsdifferenz ergibt sich bei einer Teststruktur 20 genau
dann ein Leckstrom, wenn mindestens ein parasitäres Kontaktelement 5 in
der betreffenden Teststruktur 20 auf einer der zweiten
Leiterbahnen 2 ausgebildet ist. Da die verschiedenen dritten
Leiterbahnen 3a, 3b, 3c nicht untereinander
kurzgeschlossen sind, kann lokalisiert werden, an welchen Positionen
in Richtung x auf dem Sägerahmen 15 parasitäre Kontaktstrukturen 5 auftreten.
Angesichts der Größe heutiger
Halbleiterwafer 10 bis zu 20 oder 30 cm können aus
den im Sägerahmenbereich 15 erhaltenen
Testdaten Aussagen über
eventuelle Häufungen
parasitärer Kontaktstrukturen 5 in
Teilbereichen der Waferfläche gewonnen
werden.
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In 7 können die
dritten Leitungen 3a, 3b, 3c der mehreren
Teststrukturen 20 wahlweise gleichzeitig mit dem zweiten
Potential V2 vorgespannt werden. Alternativ dazu können sie
nacheinander mit dem zweiten Potential V2 vorgespannt werden. Im letzteren
Fall kann gegebenenfalls die Anzahl erforderlicher Kontaktnadeln
eines aufzusetzenden Kontaktkopfes verringert werden.
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8 zeigt
eine schematische Darstellung eines erfindungsgemäßen Verfahrens
zum Nachweisen parasitärer
Kontaktstrukturen auf einem Halbleiterwafer. In 8 ist
ein Ausschnitt des Halbleiterwafers 10 dargestellt, in
dem drei einander entsprechende Teststrukturen 20 ausgebildet
sind. Jede Teststruktur weist wie oben beschrieben jeweils mindestens
zwei erste Leitungen 1, mindestens eine zweite Leitung 2,
die in derselben Leiterbahnebene wie die erste Leitung angeordnet
ist, sowie eine oberhalb der ersten und zweiten Leitungen angeordnete
dritte Leitung 3 auf. Wiederum sind die dritten Leitungen 3 durch
Kontaktelemente 4 mit den ersten Leiterbahnen 1 verbunden.
Die zweiten Leitungen 2 aller drei Test strukturen 20 sind
miteinander kurzgeschlossen, so dass dann, wenn eine der zweiten
Leitungen 2 mit dem ersten Potential V1 vorgespannt sind,
auch alle übrigen
zweiten Leitungen mit demselben ersten Potential V1 vorgespannt
werden.
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An
jeder Teststruktur 20 wird eine elektrische Messung, vorzugsweise
eine Strommessung oder eine Widerstandsmessung, vorgenommen, wobei
die Stromstärke
I eines Stroms, der zwischen der jeweiligen dritten Leitung 3 und
der jeweiligen Leitung 2 fließt, oder der ohmsche Widerstand Ω zwischen
der jeweiligen dritten Leitung 3 und der jeweiligen zweiten
Leitung 2 gemessen wird. Bei der obersten in 8 dargestellten
Teststruktur 20 ist zwischen der zweiten Leiterbahn 2 und
der darüber
verlaufenden dritten Leitung 3 keine parasitäre Kontaktstruktur
in der Isolationsschicht, in welcher die Kontaktelemente 4 angeordnet
sind, ausgebildet. Daher ist die dritte Leitung 3a der
obersten Teststruktur 20 nicht leitend mit der zweiten
Leitung 2 dieser Teststruktur verbunden. Daher liegt die
gemessene Stromstärke
I unterhalb eines vorgegebenen Grenzwertes I0 für die Stromstärke bzw.
der gemessene ohmsche Widerstand Ω oberhalb eines vorgegebenen
Grenzwerts Ω0.
Dies bedeutet, dass zumindest im Bereich der oberen Teststruktur 20 die
lithographische Herstellung der Kontaktelemente 4 nicht
zur Ausbildung parasitärer
Kontaktstrukturen geführt
hat. Dasselbe Messergebnis ergibt sich für die mittlere in 8 dargestellte
Teststruktur 20. Für
die unterste Teststruktur 20 in 8 jedoch
führt die
elektrische Messung dazu, dass der gemessene ohmsche Widerstand Ω kleiner
ist als der vorgegebene Grenzwert Ω0 für den Widerstand bzw. dass
die gemessene Stromstärker
I größer ist
als der vorgegebene Grenzwert I0 für die Stromstärke. Dies
lässt darauf
schließen,
dass zwischen der zweiten Leiterbahn 2 und der dritten
Leitung 3c der untersten Teststruktur 20 aus 8 eine parasitäre Kontaktstruktur 5 zwischen
den benachbarten Kontaktelementen 4 ausgebildet ist, wie
in 8 unten dargestellt. Da somit bei mindestens einer
der Teststrukturen 20 eine parasitäre Kontaktstruktur nachgewiesen
wurde, ist damit zu rechnen, dass auf demselben Halbleiterwafer 10 angeordnete integrierte
Halbleiterschaltungen 30, die ein Speicherzellenfeld 35 mit
in denselben Leiterbahnebenen verlaufenden Leiterbahnen aufweisen,
ebenfalls parasitäre
Kontaktstrukturen enthalten können.
Daher werden alle oder zumindest einige der Halb1eiterschaltungen 30,
in der Umgebung der durch die parasitäre Kontaktstruktur 5 kurzgeschlossenen
Teststruktur 20 angeordnet sind, als nicht funktionsfähig gekennzeichnet
und nach der Vereinzelung des Halbleiterwafers 10 verworfen.
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9 zeigt
ein schematisches Flussdiagramm eines erfindungsgemäßen Verfahrens.
Zunächst
wird ein Halbleiterwafer 10 mit einer Vielzahl integrierter
Halbleiterschaltungen 30 und einer Vielzahl von Teststrukturen 20 mit
ersten, zweiten und dritten Leiterbahnen 1, 2, 3 bereitgestellt,
bei dem jede zweite Leiterbahn 2 zwischen jeweils zwei
ersten Leiterbahnen 1 angeordnet ist und bei dem die dritten
Leiterbahnen 3 jeweils eine Vielzahl von ersten und zweiten
Leiterbahnen 1, 2 kreuzen und mit den ersten Leiterbahnen 1 durch
Kontaktelemente 4 elektrisch verbunden sind. Zur Durchführung des Verfahrens
werden die zweiten Leiterbahnen 2 an ein erstes elektrisches
Potential V1 und die dritten Leiterbahnen 3 an ein anderes,
zweites elektrisches Potential V2 angeschlossen. Dies kann beispielsweise
dadurch geschehen, dass beim elektrischen Funktionstest der integrierten
Halbleiterschaltungen 30 ein Kontaktkopf, etwa eine Nadelkarte
mit Testnadeln, aufgesetzt wird, die im Bereich des Sägerahmens des
Halbleiterwafers zusätzliche
Testnadeln aufweist, die die erfindungsgemäßen Teststrukturen 20 kontaktieren.
Wenn die Testnadeln aufgesetzt sind, wird eine elektrische Messung,
eine Widerstands- oder eine Strommessung, durchgeführt, und
zwar an jeder einzelnen Teststruktur 20. Dabei wird für jede der
dritten Leiterbahnen 3 gemessen, ob die jeweilige dritte
Leiterbahn 3a, 3b, 3c mit mindestens
einer der zweiten Leiterbahnen 2 leitend verbunden ist.
Sofern die Messung ergibt, dass der ohmsche Widerstand oberhalb
bzw. die gemessene Stromstärke
I unterhalb eines vorgegebenen Grenzwertes liegt, wird festgestellt,
dass keine parasitären
Kontaktstrukturen zwischen den dritten Leiterbahnen 3 und
den zweiten Leiterbahnen 2 vorhanden sind und dass somit
die integrierten Halbleiterschaltungen 30 voraussichtlich funktionsfähig sind.
Sofern allerdings die Messung ergibt, dass der ohmsche Widerstand
an mindestens einer Teststruktur 20 kleiner ist als ein
vorgegebener Höchstwert
bzw. die elektrische Stromstärke
größer ist
als ein vorgegebener Mindestwert, wird festgestellt, dass mindestens
eine parasitäre
Kontaktstruktur 5 zwischen eine der dritten Leiterbahnen 3 und den
von ihr gekreuzten Leiterbahnen 2 vorhanden ist. Ein solcher
Fall ist beispielsweise in der untersten Teststruktur 20 der 8 dargestellt.
In diesem Fall wird ferner festgestellt, dass alle oder einige Halbleiterschaltungen 30 voraussichtlich
nicht funktionsfähig
sind. Somit können
mit Hilfe von Teststrukturen, die im Bereich des Sägerahmens
des Halbleiterwafers angeordnet sind, elektrische Messungen durchgeführt werden,
die in den Speicherzellenfeldern 35 der Halbleiterschaltungen 30 selbst
nicht zerstörungsfrei
durchführbar
sind. Aufgrund der erfindungsgemäß vorgeschlagenen
Geometrie der Teststrukturen wird eine besonders hohe Nachweiswahrscheinlichkeit
eventuell vorhandener parasitärer
Kontaktstrukturen erzielt.
-
Die
vorliegenden Erfindung ermöglicht,
bei gleichbleibender Belichtungswellenlänge der lithographischen Belichtungsein richtung,
aber zunehmend kleiner dimensionierten Strukturen integrierter Halbleiterschaltungen
aufgrund unerwünschter
Nebenmaxima der Belichtungsintensität, bei der lithographischen
Belichtung auftreten, erzeugte parasitäre Kontaktstrukturen mit erhöhter Nachweiswahrscheinlichkeit
nachzuweisen. Beispielsweise lassen sich in der Isolationsebene
zwischen den letzten beiden Leiterbahnebenen auftretende parasitäre Kontaktstrukturen,
die nicht im Design der integrierten Schaltungen vorgesehen sind,
nachweisen. Insbesondere bei der via-Herstellung auftretende side lobes,
die durch konstruktive Überlagerung
der Belichtungsintensitäten
benachbarter Kontaktelemente auftreten, sind bei Einhaltung der
Designregeln der Halbleiterschaltungen zuverlässig nachweisbar. Dadurch sind
insbesondere für
Ebenen mit einer minimalen Strukturbreite von 70 nm oder kleiner
zuverlässige
Vorhersagen über
die Funktionsfähigkeit
der Halbleiterschaltungen erhältlich,
ohne die Halbleiterschaltungen selbst vermessen zu müssen. Statt
dessen können
in den erfindungsgemäßen Teststrukturen
ausgebildete parasitäre
Kontaktstrukturen direkt elektrisch nachgewiesen werden. Deren Nachweis kann
für eine
Optimierung der Prozess- und Belichtungsparameter der nachfolgenden
Lose von Halbleiterwafern verwendet werden, um ein Auftreten weiterer
parasitärer
side lobes zu vermeiden.
-
Die
Leiterbahnebenen, in denen die ersten, zweiten und dritten Leitungen
angeordnet sind, können
beispielsweise die zweitunterste Leiterbahnebene (auch als M1-Ebene
bezeichnet) und die drittunterste Leiterbahnebene (auch als M2-Ebene
bezeichnet) sein, zwischen denen (in der sogenannten C2-Ebene) die
Kontaktelemente 4 in engem Abstand voneinander auszubilden
sind. Das Vorsehen einer entsprechenden Vielzahl erfindungsgemäßer Teststrukturen 20 auf
dem Halbleiterwafer 10 ermöglicht eine ortsaufgelöste Messung,
beispielsweise durch eine matrixförmige Anordnung vieler Teststrukturen. Durch
eine Vielzahl von Messungen an einzelnen Teststrukturen 20 ist
ermittelbar, ob side lobes beispielsweise eher am Rand oder eher
in der Mitte der matrixförmigen
Anordnung von Teststrukturen auftreten. Die ersten Leiterbahnen
können
als Unterstützungsstrukturen
für eine
optische Proximity-Korrektur bei der Belichtung der unteren Leiterbahnebene M1
verwendet werden. Sie können
auch selbst mit Hilfe gemeinsamer Anschlussleitungen angeschlossen
werden, in welchem Falle das zweite elektrische Potential an die
gemeinsamen Anschlussleitungen statt an die dritten Leitungen angeschlossen
wird. In beiden Fällen
ist jedoch das Messergebnis dasselbe, da die ersten und die dritten
Leiterbahnen miteinander durch die Kontaktelemente dauerhaft kurzgeschlossen
sind.
-
Die
erfindungsgemäße Geometrie
der Teststrukturen, bei denen der Leckstrompfad durch solche parasitären Kontaktstrukturen
entsteht, die zwischen den übereinander
kreuzenden zweiten und dritten Leiterbahnen zu erwarten sind, wird
die Nachweiswahrscheinlichkeit solcher parasitärer Kontaktstrukturen gegenüber herkömmlichen
Teststrukturen deutlich erhöht.
-
- 1
- erste
Leiterbahn
- 2
- zweite
Leiterbahn
- 3;
3a, 3b, 3c
- dritte
Leiterbahn
- 4;
4a, ..., 4d
- Kontaktelement
- 5
- parasitäre Kontaktstruktur
- 6
- Isolationsschicht
- 9
- Leiterbahnabschnitt
- 10
- Halbleiterwafer
- 10a
- Oberfläche
- 11
- erste
Anschlussleitung
- 12
- zweite
Anschlussleitung
- 15
- Sägerahmen
- 16
- Maskenschicht
- 20
- Teststruktur
- 21
- Maske
- 22
- Maskenöffnung
- 30
- Halbleiterschaltung
- 31
- vierte
Leiterbahn
- 33
- fünfte Leiterbahn
- 34
- weiteres
Kontaktelement
- 35
- Speicherzellenfeld
- A
- erste
Leiterbahnebene
- B
- zweite
Leiterbahnebene
- C
- Isolationsebene
- CD
- Strukturbreite
- I
- Stromstärke
- I0
- vorgegebener
Grenzwert für
die Stromstärke
- Ω
- ohmscher
Widerstand
- Ω0
- vorgegebener
Grenzwert für
den Widerstand
- V1
- erstes
Potential
- V2
- zweites
Potential
- x,
y, z
- Richtungen