DE102006045131A1 - Die, Die-Anordnung und Verfahren zum Testen eines Dies - Google Patents

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Abstract

Ein Die weist mindestens eine Leiterbahn-Teststruktur auf, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussfadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind. Die erste leitfähige Struktur weist einen Anschluss auf zum Anlegen eines ersten elektrischen Potentials und die zweite leitfähige Struktur weist einen Anschluss auf zum Anlegen eines zweiten elektrischen Potentials.

Description

  • Die Erfindung betrifft einen Die, eine Die-Anordnung sowie ein Verfahren zum Testen eines Dies.
  • Beim Herstellen von Dies, beispielsweise mit elektronischen Schaltkreisen, kann es im Rahmen der Herstellung und des Häusens derselben zu Schädigungen der Metallstrukturen auf den oberen Metallisierungsebenen des Dies kommen.
  • Hierfür kann es eine Vielzahl unterschiedlicher Gründe geben, beispielsweise Schädigungen durch das Handling und den Transport der Wafer bzw. der Dies während des Herstellungsprozesses, eine Verschlechterung der Handling-Werkzeuge sowie Prozessmängel im Rahmen des Back-End-Of-Line-Prozesses (BEOL) während des Betriebs der Handling-Werkzeuge. Ein weiterer Grund für die Schädigung der Metallstrukturen kann in dem Häusungs-Prozess, beispielsweise im Gießen des Mouldmaterials, liegen. Die Schäden in den Metallstrukturen sind üblicherweise nur sehr schwer zu erkennen, da sie häufig beispielsweise einen 100 bis 1000 ppm-Effekt darstellen und somit nur sehr selten im Rahmen des Herstellungsprozesses auftreten, jedoch eine sehr negative Auswirkung haben können für das Vertrauen der Endnutzer bzw. der Abnehmer in das Produkt und in den Hersteller, da der Endnutzer bzw. der Abnehmer im Rahmen der Halbleiterfertigung sehr hohe Qualitätsansprüche an das Produkt stellt.
  • Der Erfindung liegt die Aufgabe zugrunde, Schädigungen von Metallstrukturen in einem Die auf kostengünstige und einfache Weise zu erkennen.
  • Die Aufgabe wird durch einen Die, eine Die-Anordnung sowie durch ein Verfahren zum Test eines Dies mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Ein Die weist mindestens eine Leiterbahn-Teststruktur auf, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind. Die erste leitfähige Struktur weist einen Anschluss auf zum Anlegen eines ersten elektrischen Potentials und die zweite leitfähige Struktur weist einen Anschluss auf zum Anlegen eines zweiten elektrischen Potentials. Das erste elektrische Potential und das zweite elektrische Potential können unterschiedlich sein, womit es auf einfache Weise möglich wird, einen Kurzschluss, der zwischen den ursprünglich voneinander elektrisch isolierten zwei leitfähigen Strukturen aufgrund eines Mangels im Rahmen des Herstellungsprozesses entstehen kann, zu ermitteln.
  • Eine Die-Anordnung weist einen oder mehrere Die(s) auf. Der Die weist mindestens eine Leiterbahn-Teststruktur auf, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind. Die erste leitfähige Struktur weist einen Anschluss auf zum Anlegen eines ersten elektrischen Potentials und die zweite leitfähige Struktur weist einen Anschluss auf zum Anlegen eines zweiten elektrischen Potentials. Die Die-Anordnung weist ferner einen Die-externen Anschluss zum Anlegen des ersten elektrischen Potentials an den Anschluss der ersten leitfähigen Struktur auf. Der Die-externe Anschluss kann ein Anschluss sein, der dem Gehäuse der Die-Anordnung zugehörig ist, beispielsweise n dem Fall, in dem das Gehäuse ein BGA (Ball Grid Array)-Gehäuse ist, eine Lotkugel oder ein Anschluss-Pin des Gehäuses, welche oder welcher vorgesehen ist zum Anlegen des ersten elektrischen Potentials. In diesem Fall ist beispielsweise der Anschluss-Pin bzw. die Lotkugel elektrisch kontaktiert mit dem Anschluss der ersten leitfähigen Struktur.
  • Bei einem Verfahren zum Testen eines Dies, wobei der Die mindestens eine Leiterbahn-Teststruktur aufweist, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind, wird ein erstes elektrisches Potential an einen Anschluss der ersten leitfähigen Struktur angelegt und ein zweites elektrisches Potential wird an einen Anschluss der zweiten elektrisch leitfähigen Struktur angelegt. Ferner wird ermittelt, ob ein elektrischer Kurzschlussstrom zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur fließt.
  • In diesem Zusammenhang ist anzumerken, dass der elektrische Kurzschlussstrom erheblich, beispielsweise um eine oder mehrere Größenordnungen, größer ist als ein durch die übliche Isolation zwischen den zwei elektrisch leitfähigen Strukturen fließender Leckstrom bzw. Tunnelstrom, der auftritt, wenn an die beiden elektrisch leitfähigen Strukturen unterschiedliche elektrische Potentiale angelegt werden.
  • Beispielhafte Ausgestaltungen der Erfindungen ergeben sich aus den abhängigen Ansprüchen. Soweit sinnvoll gelten die im Folgenden dargelegten beispielhaften Ausgestaltungen sowohl für den Die, die Die-Anordnung als auch für das Verfahren zum Testen eines Dies.
  • Gemäß einer Ausgestaltung der Erfindung sind die erste leitfähige Struktur und die zweite leitfähige Struktur in einer gemeinsamen Prozessierungsebene angeordnet, beispielsweise nebeneinander.
  • Der Die kann einen oder mehrere elektrische Schaltkreise mit einer oder mehreren, üblicherweise einer Vielzahl, beispielsweise Tausenden oder Millionen von elektrischen Komponenten, beispielsweise Transistoren, Kapazitäten, Induktivitäten, ohmsche Widerstände, etc., aufweisen, die gemäß der Funktionalität der elektrischen Schaltkreise miteinander verbunden sind, beispielsweise mittels Leiterbahnen, die in einer oder mehreren über den elektrischen Schaltkreisen angeordneten Metallisierungsebenen angeordnet sind. Somit weist gemäß einer Ausgestaltung der Erfindung der Die mindestens eine Metallisierungsebene auf, die mindestens eine Leiterbahn aufweist zum Verbinden elektrischer Komponenten des Dies.
  • Die Leiterbahn-Teststruktur kann angeordnet sein in der Metallisierungsebene, alternativ über einer oder mehreren oder allen Metallisierungsebenen oder unter mindestens einer oder mehreren oder allen Metallisierungsebenen, in welchem Fall die Leiterbahn-Teststruktur unmittelbar oberhalb der elektrischen Komponenten innerhalb des Die angeordnet wäre.
  • Gemäß einer Ausgestaltung der Erfindung ist die Leiterbahn-Teststruktur in einem oberen Bereich der Metallisierungsebenen, beispielsweise in der obersten oder in der zweit-obersten Metallisierungsebene angeordnet, wodurch erreicht wird, dass ein Schaden in den oberen Metallstrukturen sehr zuverlässig erfassbar ist.
  • Gemäß einer Ausführungsform der Erfindung ist es vorgesehen, dass die Leiterbahn-Teststruktur unterhalb einer Passivierungsschicht, beispielsweise hergestellt aus Siliziumoxid oder Siliziumnitrid, angeordnet ist. Alternativ kann die Leiterbahn-Teststruktur in ein für das Gehäuse des Dies verwendetes Moldmaterial eingebettet sein, wobei als Moldmaterial beispielsweise ein Harz verwendet werden kann. Die Leiterbahn-Teststruktur kann ferner in einer Umverdrahtungs-Schicht (Redistribution Layer, RDL) vorgesehen sein, die vorgesehen sein kann, um Anschluss-Pads, die in ungewünschten Bereichen des Dies angeordnet sind, mit Anschluss-Pads in den gewünschten Anschluss-Bereichen umzuverdrahten.
  • Die erste leitfähige Struktur und die zweite leitfähige Struktur können zumindest teilweise parallel nebeneinander angeordnet sein, wobei die beiden Strukturen gemäß einer Ausführungsform der Erfindung eine beliebige Struktur und einen beliebigen Verlauf aufweisen können.
  • Die erste leitfähige Struktur und die zweite leitfähige Struktur sind gemäß einer Ausführungsform der Erfindung zumindest teilweise parallel nebeneinander entlang mindestens im Wesentlichen einer Kantenlänge des Dies angeordnet.
  • Beispielsweise können die leitfähigen Strukturen zumindest teilweise parallel nebeneinander in einer Doppel-Ringstruktur angeordnet sein, alternativ kammförmig oder mäanderförmig, gemäß einem Ausführungsbeispiel der Erfindung ineinander verzahnt.
  • Allgemein können die leitfähigen Strukturen, wie oben dargestellt, eine beliebige Form und einen beliebigen Verlauf aufweisen, so lange gewährleistet ist, dass statistische Schäden in den Metallstrukturen mit ausreichender vorgebbarer Sicherheit erkannt werden können, das heißt sie sollten in ausreichend nahem Abstand zueinander angeordnet sein in einem ausreichend großen Bereich, so dass nicht nur punktuelle Schädigungs-Effekte erfasst werden können, sondern dass ein ausreichend großer Bereich innerhalb des Dies hinsichtlich möglicher Schädigungen überwacht werden kann.
  • Es ist darauf hinzuweisen, dass in einer Ausführungsform der Erfindung vorgesehen sein kann, dass in einer Prozessierungsebene mehrere Leiterbahn-Teststrukturen, verteilt über die gesamte oder einen Teil der Oberfläche des Dies, angeordnet sein können. Ferner können auch mehrere Leiterbahn-Teststrukturen in unterschiedlichen Metallisierungsebenen oder in unterschiedlichen Ebenen des Schichtenstapels des Dies, bzw. des Stapels von mehreren Metallisierungsebenen, angeordnet sein.
  • Die erste leitfähige Struktur und die zweite leitfähige Struktur können in einem Randbereich des Dies angeordnet sein, wobei die erste leitfähige Struktur und/oder die zweite leitfähige Struktur in einem Abstand von dem Rand des Dies, beispielsweise von der Kante des Dies, beispielsweise von maximal 100 μm, beispielsweise von maximal 20 μm, angeordnet sein können/kann.
  • Die erste leitfähige Struktur und die zweite leitfähige Struktur können in einem Abstand voneinander angeordnet sein derart, dass ein Kurzschlussschaden mit ausreichender Sicherheit erfassbar ist. Die erste leitfähige Struktur und die zweite leitfähige Struktur sind beispielsweise in einem Abstand von maximal 10 μm, beispielsweise von maximal 5 μm, beispielsweise von maximal 2 μm, beispielsweise von maximal 1,5 μm, beispielsweise von maximal 1 μm, voneinander angeordnet.
  • Der Die kann mit einem Gehäuse beliebiger Bauart versehen sein, gemäß einer Ausgestaltung der Erfindung mit einem Ball Grid Array-Gehäuse (BGA-Gehäuse), beispielsweise einem Fine Pitch Ball Grid Array-Gehäuse (FBGA-Gehäuse), alternativ mit einem Chip Scale Package-Gehäuse (CSP-Gehäuse) oder einem anderen geeigneten Gehäuse.
  • Die erste leitfähige Struktur und/oder die zweite leitfähige Struktur können/kann in direktem Kontakt mit dem Moldmaterial, welches für das Gehäuse verwendet wird, sein.
  • Ferner kann die mindestens eine Leiterbahn-Teststruktur eine dritte leitfähige Struktur, allgemein eine beliebige Anzahl von zusätzlichen leitfähigen Strukturen, aufweisen zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der dritten leitfähigen Struktur und/oder zwischen der zweiten leitfähigen Struktur und der dritten leitfähigen Struktur, allgemein zwischen den jeweils verwendeten leitfähigen Strukturen.
  • Gemäß einer Ausgestaltung der Die-Anordnung ist der Die-externe Anschluss maximal zusätzlich mit einer oder mehreren elektrischen Komponenten des Dies gekoppelt, die beim Kurzschluss-Testen aufgrund des angelegten ersten Potentials einen Stromfluss durch die eine oder mehreren Komponenten bewirkt oder bewirken, der kleiner ist als ein vorgebbarer Schwellenwert, beispielsweise kleiner als 100 μA, beispielsweise kleiner als 50 μA, beispielsweise kleiner als 20 μA.
  • Die eine oder mehreren Komponente(n) kann/können beim Kurzschluss-Testen inaktiv sein bzw. gegebenenfalls inaktiv geschaltet werden. In diesem Fall wird dafür gesorgt, dass durch die eine oder mehreren Komponente(n) während des Kurzschluss-Testens kein Strom gezogen wird, der ein Testen des Kurzschlussstroms verfälschen würde.
  • Der Die-externe Anschluss kann auch nur mit dem Anschluss der ersten leitfähigen Struktur gekoppelt sein, anders ausgedrückt, der Die-externe Anschluss ist in diesem Ausführungsbeispiel ausschließlich für den Anschluss mit der ersten leitfähigen Struktur vorgesehen und ist mit keiner weiteren elektrischen Komponente des Dies elektrisch gekoppelt.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1 eine Draufsicht auf einen Die gemäß einem Ausführungsbeispiel der Erfindung;
  • 2 eine Draufsicht auf eine Die-Anordnung mit Die-externen Anschlüssen gemäß einem Ausführungsbeispiel der Erfindung;
  • 3 eine Draufsicht auf eine Die-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
  • 4 eine Draufsicht auf eine Die-Anordnung gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 5 eine Draufsicht auf einen Die gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 6 eine Draufsicht auf einen Die gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 7 eine Draufsicht auf einen Die gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 8 eine Draufsicht auf einen Die gemäß noch einem anderen Ausführungsbeispiel der Erfindung;
  • 9 eine Draufsicht auf einen Die gemäß einem anderen Ausführungsbeispiel der Erfindung; und
  • 10 eine Draufsicht auf einen Die gemäß noch einem anderen Ausführungsbeispiel der Erfindung.
  • Im Folgenden sind, soweit sinnvoll, gleiche oder identische Elemente mit identischen Bezugszeichen versehen.
  • 1 zeigt anschaulich das Layout der obersten Metallisierungsebene eines Halbleiterchips 100, im Folgenden auch als Die 100 bezeichnet.
  • In einer Vielzahl von Designs sind so genannte Guard-Ringe aus Metall vorgesehen, welche mit unterschiedlichen Spannungspegeln gekoppelt sein können, beispielsweise mit der Versorgungsspannung VDD oder dem Massepotential. Dieser Randbereich ist anfällig hinsichtlich Metallisierungsschäden, wobei die Metallisierungsschäden auf unterschiedliche Ursachen zurückzuführen sein können. Einige der üblicherweise verwendeten Backend-Handling-Werkzeuge berühren die Chips (Dies) in ihrem Randbereich, um eine Prozessierung der Dies zu ermöglichen (beispielsweise Aufnahme-Werkzeuge, welche die Dies von einem Wafer aufnehmen und sie auf einem Package-Substrat platzieren; diese Tools werden auch als Pick-and-Place-Werkzeuge bezeichnet).
  • Zusätzliche Schutzschichten wie beispielsweise eine Passivierungsschicht, beispielsweise aus Polyimid, sind oftmals in diesen Bereichen nicht oder nur in einer sehr geringen Schichtdicke vorgesehen, die geringer ist als die Schichtdicke der Schutzschicht im Innenbereich des Dies 100.
  • Zusätzlich zu nicht gezeigten elektrischen Komponenten, die in dem Die 100 vorgesehen sind und beispielsweise einen oder mehrere flüchtige oder nicht flüchtige Speicher realisieren oder, in alternativen Ausführungsformen der Erfindung, Logikfunktionen beliebiger Art realisieren, sind Leiterbahn-Strukturen, vorgesehen zum Verbinden der elektrischen Komponenten gemäß der Funktionalität, die für die jeweilige elektrische Schaltung bzw. die elektrischen Schaltkreise vorgesehen ist.
  • Die Leiterbahn-Strukturen sind üblicherweise in einer oder mehreren Metallisierungsebenen realisiert, die über den elektrischen Komponenten, welche beispielsweise Transistoren, beispielsweise Feldeffekttransistoren oder Bipolartransistoren, ohmsche Widerstände, Kondensatoren und/oder Induktivitäten sind, angeordnet und von diesen und voneinander mittels elektrisch isolierenden Materials, auch bezeichnet als Intermetall-Dielektrikum elektrisch isoliert, wobei gemäß der jeweiligen Kontaktierungsvorschrift die elektrisch leitfähigen Leiterbahnen unterschiedlicher Metallisierungsebenen miteinander mittels Kontaktvias elektrisch verbunden sind.
  • In der obersten Metallisierungsebene sind zusätzlich zu den nicht dargestellten Leiterbahnen gemäß einem Ausführungsbeispiel der Erfindung eine erste leitfähige Struktur 101 aus demselben oder einem anderen elektrisch leitfähigen Material vorgesehen, wie sie für die Leiterbahnen verwendet werden, beispielsweise aus einem Metall wie Kupfer oder Aluminium.
  • Gemäß einem ersten Ausführungsbeispiel der Erfindung ist die erste leitfähige Struktur 101 ringförmig in einem Randbereich des Dies 100 angeordnet und in einem ersten Abstand d1 103 zu einer Kante 102 des Dies, wobei der erste Abstand d1 103 in einem Bereich von 0 μm bis 100 μm liegt, beispielsweise in einem Bereich von 0 μm bis 20 μm.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist die erste leitfähige Struktur 101 als geschlossene ringförmige Struktur ausgebildet, anders ausgedrückt, sie verläuft entlang des gesamten Dies 100 in dem Randbereich in dem vorgegebenen ersten Abstand d1 103 entlang aller Kanten 102 des Dies 100. Es ist darauf hinzuweisen, dass in alternativen Ausführungsformen der erste Abstand d1 103 von der ringförmigen ersten leitfähigen Struktur 101 von den Kanten 102 entlang des Verlaufs der ersten leitfähigen Struktur 101 variieren kann.
  • Innerhalb des von der ersten leitfähigen Struktur 101 gebildeten Ringes ist eine zweite leitfähige Struktur 105 vorgesehen, die gemäß einem Ausführungsbeispiel der Erfindung aus demselben Material gebildet ist wie die erste leitfähige Struktur 101, in alternativen Ausführungsformen der Erfindung jedoch aus anderen Materialien gebildet sein kann.
  • Die zweite leitfähige Struktur 105 ist gemäß einem ersten Ausführungsbeispiel der Erfindung ebenfalls als ringförmige Struktur 105 ausgebildet, womit eine Doppel-Ringstruktur als eine Kurzschluss-Teststruktur 106 in der obersten Metallisierungsebene des Dies 100 ausgebildet ist.
  • Es ist darauf hinzuweisen, dass eine Kurzschluss-Teststruktur 106, wie sie gemäß diesem Ausführungsbeispiel der Erfindung dargestellt ist, oder wie sie auch in den folgenden Ausführungsbeispielen der Erfindung beschrieben werden, nicht notwendigerweise in der obersten Metallisierungsebene angeordnet sein muss, sie kann auch über oder unter der obersten Metallisierungsebene angeordnet sein, wobei sie in einer Metallisierungsebene und damit gleichzeitig hergestellt werden kann wie die Leiterbahnen der jeweiligen Metallisierungsebene, sie kann jedoch auch zwischen den Metallisierungsebenen angeordnet sein, wie gewünscht. Ferner kann sie beispielsweise in einer Umverdrahtungsschicht in einem Harz als Dielektrikum vorgesehen sein.
  • Die Ring-äußere Kante 107 der zweiten leitfähigen Struktur 105 ist von der Ring-inneren Kante 108 der ersten leitfähigen Struktur 101 in einem zweiten Abstand d2 104 angeordnet, der ausreichend klein ist, um mit ausreichender Sicherheit statistisch auftretende Metallisierungsschäden im Rahmen der Back-End-Of-Line(BEOL)-Fertigung zu erfassen. Zu diesem Zweck sind die beiden leitfähigen Strukturen 101, 105 voneinander elektrisch isoliert, beispielsweise mittels eines Dielektrikums, beispielsweise mittels desselben Dielektrikums, mittels dessen die Leiterbahnen in den Metallisierungsebenen voneinander elektrisch isoliert sind (auch bezeichnet als Intermetall-Dielektrikum).
  • Der zweite Abstand d2 104 zwischen der Ring-äußeren Kante 107 der zweiten leitfähigen Struktur 105 und der Ring-inneren Kante 108 der ersten leitfähigen Struktur 101 kann beispielsweise maximal 10 μm betragen, beispielsweise maximal 5 μm, beispielsweise maximal 2 μm, beispielsweise maximal 1,5 μm, beispielsweise maximal 1 μm, jedoch sollte der zweite Abstand d2 104 ausreichend groß sein, um zu gewährleisten, dass ohne einen auftretenden Metallisierungsschaden die elektrisch leitfähigen Strukturen 101, 105 voneinander ausreichend gut elektrisch isoliert sind.
  • Die oben beschriebenen Abstände gelten sowohl für die vollständige Ringstruktur, wie sie in dem Ausführungsbeispiel gemäß 1 dargestellt ist, wie auch für die im folgenden beschriebenen Ausführungsbeispiele in den jeweiligen Teilbereichen, die von den leitfähigen Strukturen gebildet werden.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist es vorgesehen, das Design der obersten Metallisierungsebene derart auszubilden, dass zwei geschlossene, in dem Randbereich angeordnete Metallringe in der obersten Metallisierungsebene gebildet werden.
  • Die beiden Metallringe, beispielsweise die im Folgenden beschriebenen leitfähigen Strukturen 101, 105, sind in einem sehr geringen Abstand zueinander entlang des gesamten Verlaufs der Ringstrukturen ausgebildet.
  • Es ist ferner gemäß einem Ausführungsbeispiel der Erfindung vorgesehen, dass beide leitfähigen Strukturen 101, 105 mit unterschiedlichen elektrischen Potentialen, anders ausgedrückt mit unterschiedlichen Spannungspegeln, belegt werden, anders ausgedrückt, gekoppelt sind, und dass einer dieser Spannungspegel mittels eines speziell vorgesehenen und zugeordneten Anschluss-Pads und einem externen Package-Anschluss-Pin bereitgestellt wird, welche beispielsweise nicht mit anderen im Testbetrieb verwendeten und damit im Testbetrieb aktiven Haupt-Strukturen beispielsweise Haupt-Komponenten des Dies 100 gekoppelt sind, so dass kein oder nur ein sehr geringer und damit im Rahmen des Kurzschluss-Testens vernachlässigbarer Strom von anderen Komponenten des Dies 100 außer den leitfähigen Strukturen 101, 105, die auf einen Kurzschluss zwischen denselben getestet werden sollen, von dem dedizierten Anschlussbereich fließt. Diese Struktur ist aus dem Grund vorgesehen, weil Metallschädigungen, die in Kurzschlüssen zwischen den elektrisch leitfähigen Strukturen 101, 105 resultieren, auf diese Weise sehr einfach im Rahmen des Wafer-Testens oder des End-Testens des Dies 100 mittels Leckstrom-Messens, anders ausgedrückt mittels eines Kurzschlussstrom-Testens, ermittelt werden kann. Wenn ein ausreichend hoher Leckstrom, der einem Kurzschlussstrom zwischen den leitfähigen Strukturen 101, 105 entspricht, auftritt, kann somit darauf geschlossen werden, dass der Die 100 mechanisch beschädigt wurde. Manchmal resultieren mechanische Schäden in einer Deformation des Dies 100, womit die leitfähigen Strukturen 101, 105 in extrem große Nähe zueinander kommen, im Extremfall in elektrischen Kontakt, womit ein Kurzschlussstrom ermittelt wird.
  • Im Rahmen dieser Beschreibung wird unter einem Kurzschlussstrom jedoch auch ein Leckstrom zwischen den leitfähigen Strukturen 101, 105 verstanden, der zwischen den leitfähigen Strukturen 101, 105 fließt, selbst durch eine sehr dünne dielektrische Schicht zwischen diesen leitfähigen Strukturen 101, 105, wenn der Strom größer ist als ein vorgegebener Schwellenwert. Gemäß einem Ausführungsbeispiel der Erfindung ist der vorgegebene Schwellenwert 1 μA, alternativ 10 μA, weiter alternativ 50 μA, in einer anderen Ausgestaltung der Erfindung 100 μA. In anderen Ausführungsformen der Erfindung kann der vorgegebene Schwellenwert einen beliebigen anderen geeigneten Wert aufweisen.
  • Ohne die leitfähigen Strukturen, allgemein ohne die Kurzschluss-Teststruktur, gemäß den Ausführungsformen der Erfindung könnte es passieren, dass trotz der mechanischen Schädigung der Metallisierungsschichten und damit der Leiterbahnen in den Metallisierungsebenen der Dies in dem End-Test keinen Fehler zeigt, jedoch nach einer bestimmten Betriebsdauer beim Kunden ein Fehler auftritt.
  • Durch die oben beschriebene Vorgehensweise wäre es ferner ermöglicht, die involvierten Teststrukturen mit erheblich erhöhten Spannungen zu belasten, beispielsweise mittels der im Wesentlichen ausschließlich hierfür vorgesehenen Spannungs-Anschlüsse, wie sie im Folgenden noch beschrieben werden, an die keine anderen Chip-Komponenten angeschlossen werden, welche durch die sehr hohen Spannungen einer großen Belastung ausgesetzt wären, was nicht wünschenswert ist. In einem Ausführungsbeispiel der Erfindung liegt die an die Spannungs-Anschlüsse angelegte Spannung in einem Bereich von ungefähr 2,5 V bis ungefähr 10 V, beispielsweise in einem Bereich von ungefähr 3 V bis ungefähr 5 V.
  • 2 zeigt eine Die-Anordnung 200 gemäß einem Ausführungsbeispiel der Erfindung, wobei aus Gründen der einfacheren Darstellung des Ausführungsbeispiels lediglich der Die 100 sowie Anschluss-eins 201 eines externen Gehäuses dargestellt sind.
  • Das Gehäuse kann ein BGA-Gehäuse, beispielsweise ein FBGA-Gehäuse oder ein CSP-Gehäuse sein.
  • Der Die 100 entspricht dem Die 100, wie er in 1 dargestellt ist, mit dem Unterschied, dass zusätzlich die elektrischen Schaltkreise des Dies 100 (symbolisiert in 2 mittels eines Transistors 202) dargestellt ist, der mit einem Masse-Anschluss-Stift (Anschluss-Pin) 203 der Die-Anordnung 200 mittels eines ersten Bonddrahtes 204 gekoppelt ist.
  • Gemäß diesem Ausführungsbeispiel der Erfindung ist das Gehäuse ein FBGA-Gehäuse und die äußere ringförmige leitfähige Struktur 101 ist mit einem extra für diese erste leitfähige Struktur 101 vorgesehenen und dieser zugeordneten Anschluss-Stift 205, gekoppelt, an welchem das Versorgungspotential VDD anzulegen ist. Der Versorgungspotential-Anschluss-Pin 205 ist mittels eines zweiten Bonddrahtes 206 mit einem Anschlussbereich der ersten leitfähigen Struktur 101 gekoppelt. Gemäß diesem Ausführungsbeispiel der Erfindung ist der Versorgungspotential-Anschluss-Pin 205 mit keiner anderen elektrischen Komponente des elektrischen Schaltkreises 202 gekoppelt.
  • Der innere Metallring, anders ausgedrückt, gemäß diesem Ausführungsbeispiel der Erfindung, die zweite leitfähige Struktur 105, ist mittels eines dritten Bonddrahtes 207 über einen Anschlussbereich der zweiten leitfähigen Struktur 105 mit dem Massepotential-Anschluss-Pin 203 gekoppelt.
  • Gemäß diesem Ausführungsbeispiel der Erfindung ist der Massepotential-Anschluss-Pin 203 ferner mit den elektrischen Komponenten 202 des Dies 100 gekoppelt, wobei jedoch in einer alternativen Ausführungsform der Erfindung der Massepotential-Anschluss-Pin 203 auch ausschließlich zum Anschluss der zweiten elektrischen leitfähigen Struktur 105 vorgesehen sein kann.
  • Die Vorgehensweise zum Testen eines Metallisierungsschadens in dem Die 100 wird im Folgenden anhand einer Die-Anordnung 300, die in 3 gezeigt ist, näher beschrieben.
  • 3 zeigt die Die-Anordnung 300, welche die Die-Anordnung 200 enthält sowie zusätzlich eine Test-Anordnung 301, welche ein Messgerät 302, einen Prozessor 303, beispielsweise einen Mikroprozessor, sowie einen oder mehrere Speicher 304, flüchtig oder nicht flüchtig, aufweist, wobei die Komponenten der Test-Anordnung 301 miteinander und mit einer Eingangs-Ausgangs-Schnittstelle 305 mittels eines internen Busses 306 gekoppelt ist.
  • Das Messgerät 302 ist derart eingerichtet, dass in Antwort auf eine entsprechende Steuerung mittels des Prozessors 303 elektrische Potentiale für die jeweiligen externen Anschluss-Pins 201 und damit für die jeweils mit diesem Anschluss-Pin 201 gekoppelten elektrischen Komponenten und die leitfähigen Strukturen 101, 105 angelegten Potentiale gemäß den vorgesehenen Test-Routinen bereitgestellt werden.
  • Ferner wird mittels des Messgeräts 302 beispielsweise der zwischen der ersten leitfähigen Struktur 101 und der zweiten leitfähigen Struktur 105 fließende elektrische Strom aufgrund der angelegten Potentiale (beispielsweise das Versorgungspotential VDD an den Betriebspotential-Anschluss-Pin 205 und das Massepotential an dem Massepotential-Anschluss-Pin 203) ermittelt. Dies erfolgt dadurch, dass beispielsweise der ermittelte Strom verglichen wird mit einem Kurzschlussstrom-Schwellenwert, der von einem Benutzer der Test-Anordnung 301 vorgebbar ist. Ist der Strom größer als der vorgegebene Kurzschlussstrom-Schwellenwert, so ermittelt das Messgerät 302, dass zwischen den leitfähigen Strukturen 101, 105 ein Kurzschluss existiert und gibt eine entsprechende Meldung an den Benutzer der Test-Anordnung 301 aus, mit der angezeigt wird, dass eine Metallisierungsschädigung in der Die-Anordnung 200 ermittelt wurde. Ist der fließende Strom zwischen den leitfähigen Strukturen 101, 105 jedoch kleiner als der vorgegebene Kurzschlussstrom-Schwellenwert, so gibt das Messgerät 302 als Ergebnis der Testprozedur aus, dass die Die-Anordnung 200 fehlerfrei ist, und dass kein Metallisierungsschaden festgestellt wurde.
  • Die Messwerte werden in dem Speicher 304 gespeichert und aus diesem gegebenenfalls wieder ausgelesen. Mit anderen Worten werden während des Testens die erforderlichen elektrischen Potentiale an die Anschluss-Pins, beispielsweise 203, 205, angelegt und es wird ermittelt, beispielsweise mittels des Messgeräts 302, ob ein ausreichend großer Leckstrom, im Rahmen dieser Beschreibung auch bezeichnet als Kurzschlussstrom, durch den Versorgungspotential-Anschluss-Pin 205 fließt, da in diesem Fall die leitfähigen Strukturen 101, 105 beschädigt wären, womit darauf geschlossen werden kann, dass in der Die-Anordnung 200 ein oder mehrere Metallisierungsschäden aufgetreten sind.
  • Um eine zusätzliche Belastung (Stress) zu erzeugen, kann es in einer alternativen Ausführungsform der Erfindung vorgesehen sein, an dem Versorgungspotential-Anschluss-Pin 205 ein erhöhtes elektrisches Potential anzulegen, was möglich ist, ohne andere elektrische Komponenten der elektrischen Schaltkreise des Dies 100 zu belasten, beispielsweise ohne die in den elektrischen Schaltkreisen möglicherweise vorgesehenen Transistoren der erhöhten elektrischen Spannung auszusetzen, wobei die Transistoren möglicherweise dieser hohen Belastung nicht stand halten und zerstört werden könnten.
  • In den 4 bis 10 sind Beispiele für Dies gemäß anderen Ausführungsbeispielen der Erfindung dargestellt. Alle im Folgenden beschriebenen Dies der 4 bis 10 können in entsprechender Weise in der Die-Anordnung 200 bzw. 300 vorgesehen sein.
  • 4 zeigt einen Die 400 gemäß einem anderen Ausführungsbeispiel der Erfindung. Gemäß diesem Ausführungsbeispiel der Erfindung ist vorgesehen, dass die erste leitfähige Struktur 401 eine geschlossene Ringstruktur ist und die zweite leitfähige Struktur 402 eine unterbrochene leitfähige Ringstruktur mit einer oder mehreren Öffnungen 403, auch bezeichnet als Unterbrechungen 403, an einer oder mehreren Seiten des Dies 400.
  • 5 zeigt einen Die 500 gemäß noch einem anderen Ausführungsbeispiel der Erfindung.
  • Gemäß dem Die 500 ist die erste leitfähige Struktur 501 ebenfalls eine vollständige Ringstruktur, jedoch wird die zweite leitfähige Struktur 502 gebildet aus einer Mehrzahl von elektrisch leitfähigen Streifenelementen, wobei ein erstes Streifenelement 503 eine L-Form aufweist, wobei ein erster Schenkel 504 des ersten Streifenelements 503 im Wesentlichen vollständig entlang einer Kante der ersten leitfähige Struktur 501 vorgesehen ist und ein zweiter Schenkel 505 des ersten Streifenelements 503 nur entlang eines Teils einer zweiten Kante der ersten leitfähigen Struktur 501 verläuft. Ferner sind ein zweites Streifenelement 506, ausgebildet als Winkelstruktur, sowie zwei linienförmige Streifenelemente (drittes Streifenelement 507 und viertes Streifenelement 508) in der zweiten leitfähigen Struktur 502 vorgesehen.
  • Die zweite leitfähige Struktur 502 verläuft teilweise parallel zu der ersten leitfähigen Struktur 501, anders ausgedrückt, die Teilelemente, anders ausgedrückt, die Streifenelemente 503, 506, 507, 508, verlaufen teilweise parallel zu der ersten leitfähigen Struktur 501 und sind in der von der ersten leitfähigen Struktur umschlossenen Fläche angeordnet.
  • 6 zeigt einen Die 600 gemäß noch einem anderen Ausführungsbeispiel der Erfindung, gemäß welchem die erste leitfähige Struktur 601 entlang lediglich nur einer Kante 602 des Dies 600 verläuft, wobei jedoch die erste leitfähige Struktur im Wesentlichen entlang der vollständigen Kante 602 verläuft. Ferner ist die zweite leitfähige Struktur 603 wiederum in Wesentlichen parallel zu der ersten leitfähigen Struktur 601 angeordnet, wobei die zweite leitfähige Struktur 603 die gleiche Form aufweisen kann wie die erste leitfähige Struktur 601, also als ein gerader Streifen ausgebildet sein kann. In der in 6 dargestellten Ausführungsform ist die zweite leitfähige Struktur 603 L-förmig ausgebildet.
  • 7 zeigt einen Die 700 gemäß noch einem alternativen Ausführungsbeispiel der Erfindung, bei welchem die erste leitfähige Struktur 701 eine ringförmige, jedoch unterbrochene Struktur aufweist mit einer oder mehreren Unterbrechungen 702 in dem Ring 701. In dem Ausführungsbeispiel gemäß 7 ist innerhalb der ersten leitfähigen Struktur die zweite leitfähige Struktur 703 als geschlossene Ringstruktur ausgebildet, wobei die Ringstruktur gemäß weiteren Ausgestaltungen der Erfindung auch als unterbrochene Ringstruktur ausgebildet sein kann.
  • 8 zeigt einen Die 800 gemäß einem anderen Ausführungsbeispiel der Erfindung, wobei gemäß diesem Ausführungsbeispiel der Erfindung sowohl die erste leitfähige Struktur 801 als auch die zweite leitfähige Struktur 802 als gerade Streifen ausgebildet sind, die im Wesentlichen vollständig entlang einer Kante des Dies 800, in dem Ausführungsbeispiel gemäß 8 an der verglichen mit der Ausführungsform gemäß 6 gegenüberliegenden Kante des Dies 600 angeordnet sind.
  • 9 zeigt einen Die 900 gemäß noch einem anderen Ausführungsbeispiel der Erfindung. In diesem Ausführungsbeispiel der Erfindung weisen sowohl die erste leitfähige Struktur 901 als auch die zweite leitfähige Struktur 902 eine L-Form auf, wobei die leitfähigen Strukturen 901, 902 parallel verlaufen zu zwei Kanten des Dies 900.
  • 10 zeigt einen Die 1000 gemäß einem anderen Ausführungsbeispiel der Erfindung, wobei gemäß diesem Ausführungsbeispiel der Erfindung die Kurzschluss-Teststruktur 1001 eine Kammform aufweist, anders ausgedrückt, wobei die erste leitfähige Struktur 1002 einen ersten Kamm bildet und die zweite leitfähige Struktur 1003 einen zweiten Kamm bildet, der mit seinen Zacken in den Zwischenräumen zwischen den Zacken der ersten leitfähigen Struktur 1002 angeordnet ist derart, dass sich die jeweiligen Zacken der beiden leitfähigen Strukturen nicht berühren und im Normalbetrieb, das heißt ohne Auftreten der Metallisierungsschäden, voneinander elektrisch isoliert sind.
  • Es ist darauf hinzuweisen, dass in anderen Ausführungsformen der Erfindung solche kammförmigen Strukturen, in anderen Ausführungsformen auch mäanderförmige Strukturen, in anderen Bereichen des Dies 1000 angeordnet sein können, welche beispielsweise besonders anfällig sind hinsichtlich eines auftretenden Metallisierungsschadens.
  • Solche Bereiche können Bereiche sein auf der Oberfläche des Dies 1000, die in direktem Kontakt mit der für das Gehäuse verwendeten Moldmasse kommt und in welchem daher eine Schädigung durch das Eingießen des Moldmaterials auftreten kann. In einem Ausführungsbeispiel der Erfindung weist jede leitfähige Struktur 1002, 1003 des Dies 1000 mindestens vier Zacken auf, die ineinander verzahnt angeordnet sind. Dabei ist jede Zacke jeweils mit einer anderen Spannung belegt als die beiden jeweils diese Zacke umgebenden Zacken.
  • Der Die 1000 weist gemäß diesem Ausführungsbeispiel der Erfindung ferner Tape-Material 1004 auf, welches an der oberen Oberfläche des Dies 1000 angebracht ist.
  • Der Tape-freie Bereich 1005 des Dies 1000, in welchem sich beispielsweise die Leiterbahn-Teststruktur 1001 befindet, ist gemäß diesem Ausführungsbeispiel der Erfindung in direktem Kontakt mit dem Moldmaterial des FBGA-Gehäuses.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird somit eine systematische Überwachung von Metallisierungsschäden in oberen oder in der obersten Metallisierungsebene eines Dies während des Wafer-Tests bzw. des End-Tests des Dies bereitgestellt, indem die Überwachungsstrukturen auf Die-Ebene, beispielsweise in der obersten Metallisierungsebene des Dies, an verschiedenen Orten angeordnet sind.
  • In einem Ausführungsbeispiel sind Überwachungsringe (Guard Rings) als solche Kurzschluss-Teststrukturen vorgesehen.
  • 100
    Die
    101
    erste leitfähige Struktur
    102
    Kante Die
    103
    erster Abstand
    104
    zweiter Abstand
    105
    zweite leitfähige Struktur
    106
    Randbereich
    107
    Ring-äußere Kante zweite leitfähige Struktur
    108
    Ring-innere Kante erste leitfähige Struktur
    200
    Die-Anordnung
    201
    Anschluss-Pin
    202
    elektrischer Schaltkreis
    203
    Massepotential-Anschluss-Pin
    204
    erster Bonddraht
    205
    Betriebsversorgungspotential-Anschluss-Pin
    206
    zweiter Bonddraht
    207
    dritter Bonddraht
    300
    Die-Anordnung
    301
    Test-Anordnung
    302
    Messgerät
    303
    Prozessor
    304
    Speicher
    305
    Eingangs-/Ausgangs-Schnittstelle
    306
    Bus
    400
    Die
    401
    erste leitfähige Struktur
    402
    zweite leitfähige Struktur
    403
    Unterbrechung zweite leitfähige Struktur
    500
    Die
    501
    erste leitfähige Struktur
    502
    zweite leitfähige Struktur
    503
    erstes Streifenelement
    504
    erster Schenkel erstes Streifenelement
    505
    zweiter Schenkel erstes Streifenelement
    506
    zweites Streifenelement
    507
    drittes Streifenelement
    508
    viertes Streifenelement
    600
    Die
    601
    erste leitfähige Struktur
    602
    Kante Die
    603
    zweite leitfähige Struktur
    700
    Die
    701
    erste leitfähige Struktur
    702
    Unterbrechung erste leitfähige Struktur
    703
    zweite leitfähige Struktur
    800
    Die
    801
    erste leitfähige Struktur
    802
    zweite leitfähige Struktur
    900
    Die
    901
    erste leitfähige Struktur
    902
    zweite leitfähige Struktur
    1000
    Die
    1001
    Leiterbahn-Teststruktur
    1002
    erste leitfähige Struktur
    1003
    zweite leitfähige Struktur
    1004
    Tape

Claims (24)

  1. Die, • mit mindestens einer Leiterbahn-Teststruktur, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind, • wobei die erste leitfähige Struktur einen Anschluss aufweist zum Anlegen eines ersten elektrischen Potentials, • wobei die zweite leitfähige Struktur einen Anschluss aufweist zum Anlegen eines zweiten elektrischen Potentials.
  2. Die gemäß Anspruch 1, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur in einer gemeinsamen Prozessierungsebene angeordnet sind.
  3. Die gemäß Anspruch 1 oder 2, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur nebeneinander angeordnet sind.
  4. Die gemäß einem der Ansprüche 1 bis 3, mit mindestens einer Metallisierungsebene, die mindestens eine Leiterbahn aufweist zum Verbinden elektrischer Komponenten des Dies.
  5. Die gemäß Anspruch 4, wobei die Leiterbahn-Teststruktur angeordnet ist • in der Metallisierungsebene, • über der Metallisierungsebene, oder • unter der Metallisierungsebene
  6. Die gemäß Anspruch 4, wobei die Leiterbahn-Teststruktur in der obersten oder in der zweit-obersten Metallisierungsebene angeordnet ist.
  7. Die gemäß Anspruch 4, wobei die Leiterbahn-Teststruktur unterhalb einer Passivierungsschicht des Dies angeordnet ist.
  8. Die gemäß einem der Ansprüche 1 bis 7, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur zumindest teilweise parallel nebeneinander angeordnet sind.
  9. Die gemäß einem der Ansprüche 1 bis 8, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur zumindest teilweise parallel nebeneinander angeordnet sind entlang mindestens im Wesentlichen einer Kantenlänge des Dies.
  10. Die gemäß einem der Ansprüche 1 bis 9, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur zumindest teilweise parallel nebeneinander in einer Doppel-Ringstruktur angeordnet sind.
  11. Die gemäß einem der Ansprüche 1 bis 9, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur kammförmig oder mäanderförmig zumindest teilweise parallel nebeneinander angeordnet sind.
  12. Die gemäß einem der Ansprüche 1 bis 11, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur in einem Randbereich des Dies angeordnet sind.
  13. Die gemäß einem der Ansprüche 1 bis 12, wobei die erste leitfähige Struktur und/oder die zweite leitfähige Struktur in einem Abstand von dem Rand des Dies von maximal 100 μm, insbesondere von maximal 20 μm angeordnet sind.
  14. Die gemäß einem der Ansprüche 1 bis 13, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur in einem Abstand voneinander angeordnet sind, dass ein Kurzschlussschaden mit ausreichender Sicherheit erfassbar ist.
  15. Die gemäß einem der Ansprüche 1 bis 14, wobei die erste leitfähige Struktur und die zweite leitfähige Struktur in einem Abstand von maximal 10 μm, insbesondere von maximal 5 μm, insbesondere von maximal 2 μm, insbesondere von maximal 1,5 μm, insbesondere von maximal 1 μm voneinander angeordnet sind.
  16. Die gemäß einem der Ansprüche 1 bis 15, mit einem Ball Grid Array-Gehäuse.
  17. Die gemäß einem der Ansprüche 1 bis 16, wobei die erste leitfähige Struktur und/oder die zweite leitfähige Struktur in direktem Kontakt mit Moldmaterial des Gehäuses des Dies ist.
  18. Die gemäß einem der Ansprüche 1 bis 17, wobei die mindestens eine Leiterbahn-Teststruktur eine dritte leitfähige Struktur aufweist zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der dritten leitfähigen Struktur und/oder zwischen der zweiten leitfähigen Struktur und der dritten leitfähigen Struktur.
  19. Die-Anordnung, • mit einem Die, der aufweist • mindestens eine Leiterbahn-Teststruktur, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind, • wobei die erste leitfähige Struktur einen Anschluss aufweist zum Anlegen eines ersten elektrischen Potentials, • wobei die zweite leitfähige Struktur einen Anschluss aufweist zum Anlegen eines zweiten elektrischen Potentials. • mit einem Die-externen Anschluss zum Anlegen des ersten elektrischen Potentials an den Anschluss der ersten leitfähigen Struktur.
  20. Die-Anordnung gemäß Anspruch 19, wobei der Die-externe Anschluss maximal zusätzlich mit einer oder mehreren elektrischen Komponenten des Dies gekoppelt ist, die beim Kurzschluss-Testen aufgrund des angelegten ersten Potentials einen Stromfluss durch die eine oder mehreren Komponenten bewirkt oder bewirken, der kleiner ist als ein vorgebbarer Schwellenwert.
  21. Die-Anordnung gemäß Anspruch 20, wobei der Die-externe Anschluss maximal zusätzlich mit einer oder mehreren elektrischen Komponenten des Dies gekoppelt ist, die beim Kurzschluss-Testen aufgrund des angelegten ersten Potentials einen Stromfluss durch die eine oder mehreren Komponenten bewirkt oder bewirken, der kleiner ist als 100 μA, insbesondere kleiner ist als 50 μA, insbesondere kleiner ist als 20 μA.
  22. Die-Anordnung gemäß Anspruch 20 oder 21, wobei die eine oder mehreren Komponenten beim Kurzschluss-Testen inaktiv sind.
  23. Die-Anordnung gemäß einem der Ansprüche 19 bis 22, wobei der Die-externe Anschluss nur mit dem Anschluss der ersten leitfähigen Struktur gekoppelt ist.
  24. Verfahren zum Testen eines Dies, • wobei der Die mindestens eine Leiterbahn-Teststruktur aufweist, welche eine erste leitfähige Struktur und eine zweite leitfähige Struktur aufweist, die zum Erfassen eines Kurzschlussschadens zwischen der ersten leitfähigen Struktur und der zweiten leitfähigen Struktur angeordnet sind, wobei gemäß dem Verfahren • ein erstes elektrisches Potential an einen Anschluss der ersten leitfähige Struktur angelegt wird, • ein zweites elektrisches Potential an einen Anschluss der zweiten leitfähige Struktur angelegt wird, • ermittelt wird, ob ein elektrischer Kurzschlussstrom zwischen der ersten leitfähigen Struktur und der zweiten ersten leitfähigen Struktur fließt.
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DE102006045131A Withdrawn DE102006045131A1 (de) 2006-09-25 2006-09-25 Die, Die-Anordnung und Verfahren zum Testen eines Dies

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779330A (zh) * 2012-10-24 2014-05-07 上海华虹宏力半导体制造有限公司 监控金属工艺后短路或断路的测试结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297644B1 (en) * 1999-03-04 2001-10-02 Advanced Micro Devices, Inc. Multipurpose defect test structure with switchable voltage contrast capability and method of use
US20020140107A1 (en) * 2001-03-30 2002-10-03 Fujitsu Limited Semiconductor device, method for manufacturing the semiconductor device and semiconductor substrate
US20030020507A1 (en) * 2001-07-24 2003-01-30 Samsung Electronics Co., Ltd. Apparatus for testing reliability of interconnection in integrated circuit
DE102004058411B3 (de) * 2004-12-03 2006-08-17 Infineon Technologies Ag Halbleiterwafer mit einer Teststruktur und Verfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297644B1 (en) * 1999-03-04 2001-10-02 Advanced Micro Devices, Inc. Multipurpose defect test structure with switchable voltage contrast capability and method of use
US20020140107A1 (en) * 2001-03-30 2002-10-03 Fujitsu Limited Semiconductor device, method for manufacturing the semiconductor device and semiconductor substrate
US20030020507A1 (en) * 2001-07-24 2003-01-30 Samsung Electronics Co., Ltd. Apparatus for testing reliability of interconnection in integrated circuit
DE102004058411B3 (de) * 2004-12-03 2006-08-17 Infineon Technologies Ag Halbleiterwafer mit einer Teststruktur und Verfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779330A (zh) * 2012-10-24 2014-05-07 上海华虹宏力半导体制造有限公司 监控金属工艺后短路或断路的测试结构

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