DE2359152C2 - - Google Patents
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Description
Die Erfindung betrifft eine Anordnung der elektrischen
Anschlüsse einer integrierten Schaltung auf einem Halb
leiterplättchen entsprechend dem Oberbegriff des Patent
anspruchs 1. Eine derartige Anordnung ist aus der Ver
öffentlichung im IBM Technical Disclosure Bulletin Bd. 13,
Nr. 3, August 1970, Seite 622 bekannt.
Solche Anschlüsse von integrierten Schaltungen dienen dazu,
diese mit anderen elektrischen Bauelementen, beispielswei
se mit den integrierten Schaltungen von anderen Halbleiter
plättchen zu verbinden. Sie dienen aber auch zur Durchfüh
rung von Prüfungen vor dem Zusammenbau des Halbleiterplätt
chens mit dem Substrat.
Zur Durchführung solcher Tests werden Tastspitzen in Kon
takt mit den Anschlüssen gebracht, und nach Herstellung
des ohmschen Kontaktes mit den Anschlüssen werden den
Tastspitzen entsprechende Spannungen und Ströme zugeführt.
Je nach der gewählten Anordnung der Anschlüsse muß bisher
ein entsprechend angepaßtes Prüfwerkzeug mit den zugehörigen
Tastspitzen bereitgestellt werden. Da andererseits zwischen
den Tastspitzen ein bestimmter Winkelabstand eingehalten
werden muß, wird dadurch wiederum die Anzahl der auf einem
Halbleiterplättchen unterzubringenden Anschlüsse und damit
auch die Anzahl der integrierten Schaltungen, die auf einem
Halbleiterplättchen untergebracht werden können, begrenzt.
Diese Halbleiterplättchen angeordneten integrierten
Schaltungen werden vornehmlich in Computern verwendet. Bei
diesen Maschinen tritt im Betrieb eine beträchtliche Ände
rung der Temperatur auf, die zur Folge hat, daß wegen des
Unterschiedes der thermischen Ausdehnungskoeffizienten zwi
schen dem Halbleiterplättchen und dem Substrat die Anschlüs
se, die das Halbleiterplättchen mit dem Substrat verbinden,
einer Schubspannung ausgesetzt sind. Die unter diesem Aspekt
zu erwartenden Probleme werden gemäß der DE-OS 19 33 547
vermieden, wenn der Träger aus dem gleichen Halbleitermate
rial wie die integrierten Halbleiterelemente besteht. Darin
liegt jedoch ersichtlich eine erhebliche Einschränkung für
den konstruktiven Aufbau, zu der man nicht in allen Fällen
bereit oder in der Lage ist.
Aufgabe der Erfindung ist es, für die elektrischen Anschlüs
se einer derartigen integrierten Schaltung eine Anordnung
anzugeben, die eine bessere Zugänglichkeit bei der Prüfung
der Schaltung mittels Tastspitzen sowie eine gleichmäßigere
Verteilung der auftretenden Schubspannungen bietet. Die zur
Lösung dieser Aufgabe nach der Erfindung vorgesehenen Maß
nahmen finden sich in den Patentansprüchen.
Diese Aufgabe wird bei der eingangs genannten Anordnung durch die
in Kennzeichen des Anspruchs 1 aufgeführten Merkmale gelöst.
Die Erfindung wird anhand eines durch die Zeichnungen er
läuterten Ausführungsbeispieles beschrieben. Es zeigt
Fig. 1 schematisch in Draufsicht ein Halbleiter
plättchen mit integrierten Schaltungen und
den in konzentrischen Kreisen angeordneten
Anschlüssen sowie mit Tastspitzen;
Fig. 2 im Ausschnitt vergrößert einen Querschnitt
des Halbleiterplättchens und des Substrats,
auf dem es befestigt ist.
In Fig. 1 ist das quadratische Halbleiterplättchen mit 10
bezeichnet. Auf dem vorzugsweise aus Silizium bestehenden
Halbleiterplättchen 10 sind die durch strichpunktierte
Linien angedeuteten integrierten Schaltungen 11 angeordnet.
Jeder der integrierten Schaltungen 11 ist mit einem metalli
schen Anschluß 12 verbunden, der sich durch die isolierende
Oberfläche 14 des Halbleiterplättchens, die beispielsweise
mit Quarz bedeckt sein kann, erstreckt. Die intergrierten
Schaltungen 11 sind dadurch mit einer Metallschicht verbun
den, die unterhalb der isolierenden Fläche 14 liegt.
Die Anschlüsse 12 sind in vier konzentrischen Kreisen ange
ordnet. Zwanzig Anschlüsse 12 bilden den inneren Kreis 15,
und zwanzig Anschlüsse 12 bilden den benachbarten Kreis 16.
Dreißig Anschlüsse 12 bilden den äußeren Kreis 17, und drei
ßig Anschlüsse 12 bilden den innen anschließenden Kreis 18.
Damit befinden sich hundert Anschlüsse 12 auf dem Halblei
terplättchen 10. Die Anschlüsse 12 des inneren Kreises 15
sind jeweils 18° voneinander entfernt. Ebenso sind die An
schlüsse des Kreises 16 jeweils 18° voneinander entfernt.
Die Anschlüsse des Kreises 16 sind gegen die Anschlüsse des
Kreises 15 versetzt angeordnet, so daß der Winkelabstand
eines Anschlusses des Kreises 15 zum nächsten Anschluß des
Kreises 19 9° beträgt.
Die Anschlüsse des äußeren Kreises 17 sind jeweils 12° von
einander entfernt, ebenso wie die Anschlüsse des innen be
nachbarten Kreises 18. Die Anschlüsse der Kreise 17 und 18
sind ebenfalls gegeneinander versetzt angeordnet, so daß der
Winkelabstand zwischen einem Anschluß des Kreises 17 und dem
nächsten Anschluß des Kreises 18 6° beträgt.
Durch diese Anordnung der Anschlüsse 12 können freitragende,
einseitig eingespannte Tastspitzen 19 mit den Anschlüssen
zweier benachbarter Kreise 17 und 18 und freitragende Tast
spitzen 20 mit den Anschlüssen der benachbarten Kreise 15
und 16 in Eingriff gebracht werden. Die Tastspitzen 19 und
20 sind in voneinander verschiedenen, zueinander parallelen
Ebenen angeordnet. Die Tastspitzen 19 sind an eine Seite
eines ringförmigen Trägers und die Tastspitzen 20 an der an
deren Seite des ringförmigen Trägers befestigt. Durch geeig
nete Abmessungen der Durchmesser der gegenüberliegenden Sei
en des Trägerringes kann die Länge der Tastspitzen 19 und
20 diesselbe sein.
Die Tastspitzen 19 und 20 dienen dazu, die intergrierten
Schaltungen 11 des Halbleiterplättchens 10 zu prüfen vor
dem Verbinden des Halbleiterplättchens 10 mit dem Substrat
21 (Fig. 2). Wenn die Schaltungen 11 zufriedenstellend ar
beiten, wird das Halbleiterplättchen 10 mit dem Substrat 21
verbunden, das vorzugsweise aus einem geeigneten keramischen
Material mit isolierenden Eigenschaften, wie Aluminiumoxid,
besteht.
Das Halbleiterplättchen 10 wird mit dem Substrat 21 mit Hil
fe der Anschlüsse 12 verbunden, die beispielsweise Kügelchen
aus Lötzinn aufweisen. Die Anschlüsse 12 werden mit metalli
sierten Bereichen 22 verbunden, die auf der Oberfläche 23
des Substrates 21 angeordnet sind. Die metallisierten Berei
che 22 sind in derselben Konfiguration angordnet wie die
Anschlüsse 12, so daß jeder Anschluß 12 in Kontakt mit ei
nem metallisierten Bereich kommt. Die Bereiche 22 sind somit
ebenfalls in vier konzentrischen Kreisen angeordnet.
Zum Ausrichten der Anschlüsse 12 auf die metallischen Berei
che 22 dient der Anschluß 24 (Fig. 1) auf dem Halbleiter,
plättchen 10. Das Verbinden der Anschlüsse 12 mit den Berei
chen 22 kann in einer bekannten Technik zum Verbinden von
Lötzinn-Kügelchen mit metallischen Elementen des Substrats
bestehen.
Die metallischen Bereiche 22 sind jeweils mit verschiedenen
und voneinander getrennten metallisierten Schichten 25 ver
bunden. Jede der metallischen Schichten 25 führt zu geeigne
ten Anschlußmitteln, z. b. zu Stiften. Diese Stifte können
verschiedene Schichten 25 miteinander verbinden, wodurch die
Schaltungen verschiedener Halbleiterplättchen miteinander
verbunden werden. Wie aus den in Fig. 2 dargestellten Teilen
der Schichten 25 ersichtlich ist, sind die dem metallisier
ten Bereichen 22 zugeordneten Schichten 25 vertikal vonein
ander getrennt. Damit weist das Substrat 21 dreißig Lagen
25 auf, die eine oberste Ebene von Metallschichten bilden.
Dreißig weitere Lagen von Schichten 25 bilden eine darunter
liegende Ebene. Zwanzig Lagen von Schichten 25 bilden die
unterste Ebene, und zwanzig Lagen von Schichten 25 bilden
eine darüber liegendende Ebene, wenn die Anschlüsse 12 in vier
konzentrischen Kreisen 15 bis 18, wie oben beschrieben,
angeordnet sind.
Wenn das Halbleiterplättchen 10 mit dem Substrat 21 durch
die Anschlüsse 12 verbunden ist, sind die Schaltungen 11
elektrisch mit den metallischen Schichten 25 verbunden, und
das Halbleiterplättchen 10 ist mechanisch auf dem Substrat
21 mit Hilfe der Anschlüsse 12 befestigt. Wenn die aus dem
Substrat 21 und den darauf angeordneten Halbleiterplättchen
10 in einen Computer eingebaut wird, sind alle Anschlüsse
des äußeren Kreises 17 derselben Schubspannung bei Wärme
änderungen ausgesetzt. Ein Brechen der Anschlüsse 12 infolge
einer zu großen Schubspannung ist daher ausgeschlossen.
Die Anschlüsse 12 des Kreises 18 sind einer geringeren Schub
spannung ausgesetzt als die Anschlüsse 12 des Kreises 17, da
die Anschlüsse 12 des Kreises 18 näher am Mittelpunkt des
Halbleiterplättchens 10 liegen. Ebenso sind die Anschlüsse
12 des Kreises 16 einer noch geringeren Schubspannung ausge
setzt. Die kleinste Schubspannung tritt bei den Anschlüssen
12 des inneren Kreises 15 auf, da diese Anschlüsse dem Mit
telpunkt des Halbleiterplättchens am nächsten liegen.
Die Anschlüsse 12 können beliebig dazu benutzt werden, den
Schaltungen 11 verschiedene Potentiale zuzuführen. Anderer
seits können die Anschlüsse 12 dazu benutzt werden, die
Schaltungen 11 mit einer der metallischen Schichten 25 des
Substrats 11 zu verbinden. Sie können auch, abhängig von
der Anzahl und Art der Schaltungen auf dem Halbleiterplätt
chen 10 unbenutzt bleiben.
Selbstverständlich könnnen die Anschlüsse 12 auch in einem
einzigen Kreis angeordnet sein. Um dieselben Schubspannun
gen zu erhalten, ist es auch nicht notwendig, daß die An
schlüsse jeweils mit gleichen Winkelabständen auf einem
Kreis angeordnet sind. Es ist lediglich erforderlich, daß
die Anschlüsse 12 denselben Abstand vom Mittelpunkt des
Halbleiterplättchens 10 aufweisen.
Ein Vorteil der Erfindung besteht darin, daß ein einheit
liches Prüfwerkzeug bei Halbleiterplättchen verschiedener
Größe und verschiedener Schaltungen verwendet werden kann.
Ein anderer Vorteil der Erfindung besteht darin, daß es
einfacher ist, die Prüfspitzen mit den Anschlüssen zu ver
binden. Weiterhin ist es vorteilhaft, daß die Fläche des
Halbleiterplättchens vergrößert werden kann, ohne daß die
Anschlüsse einer größeren, thermisch bedingten Schubspan
nung ausgesetzt sind.
Claims (2)
1. Anordnung der elektrischen Anschlüsse einer integrier
ten Schaltung auf der einen Hauptfläche eines Halblei
terplättchens, wobei die Anschlüsse auf konzentrischen
Kreisen um den Mittelpunkt des Halbleiterplättchens
liegen und zur elektrischen Verbindung entsprechende,
auf einer Hauptfläche eines Substrates ausgebildetes
Anschluß-Gegenstück vorgesehen sind und dabei gleich
zeitig zur mechanischen Befestigung des Halbleiter
plättchens kopfüber auf dem Substrat dienen,
dadurch gekennzeichnet,
daß die Anschlüsse (12) der intergrierten Schaltung (11)
auf den konzentrischen Kreisen (15 bis 18) um den Mit
telpunkt des Halbleiterplättchens (10) jeweils in glei
chen Winkelabständen angeordnet sind.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Anschlüsse (12) in vier konzentrischen Kreisen
(15, 16, 18, 17) angeordnet sind und daß die Anschlüs
se benachbarter Kreise mit jeweils in gleichen Winkel
abständen um den halben Winkelabstand gegeneinander
versetzt angeordnet sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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US31790272A | 1972-12-26 | 1972-12-26 |
Publications (2)
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DE2359152A1 DE2359152A1 (de) | 1974-06-27 |
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Family
ID=23235750
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Application Number | Title | Priority Date | Filing Date |
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DE2359152A Granted DE2359152A1 (de) | 1972-12-26 | 1973-11-28 | Anordnung von integrierten schaltungen |
Country Status (5)
Country | Link |
---|---|
US (1) | US3795845A (de) |
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- 1973-11-14 FR FR7341685A patent/FR2211759B1/fr not_active Expired
- 1973-11-15 GB GB5295573A patent/GB1413053A/en not_active Expired
- 1973-11-27 JP JP13225773A patent/JPS5734665B2/ja not_active Expired
- 1973-11-28 DE DE2359152A patent/DE2359152A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
GB1413053A (en) | 1975-11-05 |
DE2359152A1 (de) | 1974-06-27 |
JPS4991767A (de) | 1974-09-02 |
FR2211759A1 (de) | 1974-07-19 |
FR2211759B1 (de) | 1977-09-30 |
JPS5734665B2 (de) | 1982-07-24 |
US3795845A (en) | 1974-03-05 |
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