DE69735318T2 - Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Flip-Chip-Struktur, bei welcher Halbleiterelemente (Chips) über vorstehende Elektroden, wie beispielsweise Lötflecken bzw. Löt-Bumps, mit einer Leiterplatte verbunden sind, und ein Verfahren zum Herstellen derselben.
  • Herkömmlich werden zum Anbringen von Halbleiterelementen an einer Leiterplatte die folgenden Verfahren verwendet. Das bedeutet, dass die distalen Enden einer Vielzahl von Anschlussleitungen, die sich von jedem Halbleiterelement erstrecken (das hierin nachfolgend Chip genannt wird), elektrisch mit einem Verdrahtungs- oder Verbindungsmuster auf einer Leiterplatte verbunden werden, oder ein Chip auf einer Leiterplatte angebracht wird und durch eine Drahtbondierung, TAB (automatisierte Bandbondierung), oder ähnliches elektrisch daran angeschlossen wird.
  • Jedoch ist bei dem ersteren Verfahren, bei welchem Anschlussleitungen von Chip erstreckt sind und mit der Leiterplatte verbunden werden, das Intervall zwischen benachbarten Kontaktierungsflecken bzw. Bump beschränkt, um dadurch einen schwerwiegenden Engpass gegenüber einer Realisierung einer hohen Packungsdichte von Halbleitervorrichtungen aufzuerlegen.
  • Insbesondere werden in den letzten Jahren Halbleitervorrichtungen in einer Vielfalt von Anwendungen verwendet, und ihre Packungsdichten erhöhen sich. Beispielsweise wird eine Leiterplatte niedrigen Profils, wie beispielsweise eine Speicherkarte, oft verwendet, und die Anzahl von anzubringenden Speicherelementen ist im Steigen begriffen.
  • Unter solchen Umständen hat ein Packen von Chips unter Verwendung von Anschlussleitungen Begrenzungen.
  • Angesichts dieses Problems hat eine Flip-Chip-Struktur eine Menge an Aufmerksamkeit auf sich gezogen. Bei dieser Struktur werden Kontaktierungsflecken bzw. Bumps an eine Vielzahl von Anschlusselektroden (Pads), die auf einem Chip ausgebildet sind, angebracht und werden direkt mit dem Verdrahtungsmuster auf der Leiterplatte verbunden.
  • 1 ist eine Schnittansicht einer herkömmlichen Halbleitervorrichtung, wobei ein Chip, der aus einem Siliziumhalbleiter besteht, auf einer Leiterplatte durch eine Flip-Chip-Bondierung angebracht ist. 2 ist eine Draufsicht, die die Hauptfläche eines Halbleitersubstrats zeigt, die Kontaktierungsflecken hat, und 3 ist eine Schnittansicht, die die Struktur von Eingangs/Ausgangs-Anschlüssen mit Kontaktierungsflecken zeigt.
  • Ein Halbleitersubstrat 1 weist Anschlussfleckenelektroden 7 und Kontaktierungsflecken 3 auf. Jede Anschlussfleckenelektrode 7 wird als Anschlussflecken verwendet, der elektrisch mit einer internen integrierten Schaltung auf der Hauptfläche des Halbleitersubstrats 1 verbunden ist, und besteht z.B. aus Aluminium.
  • Jeder Kontaktierungsflecken 3 ist an die Anschlussfleckenelektrode 7 angeschlossen, ist aus einem metallischen Lötflecken mit niedrigem Schmelzpunkt hergestellt, die Blei (Pb), Zinn (Sb) und ähnliches als Hauptkomponenten enthält, und hat eine Höhe von etwa 100 μm.
  • Jeder Eingangs/Ausgangs-Anschluss 10, der auf der Hauptfläche des herkömmlichen Halbleitersubstrats 1 ausgebildet ist, das in 2 gezeigt ist, weist einen Kontaktierungsflecken 3 und eine Anschlussfleckenelektrode 7 auf, wie es in 3 gezeigt ist (was später erklärt wird), und ein Barrierenmetall bzw. Grenzmetall 9 ist normalerweise zwischen dem Kontaktierungsflecken 3 und der Anschlussfleckenelektrode 7 angeordnet.
  • Wenigstens ein Chip ist auf einer Leiterplatte 2 angebracht. Eine Vielzahl von Kontaktierungsflecken 3 auf dem Halbleitersubstrat 1 ist elektrisch mit Anschlussfleckenelektroden (die hierin nachfolgend Substrat-Anschlussflecken bzw. Substrat-Pads genannt werden) 8 verbunden, die mit einem Verdrahtungsmuster (nicht gezeigt) verbunden sind, das auf der Oberfläche der Leiterplatte 2 ausgebildet ist, um dadurch das Halbleitersubstrat 1 auf der Leiterplatte 2 anzubringen.
  • Jeder Kontaktierungsflecken 3 kann zusätzlich zu den Metallen mit niedrigem Schmelzpunkt Gold verwenden oder kann auch eine Struktur verwenden, die durch Ausbilden einer leitenden Schicht auf der Oberfläche eines sphärischen Isolierelements vorbereitet ist. Als die Metalle mit niedrigem Schmelzpunkt sind Pb-Sn-Lötmittel, In-Sn-Lötmittel und ähnliches bekannt.
  • Als Leiterplatte 2 werden eine gedruckte Leiterplatte, die durch Stapeln von Elementen auf Glasbasis, die mit einem Epoxydharz imprägniert sind, vorbereitet ist, eine Keramikplatte, eine Siliziumhalbleiterplatte und ähnliches verwendet. Ebenso kann ein einkapselndes Harz zwischen das Halbleitersubstrat 1 und die Leiterplatte 2 eingefüllt sein.
  • Die Hauptfläche des Halbleitersubstrats 1 ist in einen inneren Bereich 1a und einen peripheren Bereich 1b aufgeteilt. Am inneren Bereich 1a ist eine integrierte Schaltung 20 als innerhalb des Halbleitersubstrats 1 ausgebildete interne Schaltung ausgebildet. Eine Eingangs/Ausgangs-Schaltung 11 ist auf demjenigen Bereich des peripheren Bereichs 1b ausgebildet, der in der Nähe des inneren Bereichs 1a ist, und die Eingangs/Ausgangs-Anschlüsse 10 sind elektrisch mit der integrierten Schaltung 20 über die Eingangs/Ausgangs-Schaltung 11 verbunden.
  • Die Bump-Struktur auf dem Halbleitersubstrat ist so, wie es in 3 gezeigt ist. Das bedeutet, dass ein Pad 7 aus z.B. Aluminium, der elektrisch mit der innerhalb des Halbleitersubstrats ausgebildeten integrierten Schaltung verbunden ist, auf einem Isolierfilm 4 ausgebildet ist, der auf der Oberfläche des Halbleitersubstrats 1 ausgebildet ist. Der umgebende Teil des Pads 7 wird durch einen Isolierfilm 5 aus z.B. SiO2 geschützt.
  • Ein Öffnungsteil oder ein Durchgangsloch 5a des Isolierfilms 5 ist auf der Oberfläche des Pads 7 ausgebildet, um das Pad 7 davon freizulegen. Dieser Öffnungsteil 5a ist durch ein Grenzmetall 9 bedeckt, das elektrisch mit dem Pad 7 verbunden ist. Ein Bump 3 ist an dem Grenzmetall 9 angebracht. Das Grenzmetall 9 besteht aus z.B. Pd/Ni/Ti, TiW, Ti/Ti/W oder ähnlichem.
  • Wie es oben beschrieben ist, sind die Eingangs/Ausgangs-Anschlüsse der herkömmlichen Halbleitervorrichtung mit der TAB- oder Flip-Chip-Struktur auf dem peripheren Bereich entlang dem äußeren Rand des Halbleitersubstrats ausgebildet.
  • Eine Untersuchung in Bezug auf einen Defekt einer integrierten Schaltung im Chip oder Waferzustand (die hierin nachfolgend Chiptest genannt wird) wird durch elektrische Tests durch Bringen von Sonden 6, die von einer Sondenkarte 12 vorstehen, in Kontakt mit den Bumps 3 auf den Eingangs/Ausgangs-Anschlüssen 10 durchgeführt, wie es in 4 gezeigt ist.
  • Jedoch können in den letzten Jahren Halbleitervorrichtungen mit denselben Funktionen wie denjenigen von herkömmlichen in kleineren Größen realisiert werden, zusammen mit einem Fortschreiten der Mikromusterungstechniken von Elementen, während es schwerer geworden ist, den Abstand von Eingangs/Ausgangs-Anschlüssen zu erniedrigen, und zwar aufgrund von Beschränkungen, die auf die Verbindungstechniken zurückzuführen sind.
  • Als Folge ist die Anzahl von Eingangs/Ausgangs-Anschlüssen, die an dem äußeren peripheren Teil des Halbleitersubstrats ausgebildet sind, unzureichend, und eine Struktur, bei welcher eine Vielzahl von Eingangs/Ausgangs-Anschlüssen auf der gesamten Hauptfläche des Halbleitersubstrats 1 angeordnet ist, ist vorgeschlagen, wie es in 5 gezeigt ist. Die Eingangs/Ausgangs-Anschlüsse eines Chips sind in dem inneren Bereich angeordnet, wo die integrierte Schaltung ausgebildet ist, und dem peripheren Bereich der Hauptfläche des Halbleitersubstrats 1.
  • Jedoch leidet der Chip mit einer solchen Struktur am folgenden Problem. Das bedeutet, dass ein Chiptesten unter Verwendung der Sonden durchgeführt wird, die von der herkömmlichen Sondenkarte vorstehen, aber die Sonden nicht gleichzeitig in Kontakt mit allen der Vielzahl von Eingangs/Ausgangs-Anschlüssen auf der gesamten Hauptfläche sein können.
  • Um dieses Problem zu lösen, ist eine Sondenkarte erforderlich, die eine Vielzahl von Sonden auf der gesamten Hauptfläche des Halbleitersubstrats einstellen kann. Wenn eine Sondenkarte mit einer solchen Struktur verwendet wird, ist es sehr schwer, eine Ausrichtung zwischen einer Vielzahl von Bumps an den Eingangs/Ausgangs-Anschlüssen des Halbleitersubstrats und der Vielzahl von Sonden zu erreichen, was ein weiteres Problem auferlegt.
  • Die vorliegende Erfindung ist angesichts der obigen Situation gemacht worden und hat als ihre Aufgabe, eine Halbleitervorrichtung zur Verfügung zu stellen, die Chiptestanschlüsse und Eingangs/Ausgangs-Anschlüsse mit einer Struktur aufweist, die ein einfaches Chiptesten selbst durch eine herkömmliche Sondenkarte unter Verwendung von Sonden zulässt, und ein Verfahren zum Herstellen derselben. Weitere Halbleitervorrichtungen sind in US 5 367 763 und US 5 517 123 offenbart.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung zur Verfügung gestellt, die folgendes aufweist: ein Halbleitersubstrat; eine Vielzahl von Eingangs/Ausgangs-Anschlüssen, die auf einem inneren Bereich auf dem Halbleitersubstrat ausgebildet sind, wobei der innere Bereich eine integrierte Schaltung enthält; eine Vielzahl von Chiptestanschlüssen, die auf einem peripheren Bereich auf dem Halbleitersubstrat ausgebildet sind; eine erste metallische Verdrahtungsschicht zum elektrischen Verbinden der Eingangs/Ausgangs-Anschlüsse und der Chiptestanschlüsse, und Eingangs/Ausgangs-Schaltungen, wobei die Eingangs/Ausgangs-Anschlüsse elektrisch mit der integrierten Schaltung über die Eingangs/Ausgangs-Schaltungen verbunden sind; dadurch gekennzeichnet, dass die Eingangs/Ausgangs-Schaltungen zwischen den Chiptestanschlüssen und den Eingangs/Ausgangs-Anschlüssen angeordnet sind; die Eingangs/Ausgangs-Anschlüsse jeweils eine Grenzschicht enthalten, die auf einer zweiten metallischen Verdrahtungsschicht ausgebildet ist, mit den Eingangs/Ausgangs- und Chiptestanschlüssen, und einen Kontaktierungsflecken, der auf der Grenzschicht ausgebildet ist, so dass eine oberste Oberfläche des Kontaktierungsfleckens höher als diejenige des Chiptestanschlusses ist; und die erste metallische Verdrahtungsschicht, die die Eingangs/Ausgangs-Anschlüsse und die Chiptestanschlüsse elektrisch verbindet, unter der zweiten metallischen Verdrahtungsschicht ist, die die Anschlüsse aufweist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vorangehenden Absatz zur Verfügung gestellt, welches Verfahren die folgenden Schritte aufweist:
    Ausbilden einer mehrschichtigen Verdrahtungsstruktur auf einem Halbleitersubstrat; optionales Ausbilden eines leitenden nichtätzenden Schutzfilms auf einer obersten metallischen Schicht der mehrschichtigen Verdrahtungsstruktur; Ausbilden einer Vielzahl von Anschlussflecken durch Mustern der obersten metallischen Verdrahtungsschicht der mehrschichtigen Verdrahtungsstruktur durch Lithographie und Ätzen, wobei die Lithographie und das Ätzen gleichzeitig die oberste metallische Schicht der mehrschichtigen Verdrahtungsstruktur und des Antiätz-Schutzfilms mustern, wenn er so ausgebildet ist, um eine Vielzahl von Anschlussflecken zu bilden, die mit dem Antiätz-Schutzfilm überzogen sind; Überziehen bzw. Beschichten der obersten metallischen Verdrahtungsschicht mit einem Schutz-Isolierfilm, während Öffnungsteile gelassen werden, von welchen Oberflächen der Anschlussflecken oder Oberflächen des Antiätz-Schutzfilms auf den Anschlussflecken, wenn der Film so ausgebildet ist, freigelegt sind; Ausbilden eines leitenden Antiätz-Schutzfilms auf den freigelegten Anschlussflecken durch Lithographie und Ätzen, wenn er nicht so ausgebildet ist, vor dem Schritt zum Ausbilden von Anschlussflecken; Ausbilden eines Grenzmetallausbildungs-Metallfilms auf dem Schutz-Isolierfilm einschließlich des Antiätz-Schutzfilms;
    Ausbilden von Kontaktierungsflecken auf den Anschlussflecken an einem inneren Bereich auf dem Halbleitersubstrat über den Antiätz-Schutzfilm und den Grenzmetallausbildungs-Metallfilm; Ausbilden von Eingangs/Ausgangs-Anschlüssen auf dem inneren Bereich auf dem Halbleitersubstrat durch Ausbilden von Grenzmetallen zwischen den Kontaktierungsflecken und dem Antiätz-Schutzfilm durch Mustern des Grenzmetallausbildungs-Metallfilms und Ausbilden von Chiptestanschlüssen durch Entfernen des Grenzmetallausbildungs-Metallfilms nach dem Schritt zum Ausbilden des Grenzmetallausbildungs-Metallfilms auf den Anschlussflecken auf einem Außenbereich auf dem Halbleitersubstrat und dem Antiätz-Schutzfilm.
  • Mit diesem Aufbau kann gemäß der Halbleitervorrichtung und ihres Herstellungsverfahrens der vorliegenden Erfindung ein einfaches Chiptesten selbst unter Verwendung einer herkömmlichen Sondenkarte erreicht werden.
  • Auf dem Halbleitersubstrat sind sowohl die Chiptestanschlüsse ohne Kontaktierungsflecken als auch die Verbindungs-Eingangs/Ausgangs-Anschlüsse, die mit Kontaktierungsflecken ausgebildet sind, vorhanden. Da der Eingangs/Ausgangs-Anschlussteil aus Verdrahtungsleitungen ausgebildet ist, die aus z.B. Aluminium bestehen, und aus darauf ausgebildeten Kontaktierungsflecken, ist das Grenzmetall zum Verhindern, dass Metalle diffundieren, zwischen dem Kontaktierungsflecken und der Aluminium-Verdrahtungsleitung angeordnet.
  • Der Antiätz-Schutzfilm schützt Aluminium-Verdrahtungsleitungen des Chiptest-Anschlussteils vor einer Auflösung bei einer Entfernung des Grenzmetalls durch Ätzen. Ebenso schützt der Antiätz-Schutzfilm metallische Verdrahtungsleitungen vor einer mechanischen Beschädigung beim Chiptesten.
  • Das oben angegebene Problem bezüglich einer Ausrichtung zwischen der Vielzahl von Kontaktierungsflecken an den Eingangs/Ausgangs-Anschlüssen des Halbleitersubstrats und der Vielzahl von Sonden kann gelöst werden.
  • Die Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie in Zusammenhang mit den beigefügten Zeichnungen genommen wird, wobei.
  • 1 eine Schnittansicht ist, die die Struktur einer herkömmlichen Halbleitervorrichtung zeigt, die auf einer Leiterplatte angebracht ist;
  • 2 eine Draufsicht der herkömmlichen Halbleitervorrichtung ist, die auf der Leiterplatte angebracht ist;
  • 3 eine Schnittansicht der Eingangs/Ausgangs-Anschlüsse der herkömmlichen Halbleitervorrichtung ist;
  • 4 eine Schnittansicht ist, die die Art zeigt, auf welcher ein Chiptesten für die Eingangs/Ausgangs-Anschlüsse der herkömmlichen Halbleitervorrichtung durchgeführt wird;
  • 5 eine Draufsicht eines Halbleitersubstrats mit einer Vielzahl von Eingangs/Ausgangs-Anschlüssen einer herkömmlichen Halbleitervorrichtung ist;
  • 6 eine Draufsicht einer Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung ist;
  • 7 eine Schnittansicht ist, die die Struktur von Chiptestanschlüssen und Eingangs/Ausgangs-Anschlüssen des Eingangs/Ausgangs-Anschlussteils der in 6 gezeigten Halbleitervorrichtung zeigt;
  • 8 eine Schnittansicht ist, die einen Herstellungsprozess der in 6 gezeigten Halbleitervorrichtung zeigt;
  • 9 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 8 folgt;
  • 10 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 9 folgt;
  • 11 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 10 folgt;
  • 12 eine Schnittansicht ist, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • 13 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 12 folgt;
  • 14 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 13 folgt;
  • 15 eine Schnittansicht ist, die einen Herstellungsprozess der Halbleitervorrichtung zeigt, der der 14 folgt;
  • 16 eine Schnittansicht ist, die die Struktur von Chiptestanschlüssen und Eingangs/Ausgangs-Anschlüssen des Eingangs/Ausgangs-Anschlussteils einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung mit einer mehrschichtigen Verdrahtungsstruktur zeigt;
  • 17 eine Draufsicht einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist; und
  • 18 eine Draufsicht einer Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung ist.
  • 6 ist eine Draufsicht einer Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung und 7 zeigt die Schnittstruktur der Chiptestanschlüsse 101 und der Eingangs/Ausgangs-Anschlüsse 102 der in 6 gezeigten Halbleitervorrichtung.
  • Die Hauptoberfläche eines Halbleitersubstrats 1 ist in einem inneren Bereich 1a, der eine integrierte Schaltung enthält und mit Eingangs/Ausgangs-Anschlüssen 102 ausgebildet ist, und einen peripheren Bereich 1b, der mit Eingangs/Ausgangs-Schaltungen 11 und den Chiptestanschlüssen 101 ausgebildet ist, aufgeteilt.
  • Die Eingangs/Ausgangs-Schaltungen 11 sind zwischen den Chiptestanschlüssen 101 und den Eingangs/Ausgangs-Anschlüssen 102 angeordnet.
  • Die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 bestehen aus einer Vielzahl von metallischen Verdrahtungsleitungen und sind elektrisch miteinander über eine Verbindungs-Verdrahtungsschicht unter diesen metallischen Verdrahtungsleitungen verbunden.
  • Kontaktierungsflecken 3 haben eine Dicke von 100 μm und sind aus Lötmittel mit niedrigem Schmelzpunkt hergestellt, das Blei, Zinn und ähnliches enthält.
  • 7 ist eine Schnittansicht des Halbleitersubstrats, die die interne Struktur der Eingangs/Ausgangs-Anschlüsse 102 zeigt. Die Hauptoberfläche von z.B. einem n-Typ-Silizium-Halbleitersubstrat 1 ist mit einem Isolierfilm 14, wie beispielsweise einem thermischen Oxidfilm, überzogen.
  • Beispielsweise ist eine zweite Aluminium-Verdrahtungsschicht 15 auf dem Isolierfilm 14 ausgebildet. Die Aluminium-Verdrahtungsschicht 15 ist elektrisch mit z.B. einem störstellendotierten Bereich 13 vom p-Typ verbunden, der in einem Elementenbereich des Oberflächenbereichs des Halbleitersubstrats 1 über einen Öffnungsteil oder ein Fenster ausgebildet ist, der bzw. das im Isolierfilm 14 ausgebildet ist.
  • Die zweite Aluminium-Verdrahtungsschicht 14 ist mit einer Isolier-Zwischenschicht 4 aus z.B. CVD SiO2 überzogen. Eine dritte Aluminium-Verdrahtungsschicht, die als Anschlussflecken 7 dient, ist auf der Isolier-Zwischenschicht 4 ausgebildet. Ein leitender Antiätz-Schutzfilm 16 ist auf der gesamten Oberfläche der dritten Aluminium-Verdrahtungsschicht ausgebildet. Die Anschlussflecken 7 von sowohl den Chiptestanschlüssen 101 und den Eingangs/Ausgangs-Anschlüssen 102 sind elektrisch mit der zweiten Aluminium-Verdrahtungsschicht 15 über Öffnungsteile 4a und 4b verbunden, die in der Isolier-Zwischenschicht 4 ausgebildet sind.
  • Demgemäß sind die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 elektrisch miteinander verbunden. Die Anschlussflecken 7, die aus der dritten Aluminium-Verdrahtungsschicht gebildet sind, sind mit einem SiO2-Schutz-Isolierfilm 5 über den Antiätz-Schutzfilm 16 überzogen.
  • Öffnungsteile 5a und 5b sind in den Schutz-Isolierfilm 5 entsprechend den Chiptestanschlüssen 101 und den Eingangs/Ausgangs-Anschlüssen 102 ausgebildet. Bei jedem Chiptestanschluss 101 ist der Antiätz-Schutzfilm 16 freigelegt. Bei jedem Eingangs/Ausgangs-Anschluss 102 ist ein Grenzmetall 9 auf dem Antiätz-Schutzfilm 16 ausgebildet und ein Kontaktierungsflecken 3 ist auf dem Grenzmetall 9 ausgebildet.
  • Wie es oben beschrieben ist, ist kein Kontaktierungsflecken an dem Chiptestanschluss 101 angebracht und ist ein Kontaktierungsflecken an dem Eingangs/Ausgangs-Anschluss 102 angebracht.
  • Auf diese Weise sind die Chiptestanschlüsse 101 ohne Kontaktierungsflecken für Tests und die mit Kontaktierungsflecken für eine Verbindung ausgebildeten Eingangs/Ausgangs-Anschlüsse 102 auf dem Halbleitersubstrat vorhanden und bilden einen einzigen Eingangs/Ausgangs-Anschlussteil.
  • Da jeder Eingangs/Ausgangs-Anschluss 102 aus einer Verdrahtungsleitung aus z.B. Aluminium und dem darauf ausgebildeten Kontaktierungsflecken 3 hergestellt ist, ist das Grenzmetall 9 zum Verhindern, dass Metalle diffundieren, zwischen dem Kontaktierungsflecken und der Aluminium-Verdrahtungsleitung angeordnet.
  • Andererseits besteht jeder Chiptestanschluss 101 aus einer Aluminium-Verdrahtungsleitung allein und muss das auf der gesamten Hauptoberfläche des Halbleitersubstrats ausgebildete Grenzmetall 9 durch eine Grenzmetall-Ätzlösung entfernt werden. Daher schützt der Antiätz-Schutzfilm 16 die Aluminium-Verdrahtungsleitungen der Chiptestanschlüsse 101 vor einem Auflösen bei einer Entfernung des Grenzmetalls durch Ätzen.
  • Ebenso schützt der Antiätz-Schutzfilm 16 die Aluminium-Verdrahtungsleitungen vor einer mechanischen Beschädigung beim Chiptesten.
  • Da die Chiptestanschlüsse 101 auf dem peripheren Bereich des Halbleitersubstrats 1 angeordnet sind, kann eine herkömmliche Sondenkarte beim Chiptesten effektiv verwendet werden.
  • Ein Ausführungsbeispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die 8 bis 12 erklärt werden.
  • 8 stellt der Einfachheit halber keine metallische Verdrahtungsleitungen (eine zweite Aluminium-Verdrahtungsschicht) zum elektrischen verbinden der Chiptestanschlüsse 101 und der Eingangs/Ausgangs-Anschlüsse 102 dar.
  • Ein Aluminium-Metallfilm mit einer Dicke von etwa 500 nm, der auf einem Isolierfilm 4 aus z.B. SiO2 ausgebildet ist, der ein Halbleitersubstrat 1 bedeckt, wird gemustert, um z.B. eine dritte Aluminium-Verdrahtungsschicht zu bilden.
  • Vorbestimmte Teile dieser Aluminium-Verdrahtungsschicht werden als Anschlussflecken 7 mit einer nahezu quadratischen Form verwendet.
  • Der Isolierfilm 4 und die dritte Aluminium-Verdrahtungsschicht, die als die Anschlussflecken 7 dient, werden mit einem Schutz-Isolierfilm 5 aus z.B. SiO2 überzogen. Der Schutz-Isolierfilm 5 wird gemustert, um Öffnungsteile 5a auszubilden, von welchen die Anschlussflecken 7 freigelegt sind.
  • Darauf folgend wird, wie es in 9 gezeigt ist, ein Antiätz-Schutzfilm 16 auf den freigelegten Anschlussflecken 7 ausgebildet. Der Antiätz-Schutzfilm 16 besteht aus z.B. Titannitrid (TiN) und hat eine Dicke von etwa 50 nm.
  • Die Dicke des Antiätz-Schutzfilms 16 muss größer als 30 nm sein und ist innerhalb des Bereichs von etwa 30 nm bis 50 nm in Bezug auf eine mechanische Festigkeit effektiv. Der Antiätz-Schutzfilm kann geeignet andere Nitride, wie beispielsweise TiSiN und ähnliches, zusätzlich zu TiN verwenden.
  • Wie es in 10 gezeigt ist, wird ein Grenzmetallausbildungs-Metallfilm 9 auf dem Isolierfilm 5 einschließlich des Antiätz-Schutzfilms 16 ausgebildet. Als die Eingangs/Ausgangs-Anschlüsse 102, die auf dem inneren Bereich des Halbleitersubstrats 1 ausgebildet sind, werden Kontaktierungsflecken 3 auf den Anschlussflecken 7 über den Antiätz-Schutzfilm 16 und den Grenzmetallausbildungs-Metallfilm 9 ausgebildet.
  • Darauf folgend wird, wie es in 11 gezeigt ist, der Grenzmetallausbildungs-Metallfilm gemustert, um ein Grenzmetall 9 zwischen dem Kontaktierungsflecken 3 und dem Antiätz-Schutzfilm 16 jedes Eingangs/Ausgangs-Anschlusses 102 auszubilden. Andererseits wird der Grenzmetallausbildungs-Metallfilm auf den Chiptestanschlüssen 101 entfernt. Auf diese Weise werden die Chiptestanschlüsse 101 ohne Kontaktierungsflecken auf einem peripheren Bereich 1b des Halbleitersubstrats 1 ausgebildet und werden die Eingangs/Ausgangs-Anschlüsse 102 mit den Kontaktierungsflecken 3 auf einem inneren Bereich 1a des Substrats 1 ausgebildet.
  • Der Grenzmetallausbildungs-Metallfilm besteht aus z.B. Ti/TiW; die Dicke von Ti ist 100 nm und die Dicke von TiW ist 500 nm. Eine Grenzmetall-Ätzlösung (ein Ätzmittel), die zum Mustern dieses Metallfilms verwendet wird, enthält z.B. eine gemischte Säure aus HCl-HNO3-CH3COOH, gelöstes Hf, und ähnliches. Als das Grenzmetall kann Pd/Ni/Ti, TiW und ähnliches zusätzlich zu dem oben angegebenen Material verwendet werden. Der aus einem Metallnitridfilm, wie beispielsweise TiN, TiSiN oder ähnlichem hergestellte Antiätz-Schutzfilm hat eine hohe Widerstandsfähigkeit gegenüber solchen Grenzmetall-Ätzlösungen. Wenn das Grenzmetall aus Pd/Ni/Ti besteht, wird es durch eine gemischte Säure aus HCl-HNO3-CH3COOH, Ti durch HF verdünnt, und TiW durch HF verdünnt, geätzt.
  • Da jeder Chiptestanschluss 101 aus einer Aluminium-Verdrahtungsschicht allein hergestellt ist, die als der Anschlussflecken 7 dient, und mit dem Antiätz-Schutzfilm 16 überzogen ist, und keinen Kontaktierungsflecken hat, wird der Grenzmetallausbildungs-Metallfilm, der auf der gesamten Hauptoberfläche des Halbleitersubstrats ausgebildet ist, durch die Grenzmetall-Ätzlösung entfernt. In diesem Fall schützt der Antiätz-Schutzfilm 16 die Aluminium-Verdrahtungsschicht der Chiptestanschlüsse 101 vor einer Auflösung bei einer Entfernung des Grenzmetalls 9 durch Ätzen.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die 12 bis 15 beschrieben werden.
  • 12 stellt der Einfachheit halber keine metallischen Verdrahtungsleitungen (eine zweite Aluminium-Verdrahtungsschicht) zum elektrischen Verbinden der Chiptestanschlüsse 101 und der Eingangs/Ausgangs-Anschlüsse 102 dar.
  • Ein Aluminium-Metallfilm mit einer Dicke von etwa 800 nm und ein TiN-Film, der auf einem Isolierfilm 4 aus z.B. SiO2 ausgebildet ist, der ein Halbleitersubstrat 1 bedeckt, werden gemustert, um z.B. eine dritte Aluminium-Verdrahtungsschicht auszubilden, die mit einem Antiätz-Schutzfilm 16 mit einer Dicke von etwa 100 nm überzogen ist.
  • Vorbestimmte Teile dieser Aluminium-Verdrahtungsschicht werden als Anschlussflecken 7 verwenden, die jeweils eine nahezu quadratische Form haben.
  • Darauf folgend werden, wie es in 13 gezeigt ist, der Isolierfilm 4 und die dritte Aluminium-Verdrahtungsschicht darauf mit einem Schutz-Isolierfilm 5 aus z.B. SiO2 überzogen. Der Isolierfilm 5 wird gemustert, um Öffnungsteile 5a auszubilden, von welchen die Antiätz-Schutzfilmteile 16 auf den Anschlussflecken 7 freigelegt werden.
  • Wie es in 14 gezeigt ist, wird ein Grenzmetallausbildungs-Metallfilm, der als Grenzmetall 9 dient, auf dem Antiätz-Schutzfilm 16 und dem Isolierfilm 5 ausgebildet. Auf dem Anschlussflecken 7 jedes Eingangs/Ausgangs-Anschlusses 102, der auf dem inneren Bereich 1a des Halbleitersubstrats 1 ausgebildet ist, wird ein Kontaktierungsflecken 3 über den Antiätz-Schutzfilm 16 und den Grenzmetallausbildungs-Metallfilm ausgebildet.
  • Der Grenzmetallausbildungs-Metallfilm wird gemustert, um ein Grenzmetall 9 zwischen dem Kontaktierungsflecken 3 jedes Eingangs/Ausgangs-Anschlusses 102 und dem Antiätz-Schutzfilm 16 auszubilden, und der Grenzmetallausbildungs-Metallfilm auf den Chiptestanschlüssen 101 wird entfernt.
  • Auf diese Weise werden die Chiptestanschlüsse 101 ohne Kontaktierungsflecken auf einen peripheren Bereich 1b des Halbleitersubstrats 1 ausgebildet und werden die Eingangs/Ausgangs-Anschlüsse 102 mit den Kontaktierungsflecken 3 auf einem inneren Bereich 1a des Substrats 1 ausgebildet.
  • Der Grenzmetallausbildungs-Metallfilm besteht aus z.B. Ti/TiW; die Dicke von Ti ist 100 nm und die Dicke von TiW ist 500 nm. Als Grenzmetall-Ätzlösung (Ätzmittel), die zum Mustern dieses Metallfilms verwendet wird, wird gelöstes HF verwendet.
  • Da jeder Chiptestanschluss 101 aus einer Aluminium-Verdrahtungsschicht allein hergestellt ist, die mit dem Antiätz-Schutzfilm 16 überzogen ist, und keinen Kontaktierungsflecken hat, muss der auf der gesamten Hauptoberfläche des Halbleitersubstrats ausgebildete Grenzmetallausbildungs-Metallfilm durch die Grenzmetall-Ätzlösung entfernt werden.
  • Der Antiätz-Schutzfilm 16 schützt die Aluminium-Verdrahtungsschicht der Chiptestanschlüsse 101 vor einer Auflösung bei einer Entfernung des Grenzmetalls 9 durch Ätzen.
  • Der oben angegebene Aufbau der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, das in 7 gezeigt ist, verwendet die erste Aluminium-Verdrahtungsschicht 15 auf dem Substrat 1 als erste Metall- Verdrahtungsschicht und die dritte Aluminium-Verdrahtungsschicht, die als die Anschlussflecken 7 dient, als die zweite Metall-Verdrahtungsschicht. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise kann bei einer weiteren Mehrfachebenen-Verbindungsstruktur, wie es in 16 gezeigt ist, eine Aluminium-Verdrahtungsschicht 21, die mit einem störstellendotierten Bereich 13 vom p-Typ zu verbinden ist, der in einem Elementenbereich des Oberflächenbereich des Substrats 1 ausgebildet ist, zusätzlich ausgebildet sein und kann als eine dritte Metall-Verdrahtungsschicht verwendet werden.
  • Das dritte Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf 17 beschrieben werden.
  • 17 ist eine Draufsicht, die den Aufbau zeigt, bei welchem eine Vielzahl von Eingangs/Ausgangs-Anschlüssen 102 auf einer Hauptoberfläche eines Halbleitersubstrats 1 angeordnet ist, das mit einer Halbleitervorrichtung ausgebildet ist.
  • Chiptestanschlüsse 101 und Eingangs/Ausgangs-Schaltungen 11 sind auf dem Halbleitersubstrat 1 ausgebildet. Die Hauptoberfläche des Halbleitersubstrats 1 ist in einen inneren Bereich 1a, der mit einer integrierten Schaltung ausgebildet ist und einen peripheren Bereich 1b, der mit den Eingangs/Ausgangs-Schaltungen 11 ausgebildet ist, aufgeteilt.
  • Die Eingangs/Ausgangs-Schaltungen 11 sind zwischen den Chiptestanschlüssen 101 und den Eingangs/Ausgangs-Anschlüssen 102 angeordnet. Ein Eingangs/Ausgangs-Anschlussteil enthält die Chiptestanschlüsse 101 zum Testen, die auf dem peripheren Bereich 1b ausgebildet sind und keine Kontaktierungsflecken haben, und die Eingangs/Ausgangs-Anschlüsse 102 zur Verbindung, die auf dem inneren Bereich 1a ausgebildet sind und Kontaktierungsflecken haben. Die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 sind elektrisch miteinander durch eine Metall-Verdrahtungsschicht 103 unter den Metall-Verdrahtungsschichten verbunden, die diese Anschlüsse bilden.
  • Das Halbleitersubstrat 1 hat eine im Wesentlichen quadratische Form. Ebenso ist die Form jedes Eingangs/Ausgangs-Anschlusses 102 quadratisch.
  • Bei dem in 6 gezeigten ersten Ausführungsbeispiel sind die Eingangs/Ausgangs-Anschlüsse 102 so angeordnet, dass ihre beliebigen Seiten sich parallel zu den Seiten des Halbleitersubstrats 1 erstrecken. Jedoch sind die Eingangs/Ausgangs-Anschlüsse 102 bei dem in 17 gezeigten Ausführungsbeispiel so angeordnet, dass eine zentrale Linie parallel zu den zwei gegenüberliegenden Seiten jedes Eingangs/Ausgangs-Anschlusses 102 sich parallel zu einer diagonalen Linie des Halbleitersubstrats 1 erstreckt.
  • Wenn die Eingangs/Ausgangs-Anschlüsse 102 auf diese Weise angeordnet sind, kann eine Verdrahtung einer Verbindungseinrichtung, die die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 verbindet, auf einfache Weise erreicht werden.
  • Das vierte Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf 18 erklärt werden.
  • 18 ist eine Draufsicht, die die Struktur von Eingangs/Ausgangs-Anschlüssen auf der Hauptoberfläche eines mit einer Halbleitervorrichtung ausgebildeten Halbleitersubstrats zeigt.
  • Die Hauptoberfläche eines Halbleitersubstrats 1 ist in einen inneren Bereich 1a, der mit einer integrierten Schaltung und einer Vielzahl von angeordneten Eingangs/Ausgangs-Anschlüssen 102 ausgebildet ist, und einen peripheren Bereich 1b, der mit Eingangs/Ausgangs-Schaltungen 11 und Chiptestanschlüssen 101 ausgebildet ist, aufgeteilt.
  • Die Eingangs/Ausgangs-Schaltungen 11 sind zwischen den Chiptestanschlüssen 101 und den Eingangs/Ausgangs-Anschlüssen 102 angeordnet.
  • Ein Eingangs/Ausgangs-Anschlussteil enthält die Chiptestanschlüsse 101 zum Testen, die auf dem peripheren Bereich 1b ausgebildet sind und keine Kontaktierungsflecken haben, und die Eingangs/Ausgangs-Anschlüsse 102 zur Verbindung, die auf dem inneren Bereich 1a ausgebildet sind und Kontaktierungsflecken haben.
  • Die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 sind elektrisch miteinander durch eine Metall-Verdrahtungsschicht 103 unter den Metall-Verdrahtungsschichten verbunden, die diese Anschlüsse bilden.
  • Das Halbleitersubstrat 1 hat eine im Wesentlichen quadratische Form. Ebenso ist die Form jedes Eingangs/Ausgangs-Anschlusses 102 quadratisch. Bei diesem Ausführungsbeispiel sind die Eingangs/Ausgangs-Anschlüsse 102 so angeordnet, dass eine zentrale Linie parallel zu zwei gegenüberliegenden Seiten jedes Eingangs/Ausgangs-Anschlusses 102 sich parallel zu einer diagonalen Linie des Halbleitersubstrats 1 erstreckt. Mit dieser Anordnung kann eine Verdrahtung einer Verbindungseinrichtung, die die Chiptestanschlüsse 101 und die Eingangs/Ausgangs-Anschlüsse 102 verbindet, auf einfache Weise erreicht werden.
  • Dieses Ausführungsbeispiel stellt beispielhaft einen Fall dar, bei welchem einige der Chiptestanschlüsse 101 auf dem peripheren Bereich 1b, um entsprechend den Verbindungs- Eingangs/Ausgangs-Anschlüssen 102 verbunden zu werden, die auf dem inneren Bereich 1a angeordnet sind und mit Kontaktierungsflecken ausgebildet sind, weggelassen sind.
  • Das Halbleitersubstrat 1 enthält eine Abtastschaltung und spezifische Chiptestanschlüsse 101 allein müssen nicht dem Chiptest unter Verwendung eines Schieberegisters unterzogen werden. Aus diesem Grund müssen Sonden nicht in Kontakt mit allen Chiptestanschlüssen gebracht werden.
  • Mit dem oben angegebenen Aufbau kann ein Chiptesten selbst unter Verwendung einer herkömmlichen Sondenkarte auf einfache Weise durchgeführt werden.

Claims (9)

  1. Halbleitervorrichtung, die folgendes aufweist: ein Halbleitersubstrat (1); eine Vielzahl von Eingangs/Ausgangs-Anschlüssen (102), die auf einem inneren Bereich (1a) auf dem Halbleitersubstrat ausgebildet sind, wobei der innere Bereich eine integrierte Schaltung enthält; eine Vielzahl von Chip-Testanschlüssen (101), die auf einem peripheren Bereich (1b) auf dem Halbleitersubstrat ausgebildet sind; eine erste metallische Verdrahtungsschicht (15; 103) zum elektrischen Verbinden der Eingangs/Ausgangs-Anschlüsse (102) und der Chip-Testanschlüsse (101), und Eingangs/Ausgangs-Schaltungen (11), wobei die Eingangs/Ausgangs-Anschlüsse über die Eingangs/Ausgangs-Schaltungen elektrisch mit der integrierten Schaltung verbunden sind; dadurch gekennzeichnet, dass die Eingangs/Ausgangs-Schaltungen zwischen den Testanschlüssen (101) und den Eingangs/Ausgangs-Anschlüssen (102) angeordnet sind; die Eingangs/Ausgangs-Anschlüsse (102) jeweils eine Sperrschicht (9) enthalten, die auf einer zweiten metallischen Verdrahtungsschicht (7) ausgebildet ist, die die Eingangs/Ausgangs- und die Chip-Testanschlüsse aufweist, und einen erhöhten Kontaktierungsflecken bzw. Bump (3), der auf der Sperrschicht (9) ausgebildet ist, so dass eine oberste Oberfläche des Kontaktierungsfleckens (3) höher als diejenige des Chip-Testanschlusses (101) ist; und die erste metallische Verdrahtungsschicht (15), die die Eingangs/Ausgangs-Anschlüsse und die Chip- Testanschlüsse elektrisch verbindet, unterhalb der zweiten metallischen Verdrahtungsschicht (7) ist, die die Anschlüsse aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass ein bestimmter der Chip-Testanschlüsse (101), an welchem die Eingangs/Ausgangs-Anschlüsse (102) angeschlossen sind, ein nächster der Chip-Testanschlüsse (101) ist.
  3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Eingangs/Ausgangs-Anschlüsse (102) sogar bzw. gleichmäßig im inneren Bereich (1a) des Halbleitersubstrats (1) ausgebildet sind.
  4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Chip-Testanschlüsse (101) bezüglich der Anzahl gleich der Anzahl der Eingangs/Ausgangs-Anschlüsse (102) sind.
  5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Eingangs/Ausgangs-Anschlüsse (102) sogar bzw. gleichmäßig auf dem inneren Bereich (1a) des Halbleitersubstrats (1) angeordnet sind und ausgebildet sind, um ein im Wesentlichen quadratisches distales Ende zu haben, und dass eine zentrale Linie parallel zu zwei gegenüberliegenden Seiten des quadratischen distalen Endes unter etwa 45° in Bezug auf eine willkürliche Seite des Halbleitersubstrats (101) geneigt ist.
  6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine mehrschichtige Verdrahtungsstruktur, die die erste metallische Verdrahtungsschicht (15), einen Isolierfilm (14) und die zweite metallische Verdrahtungsschicht (7), die auf dem Isolierfilm (14) ausgebildet ist, enthält, auf dem Halbleitersubstrat (101) ausgebildet ist, und dass ein leitender Antiätz-Schutzfilm (16) auf der zweiten metallischen Verdrahtungsschicht (7) bei den Chip-Testanschlüssen (101) ausgebildet ist.
  7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass der Antiätz-Schutzfilm (16) eine Antiätzeigenschaft hat, die in Bezug auf ein Ätzmittel, das die Sperrschicht ätzt, höher als die Sperrschicht ist.
  8. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass jeder der Eingangs/Ausgangs- und Chip-Testanschlüsse (102, 101) aus einer obersten metallischen Verdrahtungsschicht (7) der mehrschichtigen Verdrahtungsstruktur ausgebildet ist.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist: Ausbilden einer mehrschichtigen Verdrahtungsstruktur auf einem Halbleitersubstrat (1); optionales Ausbilden eines leitenden Antiätz-Schutzfilms (16) auf einer obersten metallischen Schicht (7) der mehrschichtigen Verdrahtungsstruktur; Ausbilden einer Vielzahl von Anschlussflecken bzw. Pads durch Mustern der obersten metallischen Verdrahtungsschicht (7) der mehrschichtigen Verdrahtungsstruktur durch Lithographie und Ätzen, wobei die Lithographie und das Ätzen die oberste metallische Schicht der mehrschichtigen Verdrahtungsstruktur und den Antiätz-Schutzfilm gleichzeitig mustern, wenn sie so ausgebildet ist, um eine Vielzahl von Anschlussflecken auszubilden, die mit dem Antiätz-Schutzfilm überzogen sind; Beschichten der obersten metallischen Verdrahtungsschicht mit einem Schutz-Isolierfilm (5), während Öffnungsteile gelassen werden, von welchen Oberflächen der Anschlussflecken oder Oberflächen des Antiätz-Schutzfilms auf den Anschlussflecken freigelegt sind, wenn der Film so ausgebildet ist; Ausbilden eines leitenden Antiätz-Schutzfilms (16) auf den freigelegten Anschlussflecken durch Lithographie und Ätzen, wenn er vor dem Anschlussflecken-Ausbildungsschritt nicht so ausgebildet ist; Ausbilden eines Sperrmetallausbildungs-Metallfilms (9) auf dem Schutz-Isolierfilm einschließlich des Antiätz-Schutzfilms; Ausbilden von Kontaktierungsflecken (3) auf den Anschlussflecken auf einem inneren Bereich (1a) auf dem Halbleitersubstrat über den Antiätz-Schutzfilm und den Sperrmetallausbildungs-Metallfilm; Ausbilden von Eingangs/Ausgangs-Anschlüssen (102) auf dem inneren Bereich auf dem Halbleitersubstrat durch Ausbilden von Sperrmetallen zwischen den Kontaktierungsflecken und dem Antiätz-Schutzfilm durch Mustern des Sperrmetallausbildungs-Metallfilms, und Ausbilden von Chip-Testanschlüssen (101) durch Entfernen des Sperrmetallausbildungs-Metallfilms nach dem Schritt eines Ausbildens des Sperrmetallausbildungs-Metallfilms auf den Anschlussflecken auf einem äußeren Bereich (1b) auf dem Halbleitersubstrat und des Antiätz-Schutzfilms.
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