JP2901156B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特に、内部機
能回路と、この内部機能回路の実現する機能と無関係
な、一定の固定された機能を実現する一定機能向け回路
とを備える半導体集積回路装置に関する。より特定的に
は、集積回路装置の内部の検査を容易にするために、標
準化されたアーキテクチャに基づいてテスト設計された
半導体集積回路装置に関する。

［従来の技術］ 近年の表面実装技術（SMT）の進歩およびプリント基
板の多層化技術の進歩に伴なって、１枚のプリント基板
上に高密度に半導体集積回路装置が実装されている。こ
こで、表面実装技術とは回路装置のリードまたは接続端
子とプリント基板上の接続パターンとを半田により平面
的に接続する実装技術である。この表面実装手法は、
（１）リードピッチが通常のDIP（デュアル・イン・ラ
イン・パッケージ）の半分以下であり、表面実装型パッ
ケージが用いられるため高密度実装を実現することがで
きる、（２）プリント基板にスルーホールを設ける必要
がないため高密度配線を実現することができるなどの特
徴を有している。

このようなプリント基板に半導体集積回路装置を実装
した後、プリント基板（以下、単にボードと称す）レベ
ルでテストを行ない、各集積回路装置を評価する必要が
ある。

しかしながら、上述のような表面実装の場合、高密度
配線およびリードレスまたは最小のリード構造であるた
めインサーキットテストのようなボードレベルでのテス
トを行なうのが困難となってきている。

インサーキットテストとは、半導体集積回路装置（チ
ップ）をボードに実装した後、数mmの間隔で配置された
ばね式プローブでボードの裏の表面を圧着し、ボード上
のすべてのチップを個別にテストすることによりボード
の評価を行なう手法である。このときすべての半導体集
積回路装置が良品である場合にこのボードも良品である
と判定される。

しかしながら最近の表面実装技術の進歩により、半導
体集積回路装置の端子に剣山状のプローブを立てること
が困難な場合が多い。また、このようなインサーキット
テスト専用のテスト器具または治具（フィクスチャー）
を作成する場合、これらの治工具は高価であり、コスト
の上昇をもたらすことが多い。

このようなボードレベルでのテストの困難という問題
の解決のために、従来、半導体チップ内部のテスト容易
化のために用いられてきたスキャン設計をボードレベル
に拡張するテスト容易化手法が提案されてきている。

スキャン設計とは順序回路のテストを容易に行なうた
めの設計手法の１つである。以下簡単にこのスキャン設
計について図面を参照して説明する。

第５図はスキャン設計の１つであるシリアルスキャン
の原理的構成を示す図である。第５図において、集積回
路装置（以下、単にチップと称す）は、所定の機能を実
行する組合わせ回路C1,C2と、記憶素子として機能する
フリップ・フロップFF1〜FF6を含む。フリップ・フロッ
プFF1,FF2はそれぞれ入力端子IT4およびIT1からの信号
を受け、組合わせ回路C1へ信号を出力する。組合わせ回
路C1はまた入力端子IT2およびIT3を介して信号を直接受
ける。フリップ・フロップFF3およびFF4は組合わせ回路
C1からの信号を受けて組合わせ回路C2へ伝達する。組合
わせ回路C1からはまた直接組合わせ回路C2へ信号が伝達
される。

フリップ・フロップFF5およびFF6は組合わせ回路C2か
らの信号を受け、出力端子OT4およびOT1へ信号を出力す
る。組合わせ回路C2からはまた出力端子OT2,OT3へ信号
が出力される。

フリップ・フロップFF1〜FF6はまたスキャンパスSPを
介して直列に接続され、スキャンイン端子SIとスキャン
アウト端子SOとの間に直列のシフトレジスタを形成す
る。このフリップ・フロックFF1〜FF6の各々には、動作
モードに応じてその信号伝達先を切換えるテスト容易化
回路が付加されている。上述のように、通常、順序回路
に含まれている記憶素子としてのフリップ・フロップを
直列接続し、シフトレジスタ構成とすることにより、順
序回路を組合わせ回路に置換えることが可能となり、組
合わせ回路のテストパターンに比べてはるかに複雑な順
序回路のテストパターンの生成が容易となる。

テストモード時においては、スキャン・イン端子SIか
らテストデータをフリップ・フロップFF1〜FF6にロード
した後、この組合わせ回路C1、C2へこのテストデータを
与えまた、組合わせ回路C1およびC2に入力端子IT2,IT3
からデータを与えた後、この組合わせ回路C1,C2の動作
後のデータをフリップ・フロップFF1〜FF6へ読出し、次
いで、このフリップ・フロップFF1〜FF6の内容をスキャ
ンアウト端子SOから順次読出す。このスキャンアウト端
子SOから読出されたデータを予め各テストパターンに対
して定められた期待値と比較することにより、このチッ
プが良品であるか否かの判定を行なうことができる。

第６図はこのスキャン設計の具体的構成の一例を示す
図であり、スキャンパス方式と呼ばれるチップの構成の
一例を具体的に示す図である。第６図において、フリッ
プ・フロップF1〜Fnがシリアルなシフトレジスタとして
構成される。このフリップ・フロップF1〜Fnは順序回路
に含まれるフリップ・フロップである。順序回路はこの
フリップ・フロップF1〜Fnと組み合わせ回路Ｃにより構
成される。

フリップ・フロップF1〜Fnは通常マスタースレーブ構
成のフリップ・フロップから構成されており、クロック
信号CLKとテストクロックTCLの２つのクロック信号に応
答して動作する。各フリップ・フロップF1〜Fnの各々
は、クロック信号CLKに応答して入力端子D1へ与えられ
たデータをセットし、クロック信号TCLKに対応して入力
端子D2へ与えられたデータをセットする。したがって第
６図に示す構成において、フリップ・フロップF1〜Fn
は、スキャンイン端子SIを入力とし、スキャンアウト端
子SOを出力とするシリアルなシフトレジスタを構成す
る。この第６図に示す構成においては通常以下の手順に
より回路テストが実行される。

クロック信号TCLKに応答してスキャンイン端子SIより
各フリップ・フロップF1〜Fnへテストパターンを印加す
る。次いで組合わせ回路Ｃの回路入力ITへテストパター
ンを印加する。この組合わせ回路Ｃの回路出力OTにおけ
る応答を観測する。クロック信号CLKを与え、各フリッ
プ・フロップF1〜Fnに組合わせ回路Ｃからのデータをセ
ットする。次いでクロック信号TCLKを発生することによ
り、各フリップ・フロップF1〜Fnの内容を順次読出して
観測する。この上述の手順を繰返すことにより回路のテ
ストが実行される。

上述のようなスキャン設計をボードレベルに拡張すれ
ば、ボードレベルでのテストは針当てすることなく実行
可能となる。すなわち、各チップの入出力部にシフトレ
ジスタラッチ（SRL）を接続し、このシフトレジスタラ
ッチをシリアルに接続してスキャンパスを構成するバウ
ンダリ・スキャンがボードレベルのテストに有効であ
る。

このようなスキャン設計に基づくボードレベルのテス
ト設計を、テスト回路を組込んだテスト専用のチップを
ボード上に配置して実現するのは、ボード上のデバイス
数の増大を招くため好ましくない。したがって、スキャ
ン用レジスタなどのテスト回路は各チップ内部に形成す
るように設計するのが好ましい。

また、バウンダリ・スキャン設計においては、各チッ
プが相互接続されてテストデータ伝達経路を形成するた
め、テスト設計仕様はボードを構成する各チップに対し
統一されていることが必要である。

上述のような要求から、ボードレベルテスト容易化設
計の標準化が検討されており、このようなバウンダリ・
スキャン規格の一例は、たとえばIEEEの標準（P1149.
1）D5の「標準テストアクセスポートおよびバウンダリ
ースキャン方式（Standard Test Acces Port and Bound
ary−Scan Architecture）」に示されている。

第７図はバウンダリスキャン方式を採用したボードの
構成を概略的に示す図である。第７図において、ボード
Ｂ上に４つのチップCH1、CH2、CH3およびCH4が搭載され
ている場合が一例として示される。チップCH1,CH2,CH3
およびCH4は、それぞれ固有の機能を実現するための内
部機能回路IL1、IL2、IL3およびIL4を含む。各内部機能
回路IL1〜IL4はそれぞれ入出力セルIOSを介してピン端
子（パッド）PTと信号の授受を行なう。ここで、チップ
CH1〜CH4の各入出力セルおよびピン端子に対して同一の
参照番号が付されている。入出力セルは、入出力バッフ
ァおよびテスト用回路を含む。

チップCH1〜CH4は、通常動作時におけるデータを授受
するために信号線NSを介して相互接続される。さらに、
このチップCH1〜CH4は、スキャンパスSPを介して直列に
接続される。このスキャンパスがテストデータ伝達経路
を与える。チップ内部において入出力セル内に設けられ
たテスト用回路を直列接続することによりこのスキャン
パスが形成される。このスキャンパスSPの入力部は、ボ
ードＢに設けられているエッジコネクタECを介してスキ
ャンイン端子SIに接続される。スキャンパスSPの出力部
はエッジコネクタECのスキャンアウト端子SOに接続され
る。

上述の構成によれば、エッジコネクタECから所望のチ
ップをスキャンパスSPを介してアクセスすることがで
き、インサーキットテスタを用いずともボードレベルで
のチップの評価を実行することができる。

このバウンダリスキャン規格は３つのテストモードを
定める。１つはチップそのもの（すなわち、通常動作を
行なう内部機能回路）のテストであり、内部テストと呼
ばれる。

第８図は内部テストモードを説明するための図であ
る。第８図においてチップCHの入出力セルIOS1〜IOS8
が、スキャンパスSPを介してテストデータ入力ピンTDI
とテストデータ出力ピンTDOとの間に直列に接続され、
シフトレジスタを構成する。ただし、ここで直列に接続
されてシフトレジスタを構成するのはこの入出力セルIO
S1〜IOS8に接続されるテスト用回路である。

入出力セルIOS1〜IOS4は入力回路を構成し、端子PT1
〜PT4から与えられたデータを受け、内部機能回路ILへ
伝達する。入出力セルIOS5〜IOS8は出力回路を構成し、
内部機能回路ILからのデータを受けて出力端子PT5〜PT8
へ出力する。テストデータ入力ピンTDIおよびテストデ
ータ出力ピンTDOはテスト専用に設けられたピン端子で
ある。この内部テストモードにおいてはチップレベルの
スキャン設計手法と同様のテストが行なわれる。

すなわち、このチップCHに対しテストデータ入力ピン
TDIを介してテストデータが与えられ、各入出力セルIOS
1〜IOS8にテストパターンデータをセットした後、内部
機能回路ILを動作させ、再び入出力セルIOS1〜IOS8に内
部機能回路ILからのデータをセットした後この入出力セ
ルIOS1〜IOS8のデータを出力ピンTDOを介して読出す。

第９図は第２のテストモードである外部テストモード
を説明するための図である。この外部テストモードは、
ボード上の配線などチップ間相互接続を検証するモード
である。第９図においてチップCHAのテストデータ出力
端子TDOがチップCHBのテストデータ入力端子TDIにスキ
ャンパスSPを介して接続される。この外部テストは次の
ような手順により進められる。

最初にテストクロック信号（図示せず）に同期して外
部のテスタからバウンダリスキャンパスへ直列にテスト
パターンが送出される。これにより、チップ（第９図に
おいてチップCHA）の出力セルISOにテストパターンがセ
ットされる。このセットされたテストパターンを、通常
の動作クロックを与えることにより、チップの通常動作
出力ピンPTに並列に出力させ、隣接するチップ（第９図
においてチップCHBおよびCHC）の入力セルISOにセット
させる。次いで、テストクロックに応答して、接続先の
入力セル（第９図においてチップCHBおよびCHC）のISC
にセットされたデータをスキャンパス経由で直列に読出
す。この直列に読出されたデータを期待値と比較するこ
とによりチップ間相互接続の正常／異常が検証される。

第10図は第３のテストモードであるサンプルテストモ
ードを説明するための図である。第10図において、通常
動作を行なう内部機能回路ILの動作中に、特定のタイミ
ングでテストクロック信号を与え、この内部機能回路IL
の通常動作信号を入出力セルISOに取込む。この入出力
セルISOに取込まれたデータをスキャンパスSPを介して
読出すことにより、チップおよびシステムの故障診断を
行なうことができる。ここで、図面の第７図ないし第10
図においては明確に示していないが、このバウンダリ・
スキャン方式においては、チップレベルのスキャン設計
と同様テストクロック信号を伝達する経路とシステムク
ロック信号を伝達する経路と２つ設けられており、これ
ら独立のクロック信号は異なるタイミングで発生させる
ことができ、これによりシステム論理の状態を変更する
ことなく、チップにテストデータを送出するとともに取
出すことができる。また、チップがシステム動作してい
る最中においてもこのテストクロック信号によりテスト
データをシフトさせることも可能である。

上述のバウンダリ・スキャン方式においては、ボード
上のチップをシリアルに接続して１つの長いバウンダリ
スキャンチェーンを形成する必要がある。このために
は、個々のチップのバウンダリスキャンレジスタに対し
同一のインターフェイスを保証する必要がある。このた
め、各チップに設けられるテスト回路の規格が標準化さ
れる。

第11図は前述のIEEEの標準（P1149.1）に示されるテ
スト回路の構成を概略的に示す図である。

第11図において、テスト回路は、テストデータを伝達
するスキャンパスを形成するためのデータレジスタ群６
およびバイパスレジスタ８を含む。データレジスタ群６
は、入出力セル（入出力バッファ）に接続されるバウン
ダリ・スキャンレジスタ16と、たとえばチップ内部に設
けられた内部機能回路を構成する各機能ブロック（機能
モジュール）対応に設けられるデータレジスタ4a〜4fを
含む。レジスタ群６の各データレジスタ4a〜4fおよびバ
ウンダリ・スキャンレジスタ16と、バイパスレジスタ８
とはその入力部がテストデータTDIを受けるテストデー
タ入力端子12に接続され、その出力がマルチプレクサ7a
に並列に接続される。

このテスト回路はさらに、制御回路（TAPコントロー
ラ；テストアクセスポートコントローラ）11と、命令レ
ジスタ９と、命令デコーダ10と、第２のマルチプレクサ
7bを含む。

制御回路11は、状態遷移回路であり、テストモード入
力端子13およびテストクロック入力端子14からそれぞれ
与えられるテストモード選択信号TMSおよびテストクロ
ック信号TCKに応答して、各レジスタ4a〜4f、8,9および
16に対する制御信号17を作成する。この制御回路11は、
テストクロック信号TCKの立上がり時におけるテストモ
ード選択信号TMSの状態に従って様々なテスト状態を実
現する。この状態遷移は前述のIEEE仕様において標準化
されている。

命令レジスタ９は、テストデータ入力端子12から与え
られた命令データを制御回路11の制御のもとに受ける。
命令レジスタ９にロードされた命令データコードは命令
デコーダ10へ与えられそこでデコードされた後所望の命
令が実行される。マルチプレクサ7aは、命令デコーダ10
からの制御信号18に応答して、バイパスレジスタ８、デ
ータレジスタ4a〜4fおよびバウンダリ・スキャンレジス
タ16のいずれかを選択し、マルチプレクサ7bの一方入力
に与える。第２のマルチプレクサ7bの他方入力へは命令
レジスタ９の出力が与えられる。この第２のマルチプレ
クサ7bは制御回路11からの制御信号19に応答してマルチ
プレクサ7aおよび命令レジスタ９のいずれかの出力を選
択してテストデータ出力端子15へ接続する。

制御回路11がこのチップのテスト論理を管理し、一
方、命令レジスタ９はどの動作を実行すべきかまたその
ときにどのデータレジスタを使用するかなどを決定す
る。

テストクロック信号TCKシステムクロック信号とは独
立したクロック信号である。これにより、システム論理
の状態を変更することなくチップにテストデータを入出
力することができる。さらに、各チップがシステム動作
している最中において、このテストクロック信号TCKに
応答してテストデータをスキャンパスを介してシフトさ
せることもできる。

入力テストデータTDIおよび出力テストデータTDOはそ
れぞれシリアルなテストデータの入力および出力であ
る。この入力端子12上のテストデータTDIはテストクロ
ック信号TCKの立上がりで、選択されたレジスタ（命令
レジスタ９またはレジスタ群６）へシフトインされる。
一方、出力端子15上のテストデータTDOは、テストクロ
ック信号TCKの降下時に出力される。

テストモード選択信号TMSは“バスマスタ”（図示せ
ず）からのテスト制御信号である。このバスマスタは、
テスト手順を管理するシステム（または部品）である。
制御回路11はこのテストクロック信号TCKの立上がりタ
イミングにおけるテストモード選択信号TMSの状態によ
り標準仕様で決められた手順に従ってテスト論理を設定
する。このテスト論理状態としては、たとえば「レジス
タ群６に含まれるテストデータレジスタのスキャンシー
ケンスの初期化」、「命令レジスタのスキャンシーケン
スの初期化」、「内部機能回路からの応答を命令レジス
タ９にセットされた命令により選択されたデータレジス
タに並列にデータをロードする」、「選択されたデータ
レジスタをテストデータ入力端子12とテストデータ出力
端子15との間に接続し、テストクロック信号TCKに応答
してシリアルにシフトする」、「命令レジスタ９をテス
トデータ入力端子12とテストデータ出力端子15との間に
接続し、その内容をテストクロック信号TCKに応答して
シフトアウトする。」などがある。

バイパスレジスタ８は、このチップの入出力セルにテ
ストデータをセットする必要がなく、単にテストデータ
を隣接するチップに転送する必要がある場合に、転送時
間を短縮するために用いられる。

上述のような標準化されたテスト設計に基づいて作成
されるチップはこの第11図に示す構成のテスト回路を搭
載することが要求される。このテスト回路は第11図にお
いてレジスタ群６に含まれるレジスタ4a〜4fおよび16を
除き、該チップ内部に形成される内部機能回路の構成に
依存しない機能、すなわち各チップに共通して必要とさ
れる一定の機能を有する回路となっている。すなわち、
バウンダリ・スキャンレジスタ16は、各入出力セルに接
続されるように構成され、通常各ピン端子に対応して設
けられるシフトレジスタラッチにより構成される。ま
た、データレジスタ4a〜4fは内部機能回路に含まれる機
能ブロックをスキャン設計した際に各機能ブロックに接
続されるシフトレジスタラッチであり、これらのレジス
タはすべてチップの内部機能回路の構成に依存してその
構成および配置が各チップごとに異なってくる。

通常、チップ設計においては、各チップに共通に必要
とされる、このような内部機能回路の構成／機能に依存
しない一定の機能を実現する機能回路単位は、たとえば
第12図に示すようにマクロファンクションブロック３と
して取扱われ、その他の内部機能回路を構成する回路ブ
ロックと同様に１つの回路ブロックとして実現される。

第12図は、チップレイアウトの一例を示す図であり、
半導体チップ１の周辺に入出力セル（入出力バッファ）
５が形成され、この５に接続されるように、チップ１の
内部領域周辺にバウンダリ・スキャンレジスタ16が形成
される。この半導体チップ１はチップ内部領域の内部機
能回路を構成する機能単位（回路ブロック）2a,2b,2c,2
dおよび2eを含む。さらに、この半導体チップ上にはテ
スト回路ブロック３が設けられ、このテスト回路ブロッ
ク３は第11図におけるレジスタ群６を除いた回路部分
３′に対応する。ここで「マクロ」とは設計の単位とな
る機能ブロックである。

内部機能回路を構成する機能ブロック2a〜2fの各々に
対応して、テスト用データレジスタ4a〜4fが配置され
る。

チップ１の外周部に設けられた入出力セル（入出力バ
ッファ）はピン端子（またはボンディングパット）PTを
含む。この入出力セル５とチップ内部領域との間に、入
出力セル５に含まれるようにバウンダリ・スキャンレジ
スタ16が形成される。

この半導体チップ１の内部領域において、データレジ
スタ4a〜4fおよびバウンダリ・スキャンレジスタ16とテ
スト回路ブロック３との間には、テストデータ入出力信
号線およびデータレジスタ4a〜4fおよび16への制御信号
線10が配設される。また、各機能モジュール2a〜2f相互
間およびこの機能ブロック2a〜2fと入出力セル５との間
には通常動作時の信号を伝達するための信号線が配設さ
れる。この第12図においては、図面を簡略化するために
テストデータ入出力信号線10のみを代表的に示す。

［発明が解決しようとする課題］ 今、第12図に示すチップの機能に新たな機能を付加し
て高機能なチップを実現するいわゆる階層化設計を実現
する場合について考える。

このような階層化設計を行なう場合、利用される元の
チップの物理的なレイアウトを変更せず、そのまま利用
することが多い。これにより、既存回路の再設計を回避
して開発コストの低減を図る。また、このようにレイア
ウトが固定された回路を用いることによりこの部分の性
能を予め保証することが可能となる。通常このようなチ
ップの回路設計において、機能ブロックはライブラリと
して保存されており、このライブラリ化された機能ブロ
ックを用いてチップ上の回路のレイアウトを自動的に行
なういわゆるコンピュータ支援設計（CAD）が利用され
ており、このようなライブラリ化された機能ブロックは
その性能が予め保証されている。

今第12図に示すチップを利用して新たな機能を備えた
チップを実現する場合を考える。このような階層化設計
により得られるチップの構成としては第13図に示すよう
な構成が考えられる。

第13図は、階層設計されたチップのレイアウトを示す
図であり、第12図に示すチップ１の内部領域（バウンダ
リ・レジスタ16および入出力セル５を除く領域）を取出
して得られる複合回路ブロック1aと、新たに付加された
機能回路ブロック2g,2h,2i,2jおよび2kを含む。この新
たに形成されたチップ1bはまたバウンダリ・スキャン規
格に従うためにテスト回路3bを備えている。また各機能
ブロック2g〜2kの各々にはそれぞれテストデータを伝達
するためのテストデータレジスタ4g〜4kが配設されてお
り、これらのテストデータレジスタ4g〜4hの各々はテス
ト回路3bにより動作制御される。

複合回路ブロック1aは、チップ１の内部領域をそのま
ま利用しているため、その内部領域にテスト回路ブロッ
ク3aを含む。このテスト回路ブロック3aと新たなテスト
回路ブロック3bとは、内部機能回路の構成および機能に
無関係に一定の構成を有しているため、これらは共通の
機能を有しかつ同一の構成成分を有している。テスト回
路ブロック3aは複合回路ブロック1aの内部に存在する機
能ブロック2a〜2fのテストを行なうために用いられ、テ
スト回路ブロック3bは、新たに付加された機能ブロック
2g〜2kのテストを実行するために用いられる。

第13図に示すような構成の場合、共通な機能を有する
テスト回路ブロックが２重に必要とされる。このため、
テスト回路ブロックのための面積およびテストピンが１
個の場合に比べて２倍必要とされ、チップ上の面積利用
効率が劣化するとともに、外部ピン端子が余分に必要と
なるという問題が生じる。

また、１チップとしてこの回路装置を実現しているに
もかかわらず、この回路のテストは、複合機能ブロック
1aの部分とその他の新たに付加された回路ブロック（機
能ブロック）の部分とあたかも２チップを扱う構成とな
り、テスト実行シーケンスおよびテストパターンが複雑
となるという問題が生じる。

また、テスト回路は各チップごとに共通に必要であ
り、特に命令レジスタ、バイパスレジスタおよび制御回
路（TAPコントローラ）等は、チップ内部の機能ブロッ
クの構成に依存しない共通した回路を必要とする場合が
多い。しかしながら、このテスト回路においては、内部
機能ブロックにおけるテストデータレジスタの数に従っ
てマルチプレクサの規模が異なり、このためテスト回路
は各チップ設計ごとに再設計する必要がある。したがっ
て、チップ内部領域にテスト回路ブロックを含めるのは
効率的ではない。

また、階層的な設計を実現する場合、第14図に示す構
成も考えられる。第14図に示すチップ構成においては、
テスト回路ブロックとしては、複合機能ブロック1a内に
存在するテスト回路ブロック３のみである。このテスト
回路ブロック３により、複合機能ブロック1a内に存在す
る機能ブロック2a〜2fと、新たに付加された機能ブロッ
ク2g〜2kすなわちチップ1b内に存在するすべての機能ブ
ロックのテストが実行される。このレイアウトを実現す
る場合、第12図に示すチップ１の内部領域をそのまま利
用して実現するためには、テスト回路ブロックにより、
新たに付加された機能ブロック2g〜2hに対して設けられ
たテストデータレジスタ4g〜4kそれぞれを制御する必要
がある。このためテスト回路ブロックにおいては、この
新たに付加される回路ブロックに対応する入力すなわち
テストデータ入力端子から与えられるテストデータTDI
を受け、各新たに付加されたテストデータレジスタへ伝
達するための入力部分および、この新たに付加された回
路ブロックの出力をも選択して新たにテスト出力データ
TDOを導出するために、この付加されたデータレジスタ
をも合わせて選択可能とするように第１のマルチプレク
サを、各々予めこのような新たに付加される部分を考慮
して設計する必要がある。このような場合、テスト回路
ブロック３に冗長なテストデータ入出力線およびその制
御線などを予め設計しておく必要があるため、複合機能
ブロック1aの元となるチップ１においては不必要に面積
を占有するテスト回路が用いられることとなり面積利用
効率が低下する。また、すべての可能なチップ設計を考
慮してテスト回路を設計することはほとんど不可能であ
ると言える。

また、第14図に示すような構成の場合、複合機能ブロ
ック1a内にテスト回路ブロック３が設けられているた
め、この領域へ新たに付加された機能ブロックに対応す
るテストデータレジスタ4g〜4kへのデータ入出力線およ
び制御線が配設されるため、このようなテストデータ入
出力線および制御信号線の局所集中化が起こり、このた
め配線領域の占有面積が増加するという問題が生じる。
このため、チップ1dの面積利用効率が低下する。

さらに、第12図に示すチップ１を利用して階層的な設
計を実現する場合、第15図に示すチップ1bのレイアウト
も考えることができる。この第15図に示すチップ1bのレ
イアウトにおいては、複合機能ブロック1aにおいてテス
ト回路ブロックが削除されており、この複合機能ブロッ
ク1a内の機能ブロック2a〜2fのテストは新たに設計され
たテスト回路ブロック３により実行される。したがっ
て、このチップ1bのレイアウトにおいてはテスト回路ブ
ロック３によりこのすべての機能ブロック2a〜2kのテス
トが実行される。

しかしながら、この第15図に示すチップ1bのレイアウ
トは、第12図に示すチップ１の内部領域をそのまま利用
して実現することはできない。すなわち、第12図に示す
チップ１のレイアウトを複合機能ブロック1aに変換する
際に、この第12図に示すチップ１内に存在するテスト回
路ブロック３を削除し、機能ブロック2a〜2fのテストデ
ータ入出力線および制御信号線10aをこの複合機能ブロ
ック1aの外部から直接入出力可能に再構成する必要があ
る。このテスト回路ブロックのみをチップ１の内部領域
の物理的レイアウトから削除して基本モジュールとして
用いることは非常に困難である。すなわち、第12図に示
すチップ１の物理的レイアウトは、その内部領域にテス
ト回路ブロックを含んでその性能が保証されており、単
純にテスト回路ブロックのみをその物理的レイアウトか
ら削除した場合、その性能を確実に保証することができ
なくなり、所望の性能をもったチップを得ることができ
なくなる場合が生じる。

またたとえこの複合機能ブロックをチップ１から取出
して基本モジュールとして用いるために、階層化設計時
においてこのテスト回路ブロックをその物理的レイアウ
トから削除した場合、この回路ブロック領域が空き領域
となり、複合機能ブロック1aの面積利用効率が低下し、
最適なレイアウトを得ることができなくなるという問題
が生じる。

以上のように、従来の集積回路装置のレイアウトにお
いては、各チップに共通した機能を有する回路ブロック
が、通常のシステム動作で用いられる機能ブロックと同
等にチップ内部領域に配置されているため、たとえばこ
のチップを１つの複合機能単位としてさらに大規模かつ
高機能なチップ設計の際に利用する階層化設計を行なう
場合、最適なレイアウトを有するチップを得ることがで
きなくなるという問題が生じる。

それゆえ、この発明の目的は、上述の従来の半導体集
積回路装置の有する欠点を除去する改良されたレイアウ
トを備える半導体集積回路装置を提供することである。

この発明の他の目的は、複数のチップにおいて共通し
て存在する回路ブロックを各チップの物理的レイアウト
から容易に削除することのできるレイアウトを備えた半
導体集積回路装置を提供することである。

この発明のさらに他の目的は、階層化設計を容易に実
現することのできるレイアウトを備えた半導体集積回路
装置を提供することである。

この発明のさらに他の目的は、必要最小限の回路ブロ
ックのみを備える半導体集積回路装置を提供することで
ある。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、矩形状の半導
体チップ上の第１の矩形領域に形成され、この半導体集
積回路装置に固有の機能を実行するための内部機能回路
と、この半導体チップ上の第１の矩形領域と異なりかつ
この第１の矩形領域の１辺と対向しかつ実質的に同じ長
さの１辺を有する第２の矩形領域に形成され、半導体集
積回路装置の動作時内部機能回路が実行する機能に対
し、その機能実行時影響を及ぼすことのない固定された
機能を実行する一定機能向け回路とを備える。

この発明に係る半導体集積回路装置の製造方法は、半
導体チップ上の第１の矩形領域内に、この半導体集積回
路装置に固有の機能を実行するための内部機能回路を配
置するステップと、この半導体チップ上の第１の矩形領
域と異なりかつこの第１の矩形領域の１辺と対向しかつ
実質的に同じ長さの１辺を有する第２の矩形領域内に、
この半導体集積回路装置の動作時内部機能回路が実行す
る機能に対し、その実行時影響を及ぼすことのない固定
された機能を実行する一定機能向け回路を配置するステ
ップとを備える。

［作用］ 第１の矩形領域がチップ内部領域として用いられる。
この各チップに共通に用いられる一定機能向け回路はこ
の第１の矩形領域と異なる第２の矩形領域に形成されて
おり、この第２の矩形領域は第１の矩形領域と独立な領
域であり、容易にその物理的レイアウトから内部機能ブ
ロックのレイアウトに影響を及ぼすことなく削除するこ
とができる。

このとき、各内部機能回路はその第１の矩形領域内に
おいて最適の面積利用効率を実現するようにレイアウト
されており、また内部領域として作成されているため、
その性能も保証されており、これにより容易にこの内部
領域を用いて階層化設計を実行することができる。

［発明の実施例］ 第１図はこの発明の一実施例である半導体集積回路装
置のチップのレイアウトを示す図である。第１図におい
て、矩形状の半導体チップ１は第１の矩形領域120aと第
２の矩形領域120bを含む。この第１および第２の矩形領
域120aおよび120bはこの半導体チップ１の内部領域を形
成する。第１の矩形領域120aには、この半導体チップ１
上に形成される半導体集積回路装置固有の機能を実現す
る機能ブロック2a〜2fが配置される。第２の矩形領域12
0bには、この半導体集積回路装置が実現する機能動作と
無関係な一定の機能を実現するテスト回路ブロック３が
形成される。この第１の矩形領域120aと第２の矩形領域
120bは同じ幅を有しており、かつ互いに独立な領域であ
り、その一辺を共有している。

内部領域（矩形領域120aおよび120b）の周辺には、バ
ウンダリ・スキャンレジスタ16および入出力セル５が形
成される。

この第１の矩形領域120a内の機能ブロック2a〜2fの各
々には、テストデータを伝達するためのテストデータレ
ジスタ4a〜4fがそれぞれ配設される。このテストデータ
レジスタ4a〜4fは第２の矩形領域120bに形成されたテス
ト回路ブロック３とテストデータ入出力線および制御信
号線からなる配線10により相互接続される。この第１の
矩形領域120aにおいては各機能ブロック2a〜2dはその面
積利用効率が最適となるようにレイアウトされる。

したがって、この構成において第１および第２の矩形
領域120aおよび120bを内部領域として用いたとしても、
この第２の矩形領域120bをこのチップ１の内部領域から
削除する場合、第１の矩形領域120aは第２の矩形領域12
0bと独立であり、このテスト機能回路ブロック３の削除
は容易に実行することができ、このテスト回路ブロック
３を削除しても第１の矩形領域120aにおける機能ブロッ
ク2a〜2fのレイアウトは何ら影響を受けない。

このテスト回路ブロック３は、多種のLSI（大規模集
積回路）において共通なものとして固定化可能であり、
ハードマクロな回路ブロック（そのレイアウトが固定さ
れた回路ブロック）として実現することができる。ま
た、バウンダリ・スキャンにおいては４本のテスト用入
出力端子すなわちTM（テストモード選択端子）、TCK
（テストクロック入力端子）、TDI（テストデータ入力
端子）、およびTDO（テストデータ出力端子）も種々のL
SIにおいて共通に必要なものとして固定可能であり、そ
のピン端子を固定して設定することもできる。

このテスト回路ブロック３における命令レジスタ、命
令デコーダ、制御回路（TAPコントローラ）、マルチプ
レクサ等の配置は任意である。しかしながら、このよう
に半導体チップ１の一辺に沿って矩形状にテスト回路ブ
ロック３を設けることにより、各機能ブロック2a〜2f対
応に設けられたテストデータレジスタ4a〜4fとテスト回
路ブロック３とを接続する信号配線を広範囲に分散させ
ることが可能となり、配線の局所集中化を防止すること
が可能となり、レイアウト効率を向上させることができ
る。

第２図は第１図に示す回路を再利用して階層化設計を
行なって新たなチップを作成した際のこの新たなチップ
のレイアウトを示す図である。第２図において、チップ
1bは、複合機能ブロック1aと、新たに付加された機能ブ
ロック2g〜2kを含む。この複合機能ブロック1aは第１図
に示す第１の矩形領域120aのみを利用しており、このチ
ップ1aにおいて第２の矩形領域120bに設けられていたテ
スト回路ブロック３は利用されていない。この場合にお
いても第１の矩形領域120aの物理的レイアウトは固定さ
れているため、その性能は保証されている。また、この
再利用にあたって、チップ1aはその第１の矩形領域120a
のみが内部領域として登録されておれば、この第１の矩
形領域120aのみを取出して利用することができる。

この新たなチップ1bは、さらにその第２の矩形領域12
1bに、この新たに設計されたテスト回路ブロック３を含
む。このテスト回路ブロック３はチップ1bの一辺と同等
の幅を有している。このテスト回路ブロック３は、第１
図の場合と同様、入出力セル５とチップ1bの内部領域す
なわち第１の矩形領域121aとの間に設けられる。

この第２図に示すチップのレイアウトにおける、複合
機能ブロック1aにおいては、各機能ブロック2a〜2fはこ
の第１の矩形領域120aの外部から制御信号およびテスト
データの入出力を行なうため、その配線領域の変更は行
なう必要がなく、この新たに形成されたチップ1bにおい
て、この新たな第２の矩形領域121bに形成されたテスト
回路ブロック３に対し最適なレイアウトで配線領域が設
定される。

この第２図に示すチップ1bのレイアウトは、第１図の
場合と同様第１の矩形領域121aと第２の矩形領域121bと
がそれぞれ独立な領域を形成しているため、このチップ
1bを用いてさらに階層化設計することもできる。

なお、第１図および第２図に示すチップのレイアウト
においては、テスト回路ブロック３は入出力セル（入出
力バッファ）５の内部側のチップ内部領域に形成されて
いる。しかしながら、このテスト回路のブロックは、矩
形領域を形成するという条件を満足する限り、第３図に
示すように入出力セル（入出力バッファ）５の外側に設
けることも可能である。

第３図はこの発明の他の実施例である半導体集積回路
装置のチップ上のレイアウトを示す図である。第３図に
おいて、テスト回路ブロック３は、チップ1bの一辺に沿
って配置される入出力セル（入出力バッファ）５の外周
に沿って配置される。このテスト回路ブロック３が形成
される第２の矩形領域122bはチップ1bの内部領域を形成
する第１の矩形領域122aと同一の幅を有している。この
第１の矩形領域122a内の各機能ブロック2a〜2kとテスト
回路ブロック３との間のテストデータ入出力線および制
御信号線を配設するために、入出力セル（入出力バッフ
ァ）５およびバウンダリ・スキャンレジスタ16の特定の
領域に配線領域40が設けられる。この配線領域40に配設
される信号配線とバウンダリ・スキャンレジスタ16を直
列に接続するための信号線とは互いに交差するだけであ
り、この配線領域40の信号配線はバウンダリ・スキャン
レジスタ16のシフトレジスタ構成に悪影響を及ぼさない
ようにされる。この第３図に示すようなチップレイアウ
トであっても、チップ1bの内部領域が第１の矩形領域12
2aにより構成されるため、階層化設計においてこのチッ
プ1bをさらに利用するにあたってテスト回路ブロックを
容易に削除することができる。また、この第３図に示す
構成においても配線領域40はチップ1bの一辺に沿って分
散して設けられているため、第１図および第２図に示す
構成の場合と同様、配線の局所集中化を避けることがで
きる。

第４図は、第１図に示す破線ブロック100の構成をよ
り詳細に示す図である。第４図において、チップ１辺に
配置された入出力セル（入出力バッファ）５のうち特定
の４つの入出力セル21,22,23および24がテストアクセス
ポートを構成する。すなわち、この入出力セル21〜24は
テストデータ入力部、テストデータ出力部、テストモー
ド選択信号入力部およびテストクロック信号入力部とし
て用いられる。バウンダリ・スキャンレジスタ16は、こ
の入出力セル（入出力バッファ）５に隣接して設置され
る。このバウンダリ・スキャンレジスタ16は、入力セル
の出力データまたは出力セルへの入力データを転送可能
なように入出力セルに接続される。入出力セル5,21〜24
に対しては、信号入出力ノード27が設けられる。

テスト回路ブロック３の入出力セルの反対側には、信
号入出力ノード25および26が設けられる。入出力ノード
26は、入出力ノード27と信号線28を介して接続される。
この入出力ノード26は、入出力セル５から入出力ノード
27および配線28を介して与えられる通常動作用の信号を
受け、信号配線30を介してチップ内部領域に形成された
機能ブロックへ伝達する。

入出力ノード25は信号配線29を介して、テスト用に形
成されたレジスタ（たとえば4eおよび4f）に接続され
る。

このテスト回路ブロック３の回路設計にあたっては、
まず入出力セル５とチップ内部の機能ブロックとを接続
するために用いられる配線28およびテスト用入出力ノー
ド25が予め配置される。この入出力ノード26の配置は、
チップ１の入出力セル５にそれぞれ対応するように設け
てもよく、またこのテスト回路ブロック３の所定の領域
に配線領域150を設けておき、この配線領域150にのみ信
号配線28を配設して入出力ノード26と入出力セル５とを
接続する構成としてもよい。また入出力ノード25は、チ
ップ１内部の機能ブロックの配置に応じて適当に分散さ
せて配置してもよく、また特定の配線領域を利用してそ
の特定の配線領域のみに設ける構成であってもよい。こ
の特定の領域に配線領域を設ける構成は、たとえば第３
図に示すテスト回路ブロック３の構成に対応する。

テスト回路ブロック３の具体的な回路設計にあたって
は、この配線28および入出力ノード25を配置した後、最
適な面積利用効率を与えるように回路のレイアウトが行
なわれる。

また信号配線28は、このテスト回路ブロック３の特定
の配線領域が用いられる場合には、通常の信号配線と同
様の工程で形成され、このテスト回路内部の回路の配線
と交差する場合にはスルー配線が用いられる。

上述のテスト回路ブロックは、多種の半導体集積回路
装置において共通な構成を有するものとして固定化可能
であり、ハードマクロな回路ブロック（レイアウトが固
定された回路ブロック）として実現することができる。

またテスト用入出力端子21〜24も種々の半導体集積回
路装置において共通に必要なものとして固定することが
でき（テストアクセスポートに４本の信号線が必要なこ
とは標準化されている）、第４図に示すようにテスト回
路ブロック３のテスト用入出力セル21〜24を合わせてハ
ードマクロな回路ブロックとして実現してもよい。

なお上記実施例においては、一定機能向け回路とし
て、バウンダリ・スキャン設計のテスト回路を例にとっ
て説明したが、この一定機能向け回路はこのテスト回路
に限定されず、複数の半導体集積回路装置においてその
内部機能動作にかかわらず共通に用いられる機能を実現
する回路であれば上記実施例と同様の効果を得ることが
できる。

［発明の効果］ 以上のようにこの発明によれば、半導体集積回路装置
個々に固有の機能を実現する内部機能回路とこの内部機
能回路が実現する機能に対しこの内部機能回路動作時に
おいて何らその機能に影響を及ぼすことのない一定の機
能を実現する一定機能向け回路とをそれぞれ別々の同一
幅の独立の矩形領域に形成したので、階層化設計の場合
この一定機能向け回路を容易に削除することが可能とな
り、階層化設計を容易に行なうことができる。また、こ
の階層化設計において頻繁に利用される内部機能回路が
レイアウトの変更なしに利用することができるので、こ
の回路構成のライブラリ化を容易に行なうことができ
る。

また、一定機能向け回路は内部機能回路を含む第１の
矩形領域と同一幅を有する第２の矩形領域に形成されて
いるため、この一定機能向け回路の信号入出力線を広範
囲に分散させることが可能となり、配線の局所集中化を
避けることができ、チップ上のレイアウト効率を改善す
ることができる。

特に、チップにおいてパッド位置が規格化されてお
り、チップ内部領域がレパートリー（規格）化されたチ
ップにおいてこの発明によるレイアウトを用いる場合、
チップの内部領域が規格化されているため、一定機能向
け回路ブロックをこのチップの一辺に配置するのが容易
であり、同様にこのようなレパートリー化されたチップ
のライブラリ化を容易に行なうことができる。

また、一定機能向け回路は、その回路部分が複数の半
導体集積回路装置において共通に用いられるため、その
回路ブロックのハードマクロ化が容易であり、一定機能
向け回路の高集積化が可能となり、システムとして使用
することのできるチップ内部領域を増加させる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体集積回路装置
のチップ上のレイアウトを概略的に示す図である。第２
図は第１図のチップのレイアウトを再利用して実現した
より大規模なチップのレイアウトを示す図である。第３
図はこの発明の他の実施例である半導体集積回路装置の
チップ上のレイアウトを概略的に示す図である。第４図
は一定機能向け回路（テスト回路ブロック）と入出力セ
ルの部分をより具体的に示す拡大詳細図である。第５図
は従来のスキャン設計の原理的構成を示す図である。第
６図は従来のスキャンパス方式の具体的構成の一例を示
す図である。第７図はバウンダリ・スキャン方式のボー
ド上のチップ接続の一例を示す図である。第８図はバウ
ンダリ・スキャン方式におけるチップの内部テストモー
ドを例示する図である。第９図はバウンダリ・スキャン
設計における外部テストモードを説明するための図であ
る。第10図はバウンダリ・スキャン方式におけるサンプ
ルモードを説明するための図である。第11図はバウンダ
リ・スキャン方式において用いられる標準化されたテス
ト回路の構成を示すブロック図である。第12図は従来の
半導体集積回路装置のチップ上の物理的レイアウトを示
す図である。第13図は第12図に示すチップを用いて階層
設計を行なった際に得られるチップのレイアウトを示す
図である。第14図は第12図に示すチップのレイアウトを
再利用して階層設計を行なった際に得られるチップの他
の物理的レイアウトを示す図である。第15図は第12図に
示すチップを再利用して階層化設計を行なった際に得ら
れるさらに他のチップの物理的レイアウトを示す図であ
る。 図において、1,1a,1bはチップ、2a〜2kは機能ブロッ
ク、3,3'はテスト回路ブロック、4a〜4fはテストデータ
レジスタ、５は入出力セル、120a,121a,122aは第１の矩
形領域、120b,121b,122bは第２の矩形領域、40,150は配
線領域である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】矩形状の半導体チップ上に形成される半導
   体集積回路装置であって、 前記半導体チップ上の第１の矩形領域に形成され、該半
   導体集積回路装置に固有の機能を実行するための内部機
   能回路と、 前記半導体チップ上の前記第１の矩形領域と異なりかつ
   前記第１の矩形領域の１辺と対向しかつ実質的に同じ長
   さの１辺を有する第２の矩形領域に形成され、前記半導
   体集積回路装置の動作時前記内部機能回路が実行する機
   能に対し、該機能実行時影響を及ぼすことのない、固定
   された機能を実行する一定機能向け回路とを備える、半
   導体集積回路装置。