JPH04112555A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特に、内部機能
回路と、この内部機能回路の実現する機能と無関係な、
一定の固定された機能を実現する一定機能向は回路とを
備える半導体集積回路装置に関する。より特定的には、
集積回路装置の内部の検査を容易にするために、標準化
されたアーキテクチャに基づいてテスト設計された半導
体集積回路装置に関する。

［従来の技術］ 近年の表面実装技術（ＳＭＴ）の進歩およびプリント基
板の多層化技術の進歩に伴なって、１枚のプリント基板
上に高密度に半導体集積回路装置が実装されている。こ
こで、表面実装技術とは回路装置のリードまたは接続端
子とプリント基板上の接続パターンとを半田により平面
的に接続する実装技術である。この表面実装手法は、（
１）リードピッチが通常のＤＩＰ　（デュアル・イン・
ライン・パッケージ）の半分以下であり、表面実装型パ
ッケージが用いられるため高密度実装を実現することが
できる、（２）プリント基板にスルーホールを設ける必
要がないため高密度配線を実現することができるなどの
特徴を有している。

このようなプリント基板に半導体集積回路装置を実装し
た後、プリント基板（以下、単にボードと称す）レベル
でテストを行ない、各集積回路装置を評価する必要があ
る。

しかしながら、上述のような表面実装の場合、高密度配
線およびリードレスまたは最小のリード構造であるため
インサーキットテストのようなボードレベルでのテスト
を行なうのが困難となってきている。

インサーキットテストとは、半導体集積回路装置（チッ
プ）をボードに実装した後、数ｍｍの間隔で配置された
ばね式プローブでボードの裏の表面を圧着し、ボード上
のすべてのチップを個別にテストすることによりボード
の評価を行なう手法である。このときすべての半導体集
積回路装置が良品である場合にこのボードも良品である
と判定される。

しかしながら最近の表面実装技術の進歩により、半導体
集積回路装置の端子に剣山状のプローブを立てることが
困難な場合が多い。また、このようなインサーキットテ
スト専用のテスト器具または治具（フィクスチャー）を
作成する場合、これらの治工具は高価であり、コストの
上昇をもたらすことか多い。

このようなボードレベルでのテストの困難という問題の
解決のために、従来、半導体チップ内部のテスト容易化
のために用いられてきたスキャン設計をボードレベルに
拡張するテスト容易化手法が提案されてきている。

スキャン設計とは順序回路のテストを容易に行なうため
の設計手法の１つである。以下簡単にこのスキャン設計
について図面を参照して説明する。

第５図はスキャン設計の１つであるシリアルスキャンの
原理的構成を示す図である。第５図において、集積回路
装置（以下、単にチップと称す）は、所定の機能を実行
する組合わせ回路Ｃ１，Ｃ２と、記憶素子として機能す
るフリップ・フロップＦＦＩ〜ＦＦ６を含む。フリップ
・フロップＦＦ１、ＦＦ２はそれぞれ入力端子ＩＴ４お
よびＩＴｌからの信号を受け、組合わせ回路Ｃ１へ信号
を出力する。組合わせ回路Ｃ１はまた入力端子ＩＴ２お
よびＩＴ３を介して信号を直接受ける。フリップ・フロ
ップＦＦ３およびＦＦ４は組合わせ回路Ｃ１からの信号
を受けて組合わせ回路Ｃ２へ伝達する。組合わせ回路Ｃ
１からはまた直接組合わせ回路Ｃ２へ信号が伝達される
。

フリップクロップＦＦ５およびＦＦ６は組合わせ回路Ｃ
２からの信号を受け、出力端子ＯＴ４およびＯＴｌへ信
号を出力する。組合わせ回路Ｃ２からはまた出力端子Ｏ
Ｔ２．ＯＴ３へ信号が出力される。

フリップ・フロップＦＦＩ〜ＦＦ６はまたスキャンバス
ＳＰを介して直列に接続され、スキャンイン端子ＳＩと
スキャンアウト端子ＳＯとの間に直列のシフトレジスタ
を形成する。このフリップ・フロップＦＦＩ〜ＦＦ６の
各々には、動作モードに応じてその信号伝達先を切換え
るテスト容易化回路が付加されている。上述のように、
通常、順序回路に含まれている記憶素子としてのフリッ
プ・フロップを直列接続し、シフトレジスタ構成とする
ことにより、順序回路を組合わせ回路に置換えることが
可能となり、組合わせ回路のテストパターンに比べては
るかに複雑な順序回路のテストパターンの生成が容易と
なる。

テストモード時においては、スキャン・イン端子ＳＩか
らテストデータをフリップフロップＦＦ１〜ＦＦ６にロ
ードした後、この組合わせ回路Ｃ１、Ｃ２へこのテスト
データを与えまた、組合わせ回路Ｃ１およびＣ２に入力
端子ＩＴ２．ＩＴ３からデータを与えた後、この組合わ
せ回路Ｃ１゜Ｃ２の動作後のデータをフリップ・フロッ
プＦＦＩ〜ＦＦ６へ読出し、次いで、このフリップ、フ
ロップＦＦＩ〜ＦＦ６の内容をスキャンアウト端子ＳＯ
から順次読出す。このスキャンアウト端子ＳＯから読出
されたデータを予め各テストパターンに対して定められ
た期待値と比較することにより、このチップが良品であ
るか否かの判定を行なうことができる。

第６図はこのスキャン設計の具体的構成の一例を示す図
であり、スキャンパス方式と呼ばれるチップの構成の一
例を具体的に示す図である。第６図において、フリップ
・フロップＦ１〜Ｆｎがシリアルなシフトレジスタとし
て構成される。このフリップ・フロップＦ１〜Ｆｎは順
序回路に含まれるフリップ・フロップである。順序回路
はこのフリップ・フロップＦ１〜Ｆｎと組み合わせ回路
Ｃにより構成される。

フリップ・フロップＦ１〜Ｆｎは通常マスタースレーブ
構成のフリップ・フロップから構成されており、クロッ
ク信号ＣＬＫとテストクロックＴＣＬＫの２つのクロッ
ク信号に応答して動作する。

各フリップ・フロップＦ１〜Ｆｎの各々は、クロック信
号ＣＬＫに応答して入力端子Ｄ１へ与えられたデータを
セットし、クロック信号ＴＣＬＫに応答して入力端子Ｄ
２へ与えられたデータをセットする。したがって第６図
に示す構成において、フリップ番フロップＦ１〜Ｆｎは
、スキャンイン端子Ｓ■を入力とし、スキャンアウト端
子ＳＯを出力とするシリアルなシフトレジスタを構成す
る。

この第６図に示す構成においては通常以下の手順により
回路テストが実行される。

クロック信号ＴＣＬＫに応答してスキャンイン端子ＳＩ
より各フリップ・フロツブＦ１〜Ｆｎヘテストパターン
を印加する。次いで組合わせ回路Ｃの回路人力ＩＴヘテ
ストパターンを印加する。この組合わせ回路Ｃの回路出
力ＯＴにおける応答を観測する。クロック信号ＣＬＫを
与え、各フリ・ツブ・フロップＦ１〜Ｆｎに組合わせ回
路Ｃからのブータラセットする。次いでクロック信号Ｔ
ＣＬＫを発生することにより、各フリップ・フロップＦ
１〜Ｆｎの内容を順次読出して観測する。この上述の手
順を繰返すことにより回路のテストが実行される。

このスキャン設計は、通常自動化されており、回路のネ
ットリスト（接続情報）を与えると自動的にスキャン設
計回路に変換され、またテストパターンも自動的に生成
される。

上述のようなスキャン設計をボードレベルに拡張すれば
、ボードレベルでのテストは容易となる。

すなわち、各チップの入出力部にシフトレジスタラッチ
（ＳＲＬ）を接続し、このシフトレジスタラッチをシリ
アルに接続してスキャンパスを構成するバウンダリ・ス
キャンがボードレベルのテストに有効である。

このようなスキャン設計に基づくボードレベルのテスト
設計を、テスト回路を組込んだテスト専用のチップをボ
ード上に配置して実現するのは、ボード上のデバイス数
の増大を招くため好ましくない。したがって、スキャン
用レジスタなどのテスト回路は各チップ内部に形成する
ように設計するのが好ましい。

また、バウンダリ・スキャン設計においては、各チップ
が相互接続されてテストデータ伝達経路を形成するため
、テスト設計仕様はボードを構成する各チップに対し統
一されていることが必要である。

上述のような要求から、ボードレベルテスト容易化設計
の標準化が検討されており、このようなバウンダリ・ス
キャン規格の一例は、たとえばＩＥＥＥの標準（Ｐ１１
４９．１）Ｄ５の「標準テストアクセスポートおよびバ
ウンダリースキャン方式（Ｓｔａｎｄａｒｄ　　Ｔｅ５
ｔ　　Ａｃｃｅｓｓ　　　Ｐｏｒｔ　　　ａｎｄ　　　
Ｂｏｕｎｄａｒｙ−Ｓｃａｎ　　Ａｒｃｈｉｔｅｃｔｕ
ｒｅ）Ｊに示されている。

第７図はバウンダリスキャン方式を採用したボードの構
成を概略的に示す図である。第７図において、ボードＢ
上に４つのチップＣＨＩ、ＣＨ２、ＣＨ３およびＣＨ４
が搭載されている場合か一例として示される。チップＣ
ＨＩ、ＣＨ２，ＣＨ３およびＣＨ４は、それぞれ固有の
機能を実現するための内部機能回路ＩＬＬ、ＩＬ２、Ｉ
Ｌ３およびＩＬ４を含む。各内部機能回路ＩＬＬ〜ＩＬ
４はそれぞれ入出力セルＩＯ３を介してピン端子（パッ
ド）ＰＴと信号の授受を行なう。ここで、チップＣＨＩ
〜ＣＨ４の各入出力セルおよびピン端子に対して同一の
参照番号が付されている。入出力セルは、人出力バッフ
ァおよびテスト用回路を含む。

チップＣＨＩ〜ＣＨ４は、通常動作時におけるデータを
授受するために信号線ＮＳを介して相互接続される。さ
らに、このチップＣＨＩ〜ＣＨ４は、スキャンパスＳＰ
を介して直列に接続される。

このスキャンパスがテストデータ伝達経路を与える。チ
ップ内部において入出力セル内に設けられたテスト用回
路を直列接続することによりこのスキャンパスが形成さ
れる。このスキャンパスＳＰの入力部は、ボードＢに設
けられているエツジコネクタＥＣを介してスキャンイン
端子ＳＩに接続される。スキャンパスＳＰの出力部はエ
ツジコネクタＥＣのスキャンアウト端子ＳＯに接続され
る。

上述の構成によれば、エツジコネクタＥＣから所望のチ
ップをスキャンパスＳＰを介してアクセスすることがで
き、インサーキットテスタを用いずともボードレベルで
のチップの評価を実行することができる。

このバウンダリスキャン規格は３つのテストモードを定
める。１つはチップそのもの（すなわち、通常動作を行
なう内部機能回路）のテストであり、内部テストと呼ば
れる。

第８図は内部テストモードを説明するための図である。

第８図においてチップＣＨの入出力セル１０ＳＩ〜ｌ０
８８が、スキャンパスＳＰを介してテストデータ入力ピ
ンＴＤＩとテストデータ出力ピンＴＤＯとの間に直列に
接続され、シフトレジスタを構成する。ただし、ここで
直列に接続されてシフトレジスタを構成するのはこの入
出力セルｌ０８Ｉ〜ｌ０８８に接続されるテスト用回路
である。

入出力セルｌ０３Ｉ〜ＩＯ３４は入力回路を構成し、端
子ＰＴＩ〜ＰＴ４から与えられたデータを受け、内部機
能回路ＩＬへ伝達する。入出力セルｌ０８５〜ｌ０８８
は出力回路を構成し、内部機能回路ＩＬからのデータを
受けて出力端子Ｐ７５〜ＰＴ８へ出力する。テストデー
タ入力ピンＴＤＩおよびテストデータ出力ピンＴＤＯは
テスト専用に設けられたピン端子である。この内部テス
トモードにおいてはチップレベルのスキャン設計手法と
同様のテストが行なわれる。

すなわち、このチップＣＨに対しテストデータ入力ピン
ＴＤＩを介してテストデータが与えられ、各入出力セル
ｌ０８Ｉ〜ｌ０８８にテストパターンデータをセットし
た後、内部機能回路ＩＬを動作させ、再び入出力セルｌ
０８Ｉ〜ｌ０８８に内部機能回路ＩＬからのデータをセ
ットした後この入出力セルｌ０８Ｉ〜ｌ０８８のデータ
を出力ピンＴＤＯを介して読出す。

第９図は第２のテストモードである外部テストモードを
説明するための図である。この外部テストモードは、ボ
ード上の配線などチップ間相互接続を検証するモードで
ある。第９図においてチップＣＨＡのテストデータ出力
端子ＴＤＯがチップＣＨＢのテストデータ入力端子ＴＤ
ＩにスキャンパスＳＰを介して接続される。この外部テ
ストは次のような手順により進められる。

最初にテストクロック信号（図示せず）に同期して外部
のテスタからバウンダリスキャンパスへ直列にテストパ
ターンが送出される。これにより、チップ（第９図にお
いてチップＣＨＡ）の出力セルＩＳＯにテストパターン
がセットされる。このセットされたテストパターンを、
通常の動作クロックを与えることにより、チップの通常
動作出力ピンＰＴに並列に出力させ、隣接するチップ（
第９図においてチップＣＨＢおよびＣＨＣ）の入力セル
ＩＳＯにセットさせる。次いで、テストクロックに応答
して、接続先の入力セル（第９図においてチップＣＨＢ
およびＣＨＣ）のＩＳＯにセットされたデータをスキャ
ンパス経由で直列に読出す。この直列に読出されたデー
タを期待値と比較することによりチップ間相互接続の正
常／異常が検証される。

第１０図は第３のテストモードであるサンプルテストモ
ードを説明するための図である。第１０図において、通
常動作を行なう内部機能回路ＩＬの動作中に、特定のタ
イミングでテストクロック信号を与え、この内部機能回
路ＩＬの通常動作信号を入出力セルＩＳＯに取込む。こ
の入出力セルＩＳＯに取込まれたデータをスキャンパス
ＳＰを介して読出すことにより、チップおよびシステム
の故障診断を行なうことができる。ここで、図面の第７
図ないし第１０図においては明確に示していないが、こ
のバウンダリ・スキャン方式においては、チップレベル
のスキャン設計と同様テストクロック信号を伝達する経
路とシステムクロック信号を伝達する経路と２つ設けら
れており、これら独立のクロック信号は異なるタイミン
グで発生させることができ、これによりシステム論理の
状態を変更することなく、チップにテストデータを送出
するとともに取ａすことができる。また、チップがシス
テム動作している最中においてもこのテストクロック信
号によりテストデータをシフトさせることも可能である
。

上述のバウンダリ・スキャン方式においては、ボード上
のチップをシリアルに接続して１つの長いバウンダリス
キャンチェーンを形成する必要がある。このためには、
個々のチップのバウンダリスキャンレジスタに対し同一
のインターフェイスを保証する必要がある。このため、
各チップに設けられるテスト回路の規格か標準化される
。

第１１図は前述のＩ　ＥＥＥの標準（Ｐ１１４９１）に
示されるテスト回路の構成を概略的に示す図である。

第１１図において、テスト回路は、テストデータを伝達
するスキャンパスを形成するためのブタレジスタ群６お
よびバイパスレジスタ８を含む。

データレジスタ群６は、入出力セル（人出力バツファ）
に接続されるバウンダリ・スキャンレジスタ１６と、チ
ップ内部に設けられた内部機能回路を構成する各機能ブ
ロック（機能モジュール）対応に設けられるデータレジ
スタ４ａ〜４ｆを含む。

レジスタ群６の各データレジスタ４ａ〜４ｆおよびバウ
ンダリ・スキャンレジスタ１６と、バイパスレジスタ８
とはその入力部かテストデータＴＤＩを受けるテストデ
ータ入力端子１２に接続され、その出力がマルチプレク
サ７ａに並列に接続される。

このテスト回路はさらに、制御回路（ＴＡＰコントロー
ラ；テストアクセスポートコントローラ）１１と、命令
レジスタ９と、命令デコーダ１０と、第２のマルチプレ
クサ７ｂを含む。

制御回路１１は、状態遷移回路であり、テストモード入
力端子１３およびテストクロック入力端子１４からそれ
ぞれ与えられるテストモード選択信号ＴＭＳおよびテス
トクロック信号ＴＣＫに応答して、各レジスタ４ａ〜４
ｆ、８．９および１６並びにマルチプレクサ７ａに対す
る制御信号］７を作成する。この制御回路１１は、テス
トクロック信号ＴＣＫの立上がり時におけるテストモー
ド選択信号ＴＭＳの状態に従って様々なテスト状態を実
現する。この状態遷移は前述のＩ　ＥＥＥ仕様において
標準化されている。

命令レジスタ９は、テストデータ入力端子１２から与え
られた命令データを制御回路１１の制御のもとに受ける
。命令レジスタ９にロードされた命令データコードは命
令デコーダ１０へ与えられそこでデコードされた後所望
の命令が実行される。

マルチプレクサ７ａは、命令デコーダ１０からの制御信
号１８に応答して、バイパスレジスタ８、データレジス
タ４ａ〜４ｆおよびバウンダリ・スキャンレジスタ１６
のいずれかを選択し、マルチプレクサ７ｂの一方入力に
与える。第２のマルチプレクサ７ｂの他方入力へは命令
レジスタ９の出力か与えられる。この第２のマルチプレ
クサ７ｂは制御回路１１からの制御信号１９に応答して
マルチプレクサ７ａおよび命令レジスタ９のいずれかの
出力を選択してテストデータ出力端子１５へ接続する。

制御回路１１がこのチップのテスト論理を管理し、一方
、命令レジスタ９はどの動作を実行すべきかまたそのと
きにどのデータレジスタを使用するかなどを決定する。

テストクロック信号ＴＣＫはシステムクロック信号とは
独立したクロック信号である。これにより、システム論
理の状態を変更することなくチップにテストデータを入
出力することができる。さらに、各チップがシステム動
作している最中において、このテストクロック信号ＴＣ
Ｋに応答してテストデータをスキャンパスを介してシフ
トさせることもできる。

入力テストデータＴＤＩおよび出力テストデータＴＤＯ
はそれぞれシリアルなテストデータの入力および出力で
ある。この入力端子１２上のテストデ〜りＴＤＩはテス
トクロック信号ＴＣＫの立上がりで、選択されたレジス
タ（命令レジスタ９またはレジスタ群６）へシフトイン
される。一方、８カ端子１５上のテストデータＴＤＯは
、テストクロック信号ＴＣＫの降下時に出力される。

テストモード選択信号ＴＭＳは“バスマスタ”（図示せ
ず）からのテスト制御信号である。このバスマスタは、
テスト手順を管理するシステム（または部品）である。

制御回路１１はこのテストクロック信号ＴＣＫの立上が
りタイミングにおけるテストモード選択信号ＴＭＳの状
態により標準仕様で決められた手順に従ってテスト論理
を設定する。このテスト論理状態としては、たとえば「
レジスタ群６に含まれるテストデータレジスタのスキャ
ンシーケンスの初期化」、「命令レジスタのスキャンシ
ーケンスの初期化」、「内部機能回路からの応答を命令
レジスタ９にセットされた命令により選択されたデータ
レジスタに並列にデータをロードする」、「選択された
データレジスタをテストデータ入力端子１２とテストデ
ータ出力端子１５との間に接続し、テストクロック信号
ＴＣＫに応答してシリアルにシフトする」、「命令レジ
スタ９をテストデータ入力端子１２とテストデータ出力
端子１５との間に接続し、その内容をテストクロック信
号ＴＣＫに応答してシフトアウトする。」などがある。

バイパスレジスタ８は、このチップの入出力セルにテス
トデータをセットする必要がなく、単にテストデータを
隣接するチップに転送する必要がある場合に、転送時間
を短縮するために用いられる。

上述のような標準化されたテスト設計に基づいて作成さ
れるチップはこの第１１図に示す構成のテスト回路を搭
載することが要求される。このテスト回路は第１１図に
おいてレジスタ群６に含まれるレジスタ４ａ〜４ｆおよ
び１６を除き、該チップ内部に形成される内部機能回路
の構成に依存しない機能、すなわち各チップに共通して
必要とされる一定の機能を有する回路となっている。す
なわち、バウンダリ・スキャンレジスタ１６は、各入出
力セルに接続されるように構成され、通常者ピン端子に
対応して設けられるシフトレジスタラッチにより構成さ
れる。また、データレジスタ４ａ〜４ｆは内部機能回路
に含まれる機能ブロックをスキャン設計した際に各機能
ブロックに接続されるシフトレジスタラッチであり、こ
れらのレジスタはすべてチップの内部機能回路の構成に
依存してその構成および配置が各チップごとに異なって
くる。

通常、チップ設計においては、各チップに共通に必要と
される、このような内部機能回路の構成／機能に依存し
ない一定の機能を実現する機能回路単位は、たとえば第
１２図に示すようにマクロファンクションブロック３と
して取扱われ、その他の内部機能回路を構成する回路ブ
ロックと同様に１つの回路ブロックとして実現される。

第１２図は、チップレイアウトの一例を示す図であり、
半導体チップ１の周辺に入出力セル５が形成され、この
入出力セル５に接続されるように、チップ１の内部領域
周辺にバウンダリ・スキャンレジスタ１６が形成される
。この半導体チップ１はチップ内部領域の内部機能回路
を構成する機能単位（回路ブロック）２ａ、２ｂ、２ｃ
、２ｄおよび２ｅを含む。さらに、この半導体チップ上
にはテスト回路ブロック３が設けられ、このテスト回路
ブロック３は第１１図におけるレジスタ群６を除いた回
路部分３′に対応する。ここで「マクロＪとはゲートア
レイ設計時における設計の単位となる回路である。

内部機能回路を構成する機能ブロック２ａ〜２ｆの各々
に対応して、テスト用データレジスタ４ａ〜４ｆが配置
される。

チップ１の外周部に設けられた入出力セル（人出力バッ
ファ）はピン端子（またはボンディングパット）ＰＴを
含む。この入出力セル５とチップ内部領域との間に、入
出力セル５に含まれるようにバウンダリ・スキャンレジ
スタ１６が形成される。

この半導体チップ１の内部領域において、データレジス
タ４ａ〜４ｆおよびバウンダリ・スキャンレジスタ１６
とテスト回路ブロック３との間には、テストデータ入出
力信号線およびデータレジスタ４ａ〜４ｆおよび１６へ
の制御信号線１０が配設される。また、各機能モジュー
ル２ａ〜２ｆ相互間およびこの機能ブロック２ａ〜２ｆ
と入出力セル５との間には通常動作時の信号を伝達する
ための信号線が配設される。この第１２図においては、
図面を簡略化するためにテストデータ入８力信号線１０
のみを代表的に示す。

［発明が解決しようとする課題］ 今、第１２図に示すチップの機能に新たな機能を付加し
て高機能なチップを実現するいわゆる階層化設計を実現
する場合について考える。

このような階層化設計を行なう場合、利用される元のチ
ップの物理的なレイアウトを変更せず、そのまま利用す
ることが多い。これにより、既存回路の再設計を回避し
て開発コストの低減を図る。

また、このようにレイアウトが固定された回路を用いる
ことによりこの部分の性能を予め保証することが可能と
なる。通常このようなチップの回路設計において、機能
ブロックはライブラリとして保存されており、このライ
ブラリ化された機能ブロックを用いてチップ上の回路の
レイアウトを自動的に行なういわゆるコンピュータ支援
設計（ＣＡＤ）が利用されており、このようなライブラ
リ化された機能ブロックはその性能が予め保証されてい
る。

金策１２図に示すチップを利用して新たな機能を備えた
チップを実現する場合を考える。このような階層化設計
により得られるチップの構成としては第１３図に示すよ
うな構成か考えられる。

第１３図は、階層設計されたチップのレイアウトを示す
図であり、第１２図に示すチップ１の内部領域（バウン
ダリ・レジスタ１６および入出力セル５を除く傾城）を
取ａして得られる複合回路ブロック１ａと、新たに付加
された機能回路ブロック２ｇ、２ｈ、２ｉ、２ｊおよび
２ｋを含む。

この新たに形成されたチップ１ｂはまたバウンダリ・ス
キャン規格に従うためにテスト回路３ｂを備えている。

また各機能ブロック２ｇ〜２にの各々にはそれぞれテス
トデータを伝達するためのテストデータレジスタ４ｇ〜
４ｋが配設されており、これらのテストデータレジスタ
４ｇ〜４ｈの各々はテスト回路３ｂにより動作制御され
る。

複合回路ブロック１ａは、チップ１の内部領域をそのま
ま利用しているため、その内部領域にテスト回路ブロッ
ク３ａを含む。このテスト回路ブロッ＆３ａと新たなテ
スト回路ブロック３ｂとは、内部機能回路の構成および
機能に無関係に一定の構成を有しているため、これらは
共通の機能を有しかつ同一の構成成分を有している。テ
スト回路ブロック３ａは複合回路ブロック１ａの内部に
存在する機能ブロック２８〜２ｆのテストを行なうため
に用いられ、テスト回路ブロック３ｂは、新たに付加さ
れた機能ブロック２ｇ〜２にのテストを実行するために
用いられる。

第１３図に示すような構成の場合、共通な機能を有する
テスト回路ブロックが２重に必要とされる。このため、
テスト回路ブロックのための面積およびテストピンが１
個の場合に比べて２倍必要とされ、チップ上の面積利用
効率が劣化するとともに、外部ビン端子が余分に必要と
なるという問題が生じる。

また、１チツプとしてこの回路装置を実現しているにも
かかわらず、この回路のテストは、複合機能ブロック１
ａの部分とその他の新たに付加された回路ブロック（機
能ブロック）の部分とあたかも２チツプを扱う構成とな
り、テスト実行シーケンスおよびテストパターンか複雑
となるという問題か生じる。

また、テスト回路は各チップごとに共通に必要であり、
特に命令レジスタ、バイパスレジスタおよび制御回路（
ＴＡＰコントローラ）等は、チップ内部の機能ブロック
の構成に依存しない共通した回路を必要とする場合が多
い。しかしながら、このテスト回路においては、内部機
能ブロックにおけるテストデータレジスタの数に従って
マルチプレクサの規模が異なり、このためテスト回路は
各チップ設計ごとに再設計する必要がある。したがって
、チップ内部領域にテスト回路ブロックを含めるのは不
必要であると言える。

また、階層的な設計を実現する場合、第１４図に示す構
成も考えられる。第１４図に示すチップ構成においては
、テスト回路ブロックとしては、複合機能ブロック１ａ
内に存在するテスト回路ブロック３のみである。このテ
スト回路ブロック３により、複合機能ブロック１ａ内に
存在する機能フロック２ａ〜２ｆと、新たに付加された
機能ブロック２ｇ〜２にすなわちチップ１ｂ内に存在す
るすべての機能ブロックのテストが実行される。

このレイアウトを実現する場合、第１２図に示すチップ
１の内部領域をそのまま利用して実現するためには、テ
スト回路ブロック３により、新たに付加された機能ブロ
ック２ｇ〜２ｈに対して設けられたテストデータレジス
タ４ｇ〜４にそれぞれを制御する必要がある。このため
テスト回路ブロック３においては、この新たに付加され
る回路ブロックに対応する入力すなわちテストデータ入
力端子から与えられるテストデータＴＤＩを受け、各新
たに付加されたテストデータレジスタへ伝達するための
入力部分および、この新たに付加された回路ブロックの
８カをも選択して新たにテスト出力データＴＤＯを導出
するために、この付加されたデータレジスタをも合わせ
て選択可能とするように第１のマルチプレクサを、各々
予めこのような新たに付加される部分を考慮して設計す
る必要がある。このような場合、テスト回路ブロック３
に冗長なテストデータ入出力線およびその制御線などを
予め設計しておく必要があるため、複合機能ブロック１
ａの元となるチップ１においては不必要に面積を占有す
るテスト回路が用いられることとなり面積利用効率が低
下する。また、すべての可能なチップ設計を考慮してテ
スト回路を設計することはほとんど不可能であると言え
る。

また、第１４図に示すような構成の場合、複合機能ブロ
ック１ａ内にテスト回路ブロック３が設けられているた
め、この領域へ新たに付加された機能ブロックに対応す
るテストデータレジスタ４ｇ〜４にへのデータ入出力線
および制御線が配設されるため、このようなテストデー
タ入出力線および制御信号線の局所集中化が起こり、こ
のため配線領域の占有面積が増加するという問題が生じ
る。このため、チップ１ｄの面積利用効率が低下する。

さらに、第１２図に示すチップ１を利用して階層的な設
計を実現する場合、第１５図に示すチップ１ｂのレイア
ウトも考えることができる。この第１５図に示すチップ
１ｂのレイアウトにおいては、複合機能ブロック１ａに
おいてテスト回路ブロックが削除されており、この複合
機能ブロック１ａ内の機能ブロック２ａ〜２ｆのテスト
は新たに設計されたテスト回路ブロック３により実行さ
れる。したがって、このチップ１ｂのレイアウトにおい
てはテスト回路ブロック３によりこのすべての機能ブロ
ック２ａ〜２にのテストが実行される。

しかしながら、この第１５図に示すチップ１ｂのレイア
ウトは、第１２図に示すチップ１の内部領域をそのまま
利用して実現することはできない。

スナわち、第１２図に示すチップ１のレイアウトを複合
機能ブロック１ａに変換する際に、この第１２図に示す
チップ１内に存在するテスト回路ブロック３を削除し、
機能ブロック２ａ〜２ｆのテストデータ入出力線および
制御信号線１０ａをこの複合機能ブロック１ａの外部か
ら直接入出力可能に再構成する必要がある。このテスト
回路ブロックのみをチップ１の内部領域の物理的レイア
ウトから削除して基本モジュールとして用いることは非
常に困難である。すなわち、第１２図に示すチップ１の
物理的レイアウトは、その内部領域にテスト回路ブロッ
クを含んでその性能が保証されており、単純にテスト回
路ブロックのみをその物理的レイアウトから削除した場
合、その性能を確実に保証することができなくなり、所
望の性能をもったチップを得ることができなくなる場合
が生じる。

またたとえこの複合機能ブロックをチップ１から取出し
て基本モジュールとして用いるために、階層化設計時に
おいてこのテスト回路ブロックをその物理的レイアウト
から削除した場合、この回路ブロック領域が空き領域と
なり、複合機能ブロック１ａの面積利用効率が低下し、
最適なレイアウトを得ることができなくなるという問題
が生じる。

以上のように、従来の集積回路装置のレイアウトにおい
ては、各チップに共通した機能を有する回路ブロックが
、通常のシステム動作で用いられる機能ブロックと同等
にチップ内部領域に配置されているため、たとえばこの
チップを１つの複合機能単位としてさらに大規模かつ高
機能なチップ設計の際に利用する階層化設計を行なう場
合、最適なレイアウトを有するチップを得ることができ
なくなるという問題が生じる。

それゆえ、この発明の目的は、上述の従来の半導体集積
回路装置の有する欠点を除去する改良されたレイアウト
を備える半導体集積回路装置を提供することである。

この発明の他の目的は、複数のチップにおいて共通して
存在する回路ブロックを各チップの物理的レイアウトか
ら容易に削除することのできるレイアウトを備えた半導
体集積回路装置を提供することである。

この発明のさらに他の目的は、階層化設計を容易に実現
することのできるレイアウトを備えた半導体集積回路装
置を提供することである。

この発明のさらに他の目的は、必要最少限の回路ブロッ
クのみを備える半導体集積回路装置を提供することであ
る。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、矩形状の半導体
チップ上の第１の矩形状領域に形成され、該半導体集積
回路装置固有の機能を実現する内部機能回路と、この第
１の矩形領域と異なる第２の矩形領域に形成され、該集
積回路装置の内部機能回路が実現する機能と無関係に、
一定の固定された機能を実現する一定機能向は回路とを
備える。

［作用］ 第１の矩形領域がチップ内部領域として用いられる。こ
の各チップに共通に用いられる一定機能向は回路はこの
第１の矩形領域と異なる第２の矩形領域に形成されてお
り、この第２の矩形領域は第１の矩形領域と独立な領域
であり、容易にその物理的レイアウトから内部機能ブロ
ックのレイアウトに影響を及ぼすことなく削除すること
ができる。

このとき、各内部機能回路はその第１の矩形領域内にお
いて最適の面積利用効率を実現するようにレイアウトさ
れており、また内部領域として作成されているため、そ
の性能も保証されており、これにより容易にこの内部領
域を用いて階層化設計を実行することができる。

［発明の実施例］ 第１図はこの発明の一実施例である半導体集積回路装置
のチップのレイアウトを示す図である。

第１図において、矩形状の半導体チップ１は第１の矩形
領域１２０ａと第２の矩形領域１２０ｂを含む。この第
１および第２の矩形領域１２０ａおよび１２０ｂはこの
半導体チップ１の内部領域を形成する。第１の矩形領域
１２０ａには、この半導体チップ１上に形成される半導
体集積回路装置固有の機能を実現する機能ブロック２ａ
〜２ｆが配置される。第２の矩形領域１２０ｂには、こ
の半導体集積回路装置が実現する機能動作と無関係な一
定の機能を実現するテスト回路ブロック３が形成される
。この第１の矩形領域１２０ａと第２の矩形領域１２０
ｂは同じ幅を有しており、かつ互いに独立な領域であり
、その−辺を共有している。

内部領域（矩形領域１２０ａおよび１２０　ｂ）の周辺
には、バウンダリ・スキャンレジスタ１６および入出力
セル５が形成される。

この第１の矩形領域１２０ａ内の機能ブロック２ａ〜２
ｆの各々には、テストデータを伝達するためのテストデ
ータレジスタ４ａ〜４ｆがそれぞれ配設される。このテ
ストデータレジスタ４ａ〜４ｆは第２の矩形領域１２０
ｂに形成されたテスト回路ブロック３とテストデータ入
出力線および制御信号線からなる配線１０により相互接
続される。この第１の矩形領域１２０ａにおいては各機
能ブロック２８〜２ｄはその面積利用効率が最適となる
ようにレイアウトされる。

したがって、この構成において第１および第２の矩形領
域１２０ａおよび１２０ｂを内部領域として用いたとし
ても、この第２の矩形領域１２０ｂをこのチップ１の内
部領域から削除する場合、第１の矩形領域１２０ａは第
２の矩形領域１２０ｂと独立であり、このテスト機能回
路ブロック３の削除は容易に実行することができ、この
テスト回路ブロック３を削除しても第１の矩形領域１２
０ａにおける機能ブロック２ａ〜２ｆのレイアウトは何
ら影響を受けない。

このテスト回路ブロック３は、多種のＬＳＩ（大規模集
積回路）において共通なものとして固定化可能であり、
ハードマクロな回路ブロック（そのレイアウトが固定さ
れた回路ブロック）として実現することができる。また
、バウンダリ・スキャンにおいては４本のテスト用入出
力端子すなわちＴＭ（テストモード選択端子）、ＴＣＫ
（テストクロック入力端子）、ＴＤＩ　（テストデータ
入力端子）、およびＴＤＯ（テストデータ出力端子）も
種々のＬＳＩにおいて共通に必要なものとして固定可能
であり、そのビン端子を固定して設定することもできる
。

このテスト回路ブロック３における命令レジスタ、命令
デコーダ、制御回路（ＴＡＰコントローラ）、マルチプ
レクサ等の配置は任意である。しかしながら、このよう
に半導体チップ１の一辺に沿って矩形状にテスト回路ブ
ロック３を設けることにより、各機能ブロック２ａ〜２
ｆ対応に設けられたテストデータレジスタ４ａ〜４ｆと
テスト回路ブロック３とを接続する信号配線を広範囲に
分散させることが可能となり、配線の局所集中化を防止
することが可能となり、レイアウト効率を向上させるこ
とができる。

第２図は第１図に示す回路を再利用して階層化設計を行
なって新たなチップを作成した際のこの新たなチップの
レイアウトを示す図である。第２図において、チップ１
ｂは、複合機能ブロック１ａと、新たに付加された機能
ブロック２ｇ〜２ｋを含む。この複合機能ブロック１ａ
は第１図に示す第１の矩形領域１２０ａのみを利用して
おり、このチップ１ａにおいて第２の矩形領域１２０ｂ
に設けられていたテスト回路ブロック３は利用されてい
ない。この場合においても第１の矩形領域１２０ａの物
理的レイアウトは固定されているため、その性能は保証
されている。また、この再利用にあたって、チップ１ａ
はその第１の矩形領域１２０ａのみが内部領域として登
録されておれば、この第１の矩形領域１２０ａのみを取
出して利用することができる。

この新たなチップ１ｂは、さらにその第２の矩形領域１
２１ｂに、この新たに設計されたテスト回路ブロック３
を含む。このテスト回路ブロック３はチップ１ｂの一辺
と同等の幅を有している。

このテスト回路ブロック３は、第１図の場合と同様、入
出力セル５とチップ１ｂの内部領域すなわち第１の矩形
領域１２１ａとの間に設けられる。

この第２図に示すチップのレイアウトにおける、複合機
能ブロック１ａにおいては、各機能ブロック２ａ〜２ｆ
はこの第１の矩形領域１２０ａの外部から制御信号およ
びテストデータの入出力を行なうため、その配線領域の
変更は行なう必要がなく、この新たに形成されたチップ
１ｂにおいて、この新たな第２の矩形領域１２１ｂに形
成されたテスト回路ブロック３に対し最適なレイアウト
で配線領域が設定される。

この第２図に示すチップ１ｂのレイアウトは、第１図の
場合と同様箱１の矩形領域１２１ａと第２の矩形領域１
２１ｂとがそれぞれ独立な領域を形成しているため、こ
のチップ１ｂを用いてさらに階層化設計することもでき
る。

なお、第１図および第２図に示すチップのレイアウトに
おいては、テスト回路ブロック３は入出力セル（入出力
バッファ）５の内部側のチップ内部領域に形成されてい
る。しかしながら、このテスト回路ブロックは、矩形領
域を形成するという条件を満足する限り、第３図に示す
ように入出力セル（人出力バッファ）５の外側に設ける
ことも可能である。

第３図はこの発明の他の実施例である半導体集積回路装
置のチップ上のレイアウトを示す図である。第３図にお
いて、テスト回路ブロック３は、チップ１ｂの一辺に沿
って配置される入出力セル（人出力バッファ）５の外周
に沿って配置される。

このテスト回路ブロック３が形成される第２の矩形領域
１２２ｂはチップ１ｂの内部領域を形成する第１の矩形
領域１２２ａと同一の幅を有している。この第１の矩形
領域１２２ａ内の各機能ブロック２ａ〜２にとテスト回
路ブロック３との間のテストデータ入出力線および制御
信号線を配設するために、入出力セル（人出力バッファ
）５およびバウンダリ・スキャンレジスタ１６の特定の
領域に配線領域４０が設けられる。この配線領域４０に
配設される信号配線とバウンダリ・スキャンレジスタ１
６を直列に接続するための信号線とは互いに交差するだ
けであり、この配線領域４０の信号配線はバウンダリ・
スキャンレジスタ１６のシフトレジスタ構成に悪影響を
及ぼさないようにされる。この第３図に示すようなチッ
プレイアウトであっても、チップ１ｂの内部領域が第１
の矩形領域１２２ａにより構成されるため、階層化設計
においてこのチップ１ｂをさらに利用するにあたってテ
スト回路ブロックを容易に削除することができる。また
、この第３図に示す構成においても配線領域４０はチッ
プ１ｂの一辺に沿って分散して設けられているため、第
１図および第２図に示す構成の場合と同様、配線の局所
集中化を避けることができる。

第４図は、第１図に示す破線ブロック１００の構成をよ
り詳細に示す図である。第４図において、チップ１辺に
配置された入出力セル（人出力バッファ）５のうち特定
の４つの入出力セル２１，２２．２３および２４がテス
トアクセスポートを構成する。すなわち、この入出力セ
ル２１〜２４はテストデータ入力部、テストデータ出力
部、テストモード選択信号入力部およびテストクロック
信号入力部として用いられる。バウンダリ・スキャンレ
ジスタ１６は、この入出力セル５内に形成される。この
バウンダリ・スキャンレジスタ１６は、入力セルの出力
データまたは出力セルへの入力データを転送可能なよう
に入出力セルに接続される。

入出力セル５，２１〜２４に対しては、信号入出力ノー
ド２７が設けられる。

テスト回路ブロック３の入出力セルの反対側には、信号
入出力ノード２５および２６が設けられる。入出力ノー
ド２６は、入出力ノード２７と信号線２８を介して接続
される。この入出力ノード２６は、入出力セル５から入
出力ノード２７および配線２８を介して与えられる通常
動作用の信号を受け、信号配線３０を介してチップ内部
領域に形成された機能ブロックへ伝達する。

入出力ノード２５は信号配線２９を介して、テスト用に
形成されたレジスタ（たとえば４ｅおよび４ｆ）に接続
される。

このテスト回路ブロック３の回路設計にあたっては、ま
ず入出力セル５とチップ内部の機能ブロックとを接続す
るために用いられる配線２８およびテスト用入出力ノー
ド２５が予め配置される。

この入出力ノード２６の配置は、チップ１の入出力セル
５にそれぞれ対応するように設けてもよく、またこのテ
スト回路ブロック３の所定の領域に配線領域１５０を設
けておき、この配線領域１５０にのみ信号配線２８を配
設して入出力ノード２６と入出力セル５とを接続する構
成としてもよい。

また入出力ノード２５は、チップ１内部の機能ブロック
の配置に応じて適当に分散させて配置してもよく、また
特定の配線領域を利用してその特定の配線領域のみに設
ける構成であってもよい。この特定の領域に配線領域を
設ける構成は、たとえば第３図に示すテスト回路ブロッ
ク３の構成に対応する。

テスト回路ブロック３の具体的な回路設計にあたっては
、この配線２８および入出力ノード２５を配置した後、
最適な面積利用効率を与えるように回路のレイアウトが
行なわれる。

また信号配線２８は、このテスト回路ブロック３の特定
の配線領域が用いられる場合には、通常の信号配線と同
様の工程で形成され、このテスト回路内部の回路の配線
と交差する場合にはスルー配線が用いられる。

上述のテスト回路ブロックは、多種の半導体集積回路装
置において共通な構成を有するものとして固定化可能で
あり、ハードマクロな回路ブロック（レイアウトが固定
された回路ブロック）として実現することができる。

またテスト用入出力端子２１〜２４も種々の半導体集積
回路装置において共通に必要なものとして固定すること
ができ（テストアクセスポートに４本の信号線が必要な
ことは標準化されている）、第４図に示すようにテスト
回路ブロック３とテスト用入出力セル２１〜２４を合わ
せてハードマクロな回路ブロックとして実現してもよい
。

なお上記実施例においては、一定機能向は回路として、
バウンダリ・スキャン設計のテスト回路を例にとって説
明したが、この一定機能向は回路はこのテスト回路に限
定されず、複数の半導体集積回路装置においてその内部
機能動作にかかわらず共通に用いられる機能を実現する
回路であれば上記実施例と同様の効果を得ることができ
る。

［発明の効果コ 以上のようにこの発明によれば、半導体集積回路装置側
々に固有の機能を実現する内部機能回路とこの内部機能
回路が実現する機能と無関係な一定の機能を実現する一
定機能向は回路とをそれぞれ別々の同一幅の独立の矩形
領域に形成したので、階層化設計の場合この一定機能向
は回路を容易に削除することが可能となり、階層化設計
を容易に行なうことができる。また、この階層化設計に
おいて頻繁に利用される内部機能回路がレイアウトの変
更なしに利用することができるので、この回路構成のラ
イブラリ化を容易に行なうことができる。

また、一定機能向は回路は内部機能回路を含む第１の矩
形領域と同一幅を有する第２の矩形領域に形成されてい
るため、この一定機能向は回路の信号入出力線を広範囲
に分散させることが可能となり、配線の局所集中化を避
けることができ、チップ上のレイアウト効率を改善する
ことができる。

特に、チップにおいてパッド位置が規格化されており、
チップ内部領域がレパートリ−（規格）化されたチップ
においてこの発明によるレイアウトを用いる場合、チッ
プの内部領域が規格化されているため、一定機能向は回
路ブロックをこのチップの一辺に配置するのが容易であ
り、同様にこのようなレパートリ−化されたチップのラ
イブラリ化を容易に行なうことができる。

また、一定機能向は回路は、その回路部分が複数の半導
体集積回路装置において共通に用いられるため、その回
路ブロックのハードマクロ化が容易であり、一定機能向
は回路の高集積化が可能となり、システムとして使用す
ることのできるチップ内部領域を増加させる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体集積回路装置
のチップ上のレイアウトを概略的に示す図である。第２
図は第１図のチップのレイアウトを再利用して実現した
より大規模なチップのレイアウトを示す図である。第３
図はこの発明の他の実施例である半導体集積回路装置の
チップ上のレイアウトを概略的に示す図である。第４図
は一定機能向は回路（テスト回路ブロック）と入出力セ
ルの部分をより具体的に示す拡大詳細図である。 第５図は従来のスキャン設計の原理的構成を示す図であ
る。第６図は従来のスキャンパス方式の具体的構成の一
例を示す図である。第７図はバウンダリ・スキャン方式
のボード上のチップ接続の一例を示す図である。第８図
はバウンダリ・スキャン方式におけるチップの内部テス
トモードを例示する図である。第９図はバウンダリ・ス
キャン設計における外部テストモードを説明するための
図である。第１０図はバウンダリ・スキャン方式におけ
るサンプルモードを説明するための図である。 第１１図はバウンダリ・スキャン方式において用いられ
る標準化されたテスト回路の構成を示すブロック図であ
る。第１２図は従来の半導体集積回路装置のチップ上の
物理的レイアウトを示す図である。第１３図は第１２図
に示すチップを用いて階層設計を行なった際に得られる
チップのレイアウトを示す図である。第１４図は第１２
図に示すチップのレイアウトを再利用して階層設計を行
なった際に得られるチップの他の物理的レイアウトを示
す図である。第１５図は第１２図に示すチップを再利用
して階層化設計を行なった際に得られるさらに他のチッ
プの物理的レイアウトを示す図である。 図において、１．１ａ、、ｌｂはチップ、２ａ〜２には
機能ブロック、３，３′　はテスト回路ブロック、４ａ
〜４ｆはテストデータレジスタ、５は入出力セル、１２
０ａ、１２１ａ、１２２ａは第１の矩形領域、１２０ｂ
、１２１ｂ、１２２ｂは第２の矩形領域、４０．１５０
は配線領域である。 なお、図中、同一符号は同一または相当部分を示す。 も３図 も８図 ＴＤＩ　　テスト・７”−７入カピシ ＴＤＯす入ト　ｒ−ｙ工〃セ°シ ＰＴＵＬ！１−１わμｆｆイ寡７）仁ｉン）５図 高６図 見１２図 も も１５０ 手 続 補 正 書（自発） 平成３年ｌＯ月１日 事件の表示 平成２年特許願第２３１６４３号 発明の名称 補正をする者 事件との関係 住所 名称 代表者 半導体集積回路装置

Claims (1)

1. 【特許請求の範囲】 矩形状の半導体チップ上に形成される半導体集積回路装
   置であつて、 前記半導体チップ上の第１の矩形領域に形成され、該半
   導体集積回路装置に固有の機能を実行するための内部機
   能回路と、 前記半導体チップ上の前記第１の矩形領域と異なる第２
   の矩形領域に形成され、前記内部機能回路の実現する機
   能と無関係な、固定された機能を実行する一定機能向け
   回路とを備える、半導体集積回路装置。