KR100394575B1 - 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로 - Google Patents

반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로 Download PDF

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Abstract

패키지 핀배치의 부담을 줄이고 반도체 메모리 칩 내부의 정상동작 정보를 디지털 또는 아나로그 형태로 출력하기 위해, 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 방법은, 상기 테스트용 회로를 제어하여 상기 반도체 메모리의 정상동작 모드에서 상기 내부 정보를 상기 테스트용 회로의 테스트 핀을 통해 선택적으로 출력하는 것을 특징으로 한다.

Description

반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력방법 및 그에 따른 출력회로{method for outputting internal information through test pin in semiconductor memory and output circuit therefore}
본 발명은 반도체 메모리에 관한 것으로, 특히 출력핀을 추가함이 없이도 반도체 메모리의 내부정보를 선택적으로 출력시킬 수 있는 방법 및 그에 따른 출력회로에 관한 것이다.
회로 설계 및 소자제조 기술의 진보에 힘입어 단일의 집적회로 칩내에 구현되는 회로소자들의 집적도가 증가됨에 따라 BIST(Built In Self Test)회로 등을 사용하여 칩내의 회로소자들의 각종 전기적 특성 및 기능적 특성 등을 진단하는 테스트 작업의 중요성은 날로 증가되고 있다. 왜냐하면 테스팅은 반도체 메모리 칩의 불량유무를 검사하거나 수율의 향상을 위해 결함난 부분을 분석하여 생산공정에 피드백하는데 필요한 필수적 작업이기 때문이다. 반면에 집적회로의 고집적화에 따라 집적회로 칩의 효과적인 테스팅은 더욱 더 어려워지고 그에 따른 테스트 비용은 증가되고 있는 실정이다.
그러한 고집적회로의 테스팅에 관련된 여러 가지 문제점들을 줄이기 위해 집적회로들을 모아 함수적인 모듈을 형성하고 그 모듈들을 규합하여 시스템을 형성하는 계층적 시스템 설계가 활발히 진행되어져 왔다. 이에 따라, 보오드 또는 시스템 레벨의 테스트에 있어서 보다 체계적인 용이화 설계(DFT:Design For Testability)방법이 요구되었다. 그러한 요구에 따른 하나의 해결방안으로서 1980년대 후반의 JTAG(Joint Test Action Group)에서 연구중이던 바운더리 스캔(boundary scan) 설계가 IEEE에 의해 1990년에 표준화된 바 있다. 본 분야에서 폭넓게 채용되고 있는 상기 JTAG 규격은 IEEE 1149.1, IEEE 스탠다드 테스트 억세스 포트 및 바운더리 스캔 아키텍쳐로서 정의되며, IEEE 스탠다드 1149.1 은 테스트 억세스 포트 및 바운더리 스캔 아키텍쳐를 설명하는 참고문헌 IEEE computer society press,1990에 개시되어 있다.
결국, 표면 마운트(surface mount), 테이프 오토메이트 본딩(tape automated bonding), 미니어쳐라이즈드 콤퍼넌트(miniaturized components), 멀티 칩 모듈(MCM), 복합 에이직(complex ASICs)등으로 구성된 시스템 보오드를 테스트할 경우에 발생되는 노드 억세스 문제(code access problem)나 올 노드 테스트(all node test)문제를 해결하기 위하여 IEEE 에서는 디바이스 메뉴팩쳐링(device manufacturing)과 부하 회로 보오드 테스팅(loaded circuit board testing)의 표준을 제시하였는데 그 것이 바로 상기 JTAG(Joint Test Action Group)인 것이다.
통상적으로, 대개 BGA(ball grid array)패키지를 사용하는 스태이틱 랜덤 억세스 메모리등과 같은 반도체 메모리 칩에는 칩의 테스팅을 위해 JTAG로직이 내부에 채용되어 있다. 상기 SRAM에서는 각각의 디바이스 핀과 내부 로직사이에 시프트 레지스터를 두고 디바이스를 테스트하는 바운더리 스캔 테스트를 수행시 현재로서는 각각의 핀에 대한 쇼트(short)와 오픈(open)의 유무 정도만을 체크한다. 그러한 이유는 상기한 JTAG IEEE 1149.1 표준을 상기 SRAM에서 모두 구현할 경우 신호지연 문제와 칩 크기의 오버헤드 문제가 발생하기 때문이다.
일반적으로, 상기 JTAG로직과 같은 테스트 회로는 반도체 메모리 칩이 정상으로 동작하는 상태가 아닌 특정한 동작 모드 예컨대 테스트 모드에서 동작된다. 따라서, 테스트 모드에서만 칩의 결함을 체크할 뿐 칩의 정상동작 시의 동작상태를 체크하는 것은 곤란하다.
한편, 반도체 메모리의 설계자들 또는 사용자들은 칩을 테스트 모드로 두고 테스트하는 통상적인 테스팅과는 달리, 칩이 정상적으로 동작되고 있는 상태에서칩 내부의 각종 신호들의 상태를 모니터링하기를 원한다. 설계자들 입장에서는 메모리 제품의 개발 초기단계에서 칩 내부의 정보를 칩 외부에서 알 수 있다면 반도체 메모리의 각 기능블록에 대한 효율적인 평가를 할 수 있다. 그러면 제품의 개발 기간이 단축될 수 있기 때문이다. 또한, 사용자들은 반도체 메모리를 시스템에 잘 적용하기 위하여 반도체 메모리에 내장된 주변회로들의 내부 기준전압 및 내부 타이밍 딜레이등을 체크해볼 수 있기를 요구한다. 특히, 사용자들은 고속 인터페이스를 갖는 반도체 메모리에 있어서 내부 기준전압과 데이터 샘플링 클럭등을 외부의 디지털 신호로써 제어할 수 있게 하는 옵션을 요구하고 있다. 그러므로, 반도체 메이커는 사용자들의 요구에 부응하여 그러한 옵션을 만족시키는 기능을 제공할 필요가 있다. 그러한 경우에 무턱대고 반도체 메모리 칩에 패키지 핀을 추가로 할당하는 것은 매우 곤란하다. 왜냐하면, 비교적 고정된 패키지 사이즈를 갖는 고집적 반도체 메모리에서 메모리의 동작에 필요한 패키지 핀들의 배치만 해도 어려운 상황이기 때문이다. 결국, 반도체 메모리의 집적도는 빠르게 높아지는 추세이지만 패키지의 사이즈는 쉽게 변하기 어려우므로 패키지 핀 할당 문제는 매우 크리티컬한 것이다. 그러므로 반도체 메모리의 직접적인 동작과는 관련이 적은 테스트용 핀들은 패키지 핀 할당의 부족현상에 기인하여 최소화되는 것이 바람직함을 알 수 있다.
종래에는 위와 같은 핀 할당 부족현상 때문에 칩이 정상적으로 동작할 때 테스트 용도에 맞게 구현된 테스트 회로로써 칩의 내부 상태를 칩의 외부에 있는 패키지 핀을 통해 모니터링하기가 어려웠다. 그러므로 시뮬레이션 등을 통한 예측 평가를 하였으므로 내부 정보의 테스트에 대한 신뢰성이 떨어진다.
상기한 바와 같이 종래에는 칩의 정상동작시 내부 정보를 출력하는 패키지 핀을 별도로 할당하기 어려워, 칩의 내부 상태를 정확히 모니터링하기가 곤란한 문제가 있었다.
따라서, 칩의 정상동작시 보다 적은 개수의 핀들을 통하여 다양한 종류의 내부 신호들의 상태를 확실히 모니터링하기 위한 개선된 기술이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 개선된 기술을 제공함에 있다.
본 발명의 다른 목적은 보다 적은 개수의 핀들을 통하여 칩의 정상동작시에 나타나는 다양한 종류의 내부 신호들의 상태를 확실히 모니터링하기 위한 방법 및 회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리의 정상동작 모드에서 내부 정보를 기존의 테스트용 핀을 통해 외부로 출력시킬 수 있는 내부정보 선택적 출력방법 및 그에 따른 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리의 내부전원전압 또는 기준전원전압에 관련된 정보를 별도의 테스트용 출력 핀을 추가함이 없이도 디지털 혹은 아나로그 신호의 형태로 외부로 출력시킬 수 있는 내부정보 선택적 출력방법 및 그에 따른 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 휴지 핀을 사용하여 칩의 정상동작시 반도체 메모리의 내부 정보를 외부에서 모니터링할 수 있는 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 패키지 핀의 추가 없이 칩의 정상동작시의 각종 내부 정보를 설계자와 사용자에게 직접 모니터링할 수 있게 하여 테스트의 신뢰성을 개선하는데 있다.
상기한 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 방법은, 상기 테스트용 회로를 제어하여 상기 반도체 메모리의 정상동작 모드에서 상기 내부 정보를 상기 테스트용 회로의 테스트 핀을 통해 선택적으로 출력하는 것을 특징으로 한다.
본 발명의 다른 양상에 따라 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 출력회로는, 상기 테스트용 회로가 노말상태로 동작될 시 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터를 상기 테스트용 회로의 출력단으로 출력하는 출력버퍼와; 상기 테스트용 회로가 설정된 내부정보 출력모드로 동작될 시 제1제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 디지털 내부 정보를 상기 출력버퍼에 제공하는 디지털 신호 전송부와; 상기 테스트용 회로가 상기 내부정보 출력모드로 동작될 시 제2 제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 아날로그 내부 정보를 상기 출력단으로 제공하는 아나로그 신호 전송부와; 외부 인가 데이터에 응답하여 상기 테스트용 회로를 제어하며 상기 외부 인가 데이터가 설정된 내부정보 출력모드로의 진입을 가리킬 시 상기 디지털 신호 전송부 및 상기 아나로그 신호 전송부에 상기 제1,2 제어신호를 인가하여 선택된 내부 정보가 상기 출력단으로 출력되도록 하는 제어로직부를 구비함을 특징으로 한다.
상기 반도체 메모리가 스태이틱 랜덤 억세스 메모리인 경우에 상기 테스트용 회로는 바운더리 스캔 테스트를 행하는 JTAG 회로일 수 있다. 또한, 상기 디지털 내부정보는 상기 반도체 메모리 칩 내부의 프로그래머블 임피던스 코드, 내부 클럭 딜레이 코드, 내부 기준 코드, 또는 센스 앰프 딜레이 코드 중의 적어도 하나일 수 있고, 상기 아날로그 내부정보는 상기 반도체 메모리 칩 내부의 기준전압, 내부전원전압, 내부전원전압의 기준전압, 또는 프로그래머블 임피던스 기준전압 레벨 중의 적어도 하나일 수 있다.
상기한 본 발명의 구성에 따르면, 반도체 메모리의 정상동작 모드에서 내부 정보를 기존의 테스트용 핀을 통해 외부로 출력시킬 수 있다.
도 1은 테스트 회로를 내장한 통상적인 반도체 메모리 장치의 블록도
도 2는 도 1중 JTAG 회로(100)의 상세블록도
도 3은 도 2의 회로에 관련된 테스트 데이터 입력 타이밍도
도 4는 본 발명의 실시 예에 따른 내부정보 출력회로의 블록도
도 5는 도 4에 따라 도 2의 회로와 연결 가능한 내부정보 출력회로의 구체 블록도
도 6은 도 5의 회로의 내부정보 출력과 관련된 동작천이 상태 다이아그램
이하에서는 반도체 메모리의 내부전원전압 또는 기준전원전압에 관련된 정보를 별도의 테스트용 출력 핀을 추가함이 없이도 디지털 혹은 아나로그 신호의 형태로 외부로 출력시킬 수 있는 본 발명의 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.
도 4에는 본 발명의 실시 예에 따른 내부정보 출력회로의 블록도가 도시된다. 도 4를 참조하면, 내부정보를 외부로 출력하기 위한 출력회로는, 각종 아나로그 신호들을 선택하는 멀티플렉서(240)와, 상기 멀티플렉서(240)의 선택출력을 출력단(OPIN)으로 전송하기 위한 전송부(250)로 이루어진 아나로그 신호 전송부를 포함하며, 또한, 제어로직부(150)에서 제공되는 디지털 코드에 따라 복수 비트의 디지털 데이터를 발생하는 코드 발생부(340)와, 상기 코드 발생부(340)의 출력에 응답하여 각종 디지털 데이터를 생성하는 디지털 데이터 생성부(350)와, 상기 각종 디지털 데이터 및 테스트 모드에서 생성된 테스트 데이터중 하나를 선택하는 셀렉터(127)와, 상기 셀렉터(127)의 출력 또는 입력된 명령 데이터를 선택적으로 출력하는 멀티플렉서(129)로 구성된 디지털 신호 전송부를 구비한다. 그리고, 상기 출력회로는 테스트용 회로가 노말상태로 동작될 시 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터를 상기 테스트용 회로의 출력단(OPIN)으로 출력하는 출력버퍼(133)와, 외부 인가 데이터에 응답하여 상기 테스트용 회로를 제어하며 상기 외부 인가 데이터가 설정된 내부정보 출력모드로의 진입을 가리킬 시 상기 디지털 신호 전송부 및 상기 아나로그 신호 전송부에 제어신호를 인가하여 선택된 내부 정보가 상기 출력단으로 출력되도록 하는 제어로직부(150)를 갖는다.
상기 도 4의 출력회로는, 본 발명의 목적에 맞도록 별도의 테스트 핀을 할당함이 없이 기존의 테스트용 핀(OPIN)을 통해 반도체 메모리의 정상동작 모드에서 생성되는 내부 정보를 외부로 출력시키기 위해, 기존의 테스트용 회로 예컨대 바운더리 스캔 테스트를 행하는 JTAG 회로에 합체되는 것이 바람직하다. 초고속 SRAM 칩에서는 도 1에 도시된 바와 같이 패키지 칩(110)내에서 SRAM(10)과 연결된 바운더리 스캔 테스트용 JTAG 회로(100)가 집적회로 테스터(90)와 통신하기 위하여 통상적으로 내장되어 있다. 본 발명의 실시 예에서는 상기 JTAG 회로(100)의출력핀(TDO)을 상기 출력단(OPIN)으로 활용하고 있다. 또한, 도 2에서 도시된 바와 같이 JTAG 회로(100)의 멀티플렉서(128) 및 출력버퍼(132)를 도 4의 멀티플렉서(129) 및 출력버퍼(133)로서 각기 활용하고, 도 2의 TAP 콘트롤러(130)를 도 4의 제어로직부(150)에 포함되게 한다. 이에 따라, 상기 테스트용 회로가 노말상태로 동작될 시에는 바운더리 스캔 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터는 상기 출력버퍼(133)를 통해 상기 출력핀(TDO)으로 출력되는 한편, 특별한 외부 인가 데이터를 상기 테스트용 회로로 제공하여 상기 테스트용 회로가 본 발명에서 설정된 내부정보 출력모드로 동작되도록 한 상태에서는 반도체 메모리의 정상동작 모드에서 생성되는 내부 정보가 상기 출력핀(TDO)으로 출력된다.
결국, 입력단(IN1)을 통해 인가된 바운더리 스캔 테스트 데이터를 상기 셀렉터(127), 멀티플렉서(129), 및 출력버퍼(133)를 차례로 통해 출력하는 제1출력 패스(PA1)이외에, 본 발명의 실시 예에서는 입력단(IN2)를 통해 인가된 아날로그 신호들을 상기 멀티플렉서(240) 및 전송부를 통해 출력하는 제2출력 패스(PA2)와, 입력단(IN3)을 통해 인가된 디지털 데이터를 상기 셀렉터(127), 멀티플렉서(129), 및 출력버퍼(133)를 차례로 통해 출력하는 제3출력 패스(PA3)를 더 가진다.
상기 제1,2,3출력 패스들(PA1,PA2,PA3)은 상기 제어로직부(150)에 의해 제어되어 각기 입력단들(IN1,IN2,IN3)을 통해 인가되는 정보들을 공통의 출력단(OPIN)으로 출력한다.
본 발명의 실시 예에서는 상기 내부정보 출력회로가 바운더리 스캔 테스트를행하는 JTAG 회로에 합체되는 경우에 대하여 설명되었지만, 타의 반도체 메모리에서도 테스트 로직을 가진 메모리라면 그 테스트 로직의 출력 핀을 활용할 수 있을 것이다.
이하에서는 JTAG 회로에 합체된 도 4의 구체적인 동작을 설명하기 위해 도 5를 참조한다. 도 5는 도 4에 따라 도 2의 회로와 연결 가능한 내부정보 출력회로의 구체 블록도이다. 도 5내의 바운더리 스캔 레지스터들(111)은 도 2내의 BSRs 블록(111)과 동일할 수 있다. 상기 바운더리 스캔 레지스터들(111)은 바운더리 스캔성능을 향상시키기 위해 I/O 버퍼내에 제작될 수 있다.
먼저, 도 5의 철저한 이해를 제공할 의도외에는 다른 의도없이 도 2 및 도 3을 참조하여 동일칩내에서 SRAM(10)에 연결된 통상적인 JTAG 회로(100)에 관하여 설명한다.
도 2에서, JTAG 회로(100)는 복수의 바운더리 스캔 레지스터(101~110)로 이루어진 바운터리 스캔 레지스터 블록(111)과, 바이패스 레지스터(120), ID(identification)레지스터(122), 및 명령 레지스터(124)를 구비한다. 또한, JTAG 회로(100)는 바운더리 스캔 데이터를 선택하기 위한 셀렉터(126)와 상기 셀렉터의 출력과 명령 레지스터(124)의 출력중의 하나를 출력하기 위한 멀티플렉서(128), 및 테스트 데이터 출력핀(TDO)으로 상기 멀티플렉서(128)의 출력을 제공하는 출력버퍼(132)를 가진다. TAP(Test Access Port)콘트롤러(130)는 도 1의 집적회로 테스터(90)로부터 제공되는 테스트 모드 선택과 테스트 클럭 및 테스트 리셋을 각각의 입력단(TMS,TCK,TRST)으로 수신하여 도 3에 도시된 바와 같은 타이밍 제어신호들(CLOCKDR, SHIFTDR)을 출력한다. 상기 레지스터들(105,120,122,124)의 입력에 연결된 테스트 데이터 입력단(TDI)에는 직렬 데이터가 입력된다. 상기 직렬 데이터는 상기 테스트 클럭의 라이징 에지에서 샘플링되며, 테스트 명령모드에 따라 명령 레지스터나 BSR(111), ID 레지스터(122), 바이패스 레지스터(120)등과 같은 데이터 레지스터에 인가된다. 도 3에서 보여지는 타임 포인트 P1, P2, 및 P3는 각기 병렬 데이터 입력, 직렬 데이터 입력 시작, 직렬 데이터 입력 끝을 나타낸다. 예컨대 명령 코드 IR2,IR1,IR0가 각기 O,O,O으로 인가되는 경우에 명령은 SAMPLE-Z가 되어 TDO 출력은 바운더리 스캔 레지스터의 출력이 된다. 바운더리 스캔 레지스터에 의해 직렬 쉬프팅된 데이터 스트림 출력이 인가해준 데이터 스트림과 다르다는 것을 상기 집적회로 테스터(90)가 판정한 경우에 상기 SRAM(10)의 출력핀들은 결함이 있는 것으로 여겨진다. 또한, 명령 코드 IR2,IR1,IR0가 각기 O,1,1으로 인가되는 경우에 명령은 BYPASS가 되어 TDO 출력은 바이패스 레지스터의 출력이 된다.
상기 TAP 콘트롤러(130)의 세부적인 동작은 2000년 6월 10일자로 본원 출원인에게 특허등록된 등록번호 10-0265138인 제목 "JTAG를 사용한 입/출력 토글 테스트 방법"하에 개시되어 있으며, 이에 대한 동작 상태는 본 발명의 설명의 일부로서 합체된다.
본 발명의 실시 예에서는 상기 명령 코드 IR2,IR1,IR0을 각기 1,1,0으로 인가하여 명령이 새롭게 정의되도록 한다. 즉, 테스트용 핀(OPIN)을 통해 반도체 메모리의 정상동작 모드에서 생성되는 내부 정보를 외부로 출력시키기 위해 상기 입력핀(TDI)을 통해 1,1,0을 인가하여, 상기 TAP 콘트롤러(130)가 바운더리 스캔 테스트 모드가 아닌 새로운 사용자 모드로 천이되게 하는 것이다. 상기 명령 코드 데이터 1,1,0은 현재 JTAG에서는 입력 코드로서는 사용되지 아니하므로, 반도체 메모리의 정상동작 모드에서 생성되는 내부 정보를 외부로 출력시키기 위한 사용자 모드로 정하였다. 그러므로 다른 미정의된 코드를 사용할 수 있음은 물론이다.
이제 도 5를 다시 참조하면, 셀렉터(127), 멀티플렉서(129), 및 출력버퍼(133)는 도 4의 대응되는 참조부호와 동일한 기능을 하는 블록들이다. 참조부호 200내의 멀티플렉서(240) 및 전송게이트들(250,260)은 상기 도 4의 아나로그 신호 전송부에 대응된다. 멀티플렉서(240)에는 내부전원전압의 기준전압(SRef), 내부전원전압(IVC), 및 내부기준전압이 아나로그 신호 형태로서 입력된다. 상기 내부전원전압의 기준전압(SRef), 내부전원전압(IVC), 및 내부기준전압은, SRAM의 주변회로로서 배치되고 본 분야에서 공지된 내부전원전압의 기준전압 발생회로(210), 내부전원전압 발생기(220), 및 내부기준전압 발생기(230)의 출력단으로부터 각기 출력된다. 참조부호 300내의 각 블록들(310,320,330,340,350,360,370,380) 및 셀렉터(127), 멀티플렉서(129)는 도 4에서 설명된 상기 디지털 신호 전송부에 대응된다. BSRs(111), BYP REG(120), ID REG(122), IR REG(124), DR REG(140), 플래그 및 명령선택기(141), 선택신호 생성부(141), 및 테스트 콘트롤러(131)는 도 4의 제어로직부(150)를 구성한다.
상기 선택신호 생성부(132)는 본 발명의 일 예에 따라 설정된 사용자 모드 즉, 내부정보 출력모드로의 진입상태에서 아날로그 신호출력시 상기 출력버퍼(133)를 디세이블시키고 아나로그 패스를 제어하는 제어신호들을 상기 아나로그 신호 전송부(200)로 인가한다. 또한, 상기 플래그 및 명령 선택기(141)는 내부정보 출력모드로의 진입상태에서 디지털 데이터 출력시 디지털 출력패스를 제어하기 위하여 상기 멀티플렉서들(129,310,370)에 제어신호들을 인가한다. 상기 선택신호 생성부(132) 및 상기 플래그 및 명령 선택기(141)의 회로적 상세구현은 도 2의 TAP 콘트롤러(130)를 개량하여 추가의 회로설계 및 그에 따른 제조를 행함에 의해 달성될 수 있을 것이다. 그러한 추가의 회로설계는 사안에 따라 다양하게 변경될 수 있으며, 상기한 설명만에 의해서도 당업자에게 있어서는 그러한 구현이 가능함은 명백할 것이다.
도 5의 패드 또는 핀 P2는 JTAG 회로와 합체되는 경우에 상기 테스트 데이터 출력(TDO)핀이 될 수 있고, 핀 P3는 상기 테스트 데이터 입력(TDI)핀이 될 수 있다. 유사하게, P4,P5,P6는 각기 상기 TMS,TCK,TRSR을 가리킨다. 결국, 본 발명의 실시 예에서는 패키지 상태에서 외부 핀을 추가함이 없이, 반도체 메모리의 정상동작시에 생성된 디지털 데이터 또는 아날로그 신호를 기존의 테스트 회로의 출력핀을 통해 출력케 함을 알 수 있다. 또한, 상기 전송게이트(360)는 멀티플렉서(240)를 통해 출력된 아나로그 신호들을 기준전압 패드(P1)를 통해서도 출력시킬 수 있도록 해준다.
이제, 도 6을 참조하여 JTAG 바운더리 스캔 동작 및 본 발명에 따른 내부정보 출력과 관련된 동작을 설명한다. 도 6은 도 5의 회로의 내부정보 출력과 관련된 동작천이 상태 다이아그램이다.
통상적인 JTAG 바운더리 스캔 동작 모드에서는 명령 코드 IR2,IR1,IR0가핀(P3)을 통해 각기 O,O,O으로 인가된다. 그러면, 상기 코드는 IR 레지스터(124)에 저장되고, 상기 테스트 콘트롤러(131)는 바운터리 스캔 동작모드로 회로를 세팅한다. 이어서 데이터 코드가 상기 핀(P3)를 통해 1,0,1,0으로 인가되어 바운더리 스캔 레지스터 블록(111)에 제공되었다면, 직렬 데이터 시프팅이 순차적으로 행하여진다. 결과로서, 라인(L2)에는 바운더리 스캔된 테스트 데이터가 데이터 스트림으로 나타난다. 셀렉터(127)는 IR 레지스터(124)에서 출력되는 선택제어신호에 응답하여 상기 라인(L2)의 입력을 선택하여 멀티플렉서(129)로 인가한다. 상기 멀티플렉서(129)는 상기 플래그 및 명령선택기(141)에서 인가되는 제어신호에 응답하여 상기 셀렉터(127)의 출력을 출력버퍼(133)로 제공한다. 이 때 상기 출력버퍼(133)는 인에이블 상태에 있으므로 상기 데이터 스트림을 출력단(TDO)으로 제공한다. 외부에 위치된 집적회로 테스터(90)는 상기 데이터 스트림을 수신하여 인가한 데이터 스트림인 1,0,1,0와 일치하는 가를 검사한다. 만약, 수신된 데이터 스트림이 1,0,1,0가 아니면 핀의 쇼트 또는 오픈 결함으로 테스트 판정이 된다. 상기한 동작에서는 반도체 메모리 예컨대 SRAM은 노말 동작 즉 데이터를 억세스하는 정상상태의 동작을 행하지 않고 테스트 모드하에서 동작된다.
한편, 본 발명의 실시 예에 따라 도 6에서와 같이 명령코드가 1,1,0으로 주어지고 나서 데이터가 1,1,1로 주어지면 참조부호 40에서 44로 천이하는 제4스텝(S4)이 상기 테스트 콘트롤러(131)에 의해 수행된다. 이에 따라, 상기 테스트 콘트롤러(131)는 현재 인가된 명령이 JTAG 테스트 모드가 아니라 본 발명에 따른 사용자 모드 특히, 내부정보중 프로그래머블 콘트롤러(350)에서 출력되는 디지털 데이터를 상기 출력핀(TDO)을 통해 출력하는 동작모드임을 인지한다. 이 경우에 상기 반도체 메모리는 정상적인 동작상태하에 있게 된다. 도 5에서 프로그래머블 임피던스 콘트롤러(350)는 프로그래블 임피던스 콘트롤 코드를 PIC 블록(340)으로부터 수신하여 임피던스 콘트롤 동작을 수행하고, 프로그래머블 임피던스 콘트롤 코드를 멀티플렉서(370)로 제공한다. 상기 멀티플렉서(370)는 상기 플래그 및 명령선택기(141)에서 인가되는 제어신호에 응답하여 상기 콘트롤 코드를 시프트 레지스터(380)로 제공한다. 상기 시프트 레지스터(380)는 병렬로 제공되는 상기 콘트롤 코드를 직렬로 변환하여 라인(L1)을 통해 상기 셀렉터(127)로 출력한다. 상기 셀렉터(127)는 IR 레지스터(124)에서 출력되는 선택제어신호에 응답하여 상기 라인(L1)의 입력을 선택하여 멀티플렉서(129)로 인가한다. 상기 멀티플렉서(129)는 상기 플래그 및 명령선택기(141)에서 인가되는 제어신호에 응답하여 상기 셀렉터(127)의 출력을 출력버퍼(133)로 제공한다. 이 때 상기 출력버퍼(133)는 인에이블 상태에 있으므로 상기 프로그래머블 임피던스 콘트롤 코드를 출력단(TDO)으로 제공한다. 따라서, 회로 설계자 또는 사용자는 상기 출력단(TDO)을 통해 출력되는 코드를 테스터등으로써 수신 및 분석함에 의해 인가된 프로그래머블 콘트롤 코드에 의해 상기 프로그래머블 임피던스 콘트롤러(350)가 정상적으로 동작하는 가를 외부에서 체크할 수 있게 된다.
한편, 도 6에서와 같이 명령코드가 1,1,0으로 주어지고 나서 데이터가 1,0,1로 주어지면 참조부호 40에서 45로 천이하는 제5스텝(S5)이 상기 테스트 콘트롤러(131)에 의해 수행된다. 이에 따라, 상기 테스트 콘트롤러(131)는 현재 인가된 명령이 JTAG 테스트 모드가 아니라 본 발명에 따른 사용자 모드 특히, 내부정보중 내부전원전압 발생기(220)에서 출력되는 아날로그 데이터를 상기 출력핀(TDO)을 통해 출력하는 동작모드임을 인지한다. 이 경우에 물론 상기 반도체 메모리는 정상적인 동작상태하에 있게 된다. 멀티플렉서(240)는 상기 선택신호 생성부(132)의 멀피플렉싱 제어신호에 응답하여 상기 내부전원전압 발생기(220)에서 출력되는 내부전원 전압을 전송 게이트(250)로 인가한다. 상기 전송 게이트(250)는 상기 선택신호 생성부(132)의 게이팅 제어신호에 응답하여 상기 내부전원전압을 출력단(TDO)으로 전송한다. 따라서, 회로 설계자 또는 사용자는 상기 출력단(TDO)을 통해 출력되는 실질적인 내부전원전압의 레벨을 외부에서 체크할 수 있게 된다. 이 경우에 상기 출력버퍼(133)는 상기 선택신호 생성부(132)의 제어에 의해 디세이블 상태에 놓여진다. 상기한 바와 같이 내부전원전압의 출력이 완료되면, 상기 입력핀(TDI)을 통해 0,0,0을 인가하면, 제8스텝(S8)을 거쳐 참조부호 43의 언록 모드가 수행된 후, 제9스텝(S9)을 지나 참조부호 47의 동작완료가 행해진다. 여기서, 상기 언록 모드는 코드 입력을 행한 후 락킹을 함이 없이 동작시키는 모드이며, 참조부호 41의 PGID 모드는 프로그래머블 ID 디바이스들이 복수로 있는 경우에 각각의 ID를 부여하고 그 부여한 ID를 확인하는 동작모드이며, 참조부호 46의 PIC 라이트 모드는 PIC 코드를 상기 IR 레지스터(124)를 통해 라이트하는 모드이다.
또한, 인가하고 있는 명령코드가 제대로 입력되는 가를 체크하기 위해 상기 멀티플렉서(129)를 제어하여 IR 레지스터(124)의 출력을 상기 출력버퍼(133)를 통해 출력단(TDO)으로 출력시킬 수 있으며, 상기 셀렉터(127)를 제어함에 의해 입력라인들(L3,L4)을 통해 인가되는 ID 데이터, 바이패스 데이터도 상기 출력버퍼(133)를 통해 출력단(TDO)으로 출력시킬 수 있다.
도 6에서와 같은 상태천이 동작에 의해, 상기 반도체 메모리 칩 내부의 프로그래머블 임피던스 코드, 내부 클럭 딜레이 코드, 내부 기준 코드, 또는 센스 앰프 딜레이 코드 등과 같은 디지털 내부정보가 디지털 전송패스를 통해 외부로 출력됨을 알 수 있다. 또한, 아날로그 패스를 통해서는 상기 반도체 메모리 칩 내부의 기준전압, 내부전원전압, 내부전원전압의 기준전압, 또는 프로그램머블 임피던스 기준전압 레벨 등을 외부로 출력할 수 있다.
도 6과 같은 동작 천이상태로 동작되는 도 5의 회로에 따르면, 반도체 메모리 칩의 내부 정보를 설계자와 사용자에게 직접적으로 모니터링할 수 있는 기능이 제공된다. 그럼에 의해, 반도체 메이커에서는 패키지 핀의 추가없이 개발 초기단계에서 칩을 효율적으로 평가를 할 수 있고 사용자로서는 내부 기준전압, 데이터 샘플링 클럭, 및 내부 타이밍 딜레이등을 체크할 수 있어 사용 및 응용이 편리하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 테스트 회로의 동작 및 세부 구성을 사안에 따라 적절히 가감 또는 변화시킬 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 패키지 핀의 추가없이 칩의 정상동작시에 나타나는 다양한 종류의 내부 신호들의 상태를 직접적으로 모니터링할 수 있는 효과가 있다. 그러므로, 핀 배치의 부담을 증가시킴이 없이 테스트의 신뢰성이 증가되는 장점이 있다.

Claims (16)

  1. 동일 칩내에서 바운더리 스캔 테스트를 행하는 JTAG 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 방법에 있어서:
    상기 테스트용 회로를 제어하여 상기 반도체 메모리의 정상동작 모드에서 상기 반도체 메모리의 전원전압에 관련된 정보를 상기 내부 정보로서 상기 테스트용 회로의 테스트 핀을 통해 선택적으로 출력하는 것을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력방법.
  2. (삭제)
  3. (삭제)
  4. 제1항에 있어서, 상기 전원전압은 내부전원전압 또는 기준전원전압이며, 상기 전원전압은 디지털 또는 아나로그 신호형태로서 출력되는 것을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력방법.
  5. 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 출력회로에 있어서:
    상기 테스트용 회로가 노말상태로 동작될 시 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터를 상기 테스트용 회로의 출력단으로 출력하는 출력버퍼와;
    상기 테스트용 회로가 설정된 내부정보 출력모드로 동작될 시 제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 디지털 내부 정보를 상기 출력버퍼에 제공하는 디지털 신호 전송부와;
    외부 인가 데이터에 응답하여 상기 테스트용 회로를 제어하며 상기 외부 인가 데이터가 설정된 내부정보 출력모드로의 진입을 가리킬 시 상기 디지털 신호 전송부에 상기 제어신호를 인가하여 선택된 내부 정보가 상기 출력단으로 출력되도록 하는 제어로직부를 구비함을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  6. 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 출력회로에 있어서:
    상기 테스트용 회로가 노말상태로 동작될 시 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터를 상기 테스트용 회로의 출력단으로 출력하는 출력버퍼와;
    상기 테스트용 회로가 상기 내부정보 출력모드로 동작될 시 제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 아날로그 내부 정보를 상기 출력단으로 제공하는 아나로그 신호 전송부와;
    외부 인가 데이터에 응답하여 상기 테스트용 회로를 제어하며 상기 외부 인가 데이터가 설정된 내부정보 출력모드로의 진입을 가리킬 시 상기 아나로그 신호 전송부에 상기 제어신호를 인가하여 선택된 내부 정보가 상기 출력단으로 출력되도록 하는 제어로직부를 구비함을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  7. 동일 칩내에서 테스트용 회로와 연결된 반도체 메모리에서 내부정보를 외부로 출력하기 위한 출력회로에 있어서:
    상기 테스트용 회로가 노말상태로 동작될 시 테스트 모드에서 생성된 상기 반도체 메모리의 테스트 데이터를 상기 테스트용 회로의 출력단으로 출력하는 출력버퍼와;
    상기 테스트용 회로가 설정된 내부정보 출력모드로 동작될 시 제1제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 디지털 내부 정보를 상기 출력버퍼에 제공하는 디지털 신호 전송부와;
    상기 테스트용 회로가 상기 내부정보 출력모드로 동작될 시 제2 제어신호에 응답하여 상기 반도체 메모리의 정상동작 모드에서 생성된 아날로그 내부 정보를 상기 출력단으로 제공하는 아나로그 신호 전송부와;
    외부 인가 데이터에 응답하여 상기 테스트용 회로를 제어하며 상기 외부 인가 데이터가 설정된 내부정보 출력모드로의 진입을 가리킬 시 상기 디지털 신호 전송부 및 상기 아나로그 신호 전송부에 상기 제1,2 제어신호를 인가하여 선택된 내부 정보가 상기 출력단으로 출력되도록 하는 제어로직부를 구비함을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  8. 제7항에 있어서, 상기 테스트용 회로는 바운더리 스캔 테스트를 행하는 JTAG 회로임을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  9. 제7항에 있어서, 상기 내부정보는 상기 반도체 메모리의 내부전원전압 또는 기준전원전압에 관련된 정보임을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  10. 제7항에 있어서, 상기 디지털 내부정보는 상기 반도체 메모리 칩 내부의 프로그래머블 임피던스 코드, 내부 클럭 딜레이 코드, 내부 기준 코드, 또는 센스 앰프 딜레이 코드 중의 적어도 하나임을 등을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  11. 제7항에 있어서, 상기 아날로그 내부정보는 상기 반도체 메모리 칩 내부의 기준전압, 내부전원전압, 내부전원전압의 기준전압, 또는 프로그래머블 임피던스 기준전압 레벨 중의 적어도 하나임을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  12. 제7항에 있어서, 상기 아날로그 내부정보를 상기 테스트용 회로의 출력단 이외의 기준전원전압 출력패드로도 출력할 수 있도록 하기 위해 상기 아나로그 신호 전송부와 상기 기준전원전압 출력패드간에 연결된 전송게이트부를 더 구비함을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  13. 제7항에 있어서, 상기 디지털 신호 전송부는,
    상기 제어로직부에서 제공되는 디지털 코드에 따라 복수 비트의 디지털 데이터를 발생하는 코드 발생부와,
    상기 코드 발생부의 출력에 응답하여 각종 디지털 데이터를 생성하는 디지털 데이터 생성부와,
    상기 각종 디지털 데이터 및 상기 테스트 모드에서 생성된 테스트 데이터중 하나를 선택하는 셀렉터와,
    상기 셀렉터의 출력 또는 입력된 명령 데이터를 선택적으로 출력하는 멀티플렉서로 구성됨을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  14. 제7항에 있어서, 상기 아나로그 신호 전송부는,
    각종 아나로그 신호들을 선택하는 멀티플렉서와,
    상기 멀티플렉서의 선택출력을 상기 출력단으로 전송하기 위한 전송부로 구성됨을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  15. 제8항에 있어서, 상기 JTAG 회로는 외부의 집적회로 테스터와 인터페이스를 통해 연결됨을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
  16. 제7항에 있어서, 상기 제어로직부는 TAP 콘트롤러, 명령어 레지스터들, 선택신호 발생부를 포함함을 특징으로 하는 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적 출력회로.
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