JPH1166890A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電流およびパッド数を増加させることな
く所望の内部電圧に対するテストを正確かつ容易に行な
う。 【解決手段】 基準電圧発生回路（ＲＦＧ）からの基準
電圧（Ｖｒｅｆ）を受ける駆動回路（２）は、高入力イ
ンピーダンス低出力インピーダンスを有し、受けた基準
電圧と実質的に同じ電圧レベルの電圧を発生して基準電
圧発生回路の駆動電流力よりも大きな電流駆動力をもっ
てパッド（１）へ生成した電圧を伝達する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、少なくとも内部電圧を外部でモニタす
るテストモードを有する半導体集積回路装置に関する。
より特定的には、この発明は、基準電圧に従って内部電
源電圧を発生する内部電源電圧発生回路を有する半導体
集積回路装置に関し、より具体的には、この基準電圧を
外部で観測可能または外部から変更可能とするための構
成に関する。

【０００２】

【従来の技術】今、半導体集積回路装置の一例として、
半導体記憶装置を考える。このような半導体記憶装置
は、その記憶容量が増大するにつれ、高密度高集積化が
進み、その素子も微細化されてきている。このような微
細化されたＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）などの素子の信頼性を確保するために動
作電源電圧を低くする必要がある。また、このような動
作電源電圧を低くすることにより、動作電源電圧の自重
に比例する消費電力を低減することができる。しかしな
がら、外部のロジックおよびプロセサなどは、半導体記
憶装置ほど微細化が進んでおらず、またその高速動作性
を保証するために、電源電圧は半導体記憶装置に合わせ
て低下させることができない。また、前世代の半導体記
憶装置との互換性をも維持する必要がある。

【０００３】このため、システム電源電圧などの外部か
ら与えられる電源電圧を半導体記憶装置内部で降圧し
て、必要な電圧レベルの内部電源電圧を生成することが
行なわれる。

【０００４】図１９は、従来の内部電源回路の構成の一
例を示す図である。図１９において、内部電源回路は、
所定の電圧レベルの基準電圧Ｖｒｅｆを発生する基準電
圧発生回路ＲＦＧと、この基準電圧発生回路ＲＦＧから
の基準電圧Ｖｒｅｆと内部電源線ＩＶＬ上の電圧とを比
較し、その比較結果に従って外部電源ノードＥＸから内
部電源線ＩＶＬへ電流を供給して、その内部電源線ＩＶ
Ｌ上の電圧レベルを調整して、内部電源電圧ｉｎｔＶｃ
ｃを発生する内部降圧回路ＶＤＣを含む。

【０００５】この内部降圧回路ＶＤＣは、基準電圧Ｖｒ
ｅｆと内部電源線ＩＶＬ上の内部電源電圧ｉｎｔＶｃｃ
を比較する比較器ＣＭＰと、この比較器ＣＭＰの出力信
号に従って、外部電源ノードＥＸから内部電源線ＩＶＬ
へ電流を供給するｐチャネルＭＯＳトランジスタで構成
されるドライブトランジスタＤＲを含む。比較器ＣＭＰ
は、その正入力に内部電源線ＩＶＬ上の内部電源電圧ｉ
ｎｔＶｃｃを受け、その負入力に基準電圧Ｖｒｅｆを受
ける。

【０００６】この内部降圧回路ＶＤＣは、内部電源電圧
ｉｎｔＶｃｃが基準電圧Ｖｒｅｆよりも高い場合には、
その出力信号をハイレベルとして、ドライブトランジス
タＤＲを非導通状態として、外部電源ノードＥＸから内
部電源線ＩＶＬ上の電流の供給を停止する。一方、内部
電源線ＩＶＬ上の内部電源電圧ｉｎｔＶｃｃが基準電圧
Ｖｒｅｆよりも低い場合には、この比較器ＣＭＰは出力
信号をローレベルとして、ドライブトランジスタＤＲの
コンダクタンスを大きくし、この内部電源電圧ｉｎｔＶ
ｃｃと基準電圧Ｖｒｅｆの差に応じた電流をドライブト
ランジスタＤＲを介して外部電源ノードＥＸから内部電
源線ＩＶＬへ供給する。したがって、この内部電源電圧
ｉｎｔＶｃｃは、ほぼ基準電圧Ｖｒｅｆの電圧レベルに
保持される。

【０００７】図２０は、図１９に示す基準電圧発生回路
ＲＦＧの構成の一例を示す図であり、たとえば特開平７
−３７３８１号公報に示されている。

【０００８】図２０において、基準電圧発生回路ＲＦＧ
は、外部電源ノードＥＸとノードＭ１の間に接続されか
つそのゲートに接地電圧を受けるｐチャネルＭＯＳトラ
ンジスタＰ１と、ノードＭ１と接地ノードの間に接続さ
れかつそのゲートがノードＭ１に接続されるｎチャネル
ＭＯＳトランジスタＮ１と、外部電源ノードＥＸとノー
ドＭ２の間に接続されかつそのゲートがノードＭ２に接
続されるｐチャネルＭＯＳトランジスタＰ２と、ノード
Ｍ２と接地ノードの間に接続されかつそのゲートがノー
ドＭ１に接続されるｎチャネルＭＯＳトランジスタＮ２
と、外部電源ノードＥＸとノードＭ４の間に接続されか
つそのゲートがノードＭ２に接続されるｐチャネルＭＯ
ＳトランジスタＰ３と、ノードＭ４とノードＭ３の間に
接続されかつそのゲートがノードＭ３に接続されるｐチ
ャネルＭＯＳトランジスタＰ４と、ノードＭ３と接地ノ
ードの間に接続されかつそのゲートがノードＭ１に接続
されるｎチャネルＭＯＳトランジスタＮ３を含む。

【０００９】ｐチャネルＭＯＳトランジスタＰ２および
Ｐ３はカレントミラー回路を構成し、そのサイズ比（ゲ
ート幅とゲート長の比）は１：１に設定される。一方、
ｎチャネルＭＯＳトランジスタＮ２およびＮ３は、ｎチ
ャネルＭＯＳトランジスタＮ１とカレントミラー回路を
構成する。ｎチャネルＭＯＳトランジスタＮ２のゲート
幅とゲート長の比は、ｎチャネルＭＯＳトランジスタＮ
３のそれの１／２に設定される。

【００１０】基準電圧発生回路ＲＦＧは、さらに、外部
電源ノードＥＸとノードＭ３の間に接続されかつそのゲ
ートがノードＭ３に接続されるｐチャネルＭＯＳトラン
ジスタＰ５と、外部電源ノードＥＸとノードＭ５の間に
接続されかつそのゲートがノードＭ４に接続されるｐチ
ャネルＭＯＳトランジスタＰ６と、ノードＭ５と接地ノ
ードの間に互いに直列に接続されるダイオード接続され
たｐチャネルＭＯＳトランジスタＰ７、Ｐ８およびＰ９
を含む。

【００１１】ｐチャネルＭＯＳトランジスタＰ５のしき
い値電圧の絶対値は、ｐチャネルＭＯＳトランジスタＰ
４のしきい値電圧の絶対値よりも大きくされる。ｐチャ
ネルＭＯＳトランジスタＰ６のゲート幅とゲート長の比
は、ｐチャネルＭＯＳトランジスタＰ７〜Ｐ９各々のゲ
ート幅とゲート長の比と同じ値に設定される。次に、こ
の図２０に示す基準電圧発生回路ＲＦＧの動作について
簡単に説明する。

【００１２】ｐチャネルＭＯＳトランジスタＰ１は、そ
のゲートが接地ノードに接続されており、電流源として
作用し、基準電流を生成する。このｐチャネルＭＯＳト
ランジスタＰ１からの基準電流は、ｎチャネルＭＯＳト
ランジスタＮ１へ与えられる。ｎチャネルＭＯＳトラン
ジスタＮ１およびＮ２は、カレントミラー回路を構成し
ており、両者のサイズは同じに設定されている。したが
って、ｎチャネルＭＯＳトランジスタＮ２には、ｎチャ
ネルＭＯＳトランジスタＮ１を流れる電流と同じ大きさ
の電流が流れる。このｎチャネルＭＯＳトランジスタＮ
２へは、ｐチャネルＭＯＳトランジスタＰ２から電流が
供給され、このｐチャネルＭＯＳトランジスタＰ２を流
れる電流のミラー電流がｐチャネルＭＯＳトランジスタ
Ｐ３を介して流れる。ｐチャネルＭＯＳトランジスタＰ
２およびＰ３は、そのサイズが同じであり、両者には同
じ大きさの電流が流れる。このｐチャネルＭＯＳトラン
ジスタＰ３からの電流ｉが、ｐチャネルＭＯＳトランジ
スタＰ４およびｎチャネルＭＯＳトランジスタＮ３を介
して接地ノードへ流れる。

【００１３】ｎチャネルＭＯＳトランジスタＮ３は、そ
のゲート幅とゲート長の比が、ｎチャネルＭＯＳトラン
ジスタＮ２のそれの２倍に設定されており、したがって
ｐチャネルＭＯＳトランジスタＰ３およびＰ４を流れる
電流ｉの２倍の大きさの電流２ｉを流す。ｐチャネルＭ
ＯＳトランジスタＰ５が、残りの電流ｉをｎチャネルＭ
ＯＳトランジスタＮ３へ供給する。ｐチャネルＭＯＳト
ランジスタＰ５のしきい値電圧の絶対値はｐチャネルＭ
ＯＳトランジスタＰ４のしきい値電圧の絶対値よりも大
きく設定されている。今、ｐチャネルＭＯＳトランジス
タＰ４のしきい値電圧の絶対値をＶｔｈｐ４と表わし、
ｐチャネルＭＯＳトランジスタＰ５のしきい値電圧の絶
対値をＶｔｈｐ５と表わす。この状態においては、ノー
ドＭ３の電圧Ｖ（Ｍ３）は、ｐチャネルＭＯＳトランジ
スタＰ５がダイオードモードで動作しているため、次式
で表わされる： Ｖ（Ｍ３）＝ｅｘｔＶｃｃ−Ｖｔｈｐ５ 一方、ｐチャネルＭＯＳトランジスタＰ４もダイオード
モードで動作しており、ノードＭ４の電圧Ｖ（Ｍ４）は
次式で表わされる： Ｖ（Ｍ４）＝Ｖ（Ｍ３）＋Ｖｔｈｐ４ ＝ｅｘｔＶｃｃ−（Ｖｔｈｐ５−Ｖｔｈｐ４） このノードＭ４は、ｐチャネルＭＯＳトランジスタＰ６
のゲートに接続されている。したがって、このｐチャネ
ルＭＯＳトランジスタＰ６は、ノードＭ４の一定電圧に
従って定電流ｉｒを供給する。ｐチャネルＭＯＳトラン
ジスタＰ７〜Ｐ９は、ｐチャネルＭＯＳトランジスタＰ
６と同じサイズを備えている。したがって、これらのｐ
チャネルＭＯＳトランジスタＰ７〜Ｐ９の各々は、ｐチ
ャネルＭＯＳトランジスタＰ６と同じゲート−ソース間
電圧を生じさせる。すなわち、ｐチャネルＭＯＳトラン
ジスタＰ６のソース−ゲート間電圧は、Ｖｔｈｐ５−Ｖ
ｔｈｐ４であり、ｐチャネルＭＯＳトランジスタＰ７〜
Ｐ９の各々がこの電圧Ｖｔｈｐ５−Ｖｔｈｐ４の電圧降
下を生じさせる。したがって、このノードＭ５からの基
準電圧Ｖｒｅｆは、次式で表わされる。

【００１４】Ｖｒｅｆ＝３（Ｖｔｈｐ５−Ｖｔｈｐ４） この基準電圧Ｖｒｅｆは、ｐチャネルＭＯＳトランジス
タＰ４およびＰ５のしきい値電圧の絶対値の差に基づい
て決定され、外部電源電圧ｅｘｔＶｃｃに依存しない一
定電圧となる（ただし外部電源電圧ｅｘｔＶｃｃが所定
電圧レベル以上にあり、ｐチャネルＭＯＳトランジスタ
Ｐ７〜Ｐ９が導通状態にある場合）。内部電源電圧ｉｎ
ｔＶｃｃは、この基準電圧Ｖｒｅｆと実質的に同じ電圧
レベルに設定される。したがって、内部回路の動作電源
電圧として利用される内部電源電圧ｉｎｔＶｃｃの電圧
レベルも、外部電源電圧ｅｘｔＶｃｃの電圧レベルに依
存しない一定の電圧レベルとなる。

【００１５】

【発明が解決しようとする課題】この図２０に示す基準
電圧発生回路ＲＦＧは、消費電力を十分小さくするた
め、その基準電流ｉｒの値が十分小さくされる。この図
２０に示す基準電圧発生回路ＲＦＧの構成の場合、ｐチ
ャネルＭＯＳトランジスタＰ６により供給される電流ｉ
ｒがｐチャネルＭＯＳトランジスタＰ７〜Ｐ９へ流れる
ことにより、ｐチャネルＭＯＳトランジスタＰ７〜Ｐ９
に一定の電圧降下を生じさせ、一定電圧レベルの基準電
圧Ｖｒｅｆを生成する。したがって、この図２０に示す
基準電圧発生回路ＲＦＧは、外部負荷に対して電流供給
能力はない。ｐチャネルＭＯＳトランジスタＰ６からの
供給電流ｉｒが、外部負荷に流れ込んだ場合、ｐチャネ
ルＭＯＳトランジスタＰ７〜Ｐ９を介して流れる電流値
が変化し、基準電圧Ｖｒｅｆの電圧レベルが変化する。
したがって、このノードＭ５にノイズが生じた場合、こ
のノードＭ５上のノイズは吸収されず（電流供給がされ
ないため）、ノイズに極めて弱いという問題が生じる。

【００１６】ノイズが吸収されない場合、基準電圧Ｖｒ
ｅｆの電圧レベルが変動し、応じて内部電源電圧ｉｎｔ
Ｖｃｃの電圧レベルが変動する。

【００１７】この図２０に示すような基準電圧発生回路
ＲＦＧの構成において、ノードＭ５と接地ノードの間に
抵抗素子を接続することも考えられる。この場合におい
て基準電圧Ｖｒｅｆは、基準電流ｉｒと抵抗素子の抵抗
値により決定される。この場合においても、消費電流を
十分小さくするため、抵抗素子の抵抗値は極めて大きく
される。したがって、このような抵抗素子を基準電圧発
生のために用いる構成においても、この電流供給力は極
めて小さく、出力ノードにおけるノイズに対して弱いと
いう欠点を有する。特に、このような基準電圧Ｖｒｅｆ
を外部からテストモード時にモニタして、内部電源電圧
ｉｎｔＶｃｃの電圧レベルのチューニングなどを行なっ
たり、半導体記憶装置の評価（動作マージン）を測定す
るなどのテストが行なわれる。このような場合に以下の
ような問題が生じる。

【００１８】図２１は、基準電圧発生回路ＲＦＧが発生
する基準電圧Ｖｒｅｆの電圧レベルを外部でモニタする
ための配置を概略的に示す図である。図３２において、
この半導体記憶装置が形成される半導体チップＣＨ上
に、基準電圧発生回路ＲＦＧの近傍にパッドＰＤが配置
される。このパッドＰＤは、配線ＳＧを介して基準電圧
発生回路ＲＦＧの出力ノードに接続される。このパッド
ＰＤは、テスト専用のパッドであり、パッケージ実装時
にはリード端子には接続されない。この半導体チップＣ
Ｈ上に形成されたパッドに対し、テスタＴＵからテスト
プローブＰＢが接触される。このテストプローブＰＢに
より、パッドＰＤ上の電圧レベルをモニタする。

【００１９】テスタＴＵが、このテストプローブＰＢに
電圧計を接続している場合、基準電圧発生回路ＲＦＧ
は、電流供給能力は有していないため、パッドＰＤから
テストプローブＰＢを介してこのテスタＴＵ内の電圧計
に至るまでの経路を十分に充電することができず、この
テスタＴＵ内において基準電圧Ｖｒｅｆの電圧レベルを
正確に測定することができない。

【００２０】また、テスタＴＵの構成において、テスト
プローブＰＢから電流をパッドＰＤに供給し、このテス
トプローブＰＢに電流が流れるか否かに従って基準電圧
発生回路ＲＦＧから発生される基準電圧Ｖｒｅｆの電圧
レベルを測定する方法もある。この場合、テスタＴＵか
らテストプローブＰＢを介して電流がパッドＰＤおよび
配線ＳＧを介して基準電圧発生回路ＲＦＧの出力ノード
へ伝達される。基準電圧発生回路ＲＦＧは、実質的にボ
ルテージフォロア回路であり、その出力インピーダンス
は小さく、このテストプローブＰＢから供給される電流
が出力ノードから流れ込んで基準電圧Ｖｒｅｆの電圧レ
ベルが変化し、正確な基準電圧Ｖｒｅｆのレベルを測定
することができない。

【００２１】さらに、このテスト時においては、半導体
チップＣＨがウエハ上に形成された状態でテストが行な
われる。この場合、テスタＴＵからのテストプローブＰ
ＢがパッドＰＤに接続される。テスト時、テストカード
と呼ばれる治具を用いて半導体チップＣＨ上に形成され
たパッドすべてに対してテストプローブが接触される。
したがって、これらのテストプローブからのノイズがパ
ッドＰＤに伝達され、基準電圧発生回路ＲＦＧの基準電
圧Ｖｒｅｆの電圧レベルも変動させ、正確な電圧レベル
の測定を行なうことができない。

【００２２】図２２は、半導体記憶装置の全体の構成を
概略的に示す図である。図２２において、この半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリセルアレイＭＡと、メモリセルアレイＭＡの各
列に対応して設けられ、活性化時対応の列上に読出され
たメモリセルのデータの検知、増幅およびラッチを行な
う複数のセンスアンプ回路を含むセンスアンプ帯ＳＡＢ
と、このメモリセルアレイＭＡへのアクセスを行なうた
めの周辺回路ＰＣと、センスアンプ帯ＳＡＢに含まれる
センスアンプ回路を制御するセンスアンプ制御回路ＳＡ
Ｃを含む。周辺回路ＰＣは、行選択を行なうロウデコー
ダおよびデータの書込／読出を行なうための内部書込／
読出回路を含んでもよい。また各種制御信号を発生する
回路を含んでもよい。

【００２３】この周辺回路ＰＣに対して、周辺用内部電
源回路ＩＧＰが設けられ、センスアンプ制御回路ＳＡＣ
に対しセンスアンプ用内部電源回路ＩＧＳが設けられ
る。これらの周辺用内部電源回路ＩＧＰおよびセンスア
ンプ用内部電源回路ＩＧＳそれぞれに近接して、パッド
ＰＤＰおよびＰＤＳが配置される。周辺用内部電源回路
ＩＧＰおよびセンスアンプ用内部電源回路ＩＧＳは、図
１９に示す基準電圧発生回路ＲＦＧおよび内部降圧回路
ＶＤＣを含む。しかしながら、周辺回路ＰＣを高速で動
作させるため、この周辺用内部電源回路ＩＧＰが出力す
る内部電源電圧のレベルは少し高く設定される。

【００２４】一方、メモリセルアレイＭＡにおけるメモ
リセルトランジスタの信頼性を保証するため、センスア
ンプ帯ＳＡＢを駆動するセンスアンプ制御回路ＳＡＣが
駆動する内部電源電圧（センスアンプ電源電圧）は周辺
回路ＰＣに与えられるものよりも低く設定される。した
がって、センスアンプ用内部電源回路ＩＧＳが出力する
内部電源電圧は、周辺用内部電源回路ＩＧＰが出力する
内部電源電圧よりも低い電圧レベルに設定される。メモ
リセルアレイＭＡにおいて、選択ワード線上には動作電
源電圧よりも高い（通常１．５倍）の電圧が伝達される
ため、この昇圧電圧印加時にメモリセルトランジスタ
（ＭＯＳトランジスタ）のゲート絶縁膜が破壊されるの
を防止するため、メモリセルアレイＭＡ内に伝達される
電圧レベルが低く設定される。

【００２５】この図３２に示すように、周辺用内部電源
回路ＩＧＰおよびセンスアンプ用内部電源回路ＩＧＳそ
れぞれに対して基準電圧モニタのためのパッドＰＤＰお
よびＰＤＳが配置される。これらのパッドＰＤＰおよび
ＰＤＳは、ウエハレベルでのテスト時のみ用いられ、パ
ッケージ実装後は用いられない。したがって、この半導
体記憶装置において、パッドＰＤＰおよびＰＤＳの占有
面積が多くなり、チップ面積を低減することができなく
なるという問題が生じる。またこの必要なパッドの数が
増加すれば、テスト時にテストプローブとパッドとの位
置合わせが繁雑となり、テスト作業能率が低下するとい
う問題が生じる。

【００２６】パッドの数が増加するという問題は、単に
内部電源電圧発生のための基準電圧に対してのみなら
ず、半導体記憶装置において発生される内部電圧、たと
えばビット線プリチャージ電圧、セルプレート電圧、基
板バイアス電圧、内部電源電圧およびワード線駆動電圧
などの電圧レベルを外部でモニタする場合においても生
じる。

【００２７】また、この内部電圧を外部でモニタする問
題は、半導体記憶装置に限定されず、ロジックなどの半
導体集積回路装置においても生じる。

【００２８】また、このパッドの問題は、外部から所望
の内部電圧のレベルを所望の電圧レベルに設定して、内
部回路の動作マージンなどを測定する「フォース」テス
トにおいても生じる。

【００２９】それゆえ、この発明の目的は、容易に所望
の内部電圧に対するテストを正確に行なうことのできる
半導体集積回路装置を提供することである。

【００３０】この発明の他の目的は、正確に内部電圧を
外部でモニタすることができかつ外部から設定すること
のできる半導体集積回路装置を提供することである。

【００３１】この発明のさらに他の目的は、複数の内部
電圧のテストをチップ面積を増加させることなく容易に
行なうことのできる半導体集積回路装置を提供すること
である。

【００３２】この発明のさらに他の目的は、内部電源電
圧発生のために用いられる基準電圧に対するテストを容
易かつ正確にチップ占有面積を増加させることなく行な
うことのできる半導体集積回路装置を提供することであ
る。

【００３３】

【課題を解決するための手段】請求項１に係る発明は、
少なくとも１個の基準電圧発生手段と、少なくとも１個
の基準電圧発生手段が発生する基準電圧に対応する電圧
と内部電源線上の電圧とを比較し、この比較結果に従っ
て内部電源線上の電圧レベルを調整する内部電源電圧発
生手段と、パッドと、少なくとも１つの基準電圧発生手
段の出力とパッドとの間に設けられ、この少なくとも１
つの基準電圧発生手段の出力する基準電圧を受けてこの
受けた基準電圧と実質的に同じ電圧レベルの電圧を発生
してパッドへ伝達する駆動手段とを備える。

【００３４】請求項２に係る発明は、請求項１の駆動手
段が、テストモード指示信号に応答して電圧発生動作を
活性化する手段を含む。

【００３５】請求項３に係る発明は、請求項１の装置
が、さらに、駆動手段に結合され、この駆動手段を間欠
的に活性化する手段を備える。

【００３６】請求項４に係る発明は、請求項１から３の
いずれかの駆動手段が、ボルテージフォロア構成の差動
増幅回路を含む。

【００３７】請求項５に係る発明は、請求項１から４の
いずれかの装置において少なくとも１つの基準電圧発生
手段は、複数の別々に設けられる基準電圧発生手段を含
み、かつさらに、これら複数の基準電圧発生手段の出力
各々と駆動手段の入力との間に設けられ、選択信号に従
って対応の基準電圧発生手段の出力を駆動手段の入力へ
電気的に接続する手段をさらに備える。

【００３８】請求項６に係る発明は、請求項１の駆動手
段が、その出力電圧を内部電源電圧発生手段へ基準電圧
として伝達しかつテストモード指示信号に応答して自身
の電流駆動力を大きくする手段を含む。

【００３９】請求項７に係る発明は、請求項１から４の
いずれかの装置が、さらに、パッドと少なくとも１つの
基準電圧発生手段の出力との間に設けられ、テストモー
ド時導通状態とされかつ通常モード時非導通状態とされ
る接続手段をさらに備える。

【００４０】請求項８に係る発明は、請求項５の装置
が、複数の基準電圧発生手段の出力各々とパッドとの間
に設けられ、第２の選択信号に応答してパッドと対応の
基準電圧発生手段の出力とを電気的に接続する複数の接
続手段を備える。

【００４１】請求項９に係る発明は、請求項１から６の
いずれかの装置がさらに、駆動手段の出力とパッドとの
間に設けられ、テスト動作時導通状態とされかつ通常モ
ード時非導通状態とされる接続手段を備える。

【００４２】請求項１０に係る発明は、請求項７または
９の装置における接続手段がヒューズ素子を備える。

【００４３】請求項１１に係る半導体集積回路装置は、
各々に所定の電圧レベルの内部電圧が伝達される複数の
電圧伝達線と、パッドと、複数の電圧伝達線各々とパッ
ドとの間に設けられ、選択信号に応答してこの選択信号
が指定する電圧伝達線とパッドとを電気的に接続する接
続手段を備える。

【００４４】請求項１２に係る発明は、各々に所定の電
圧レベルの内部電圧が伝達される複数の電圧伝達線と、
パッドと、複数の電圧伝達線各々と第１の内部ノードと
の間に設けられ、選択信号に応答してこの選択信号が指
定する電圧伝達線とパッドとを電気的に接続する接続手
段と、第１の内部ノードとパッドとの間に設けられ、こ
の接続手段により選択された電圧伝達線上の電圧を受け
て該受けた電圧と実質的に同じレベルの電圧を生成して
パッドへ伝達する駆動手段を備える。

【００４５】請求項１３に係る発明は、この請求項１１
または１２の装置の選択信号がテストモード時に活性状
態とされて複数の電圧伝達線のいずれかを指定する。

【００４６】電流供給力の極めて小さな基準電圧発生回
路の出力とパッドの間に駆動手段を設けることにより、
パッドのノイズが基準電圧発生回路に影響を及ぼすのを
防止することができる。また、駆動手段によりパッドを
駆動することにより、比較的大きな電流供給力をもって
パッドを駆動することができ、外部で確実にこの基準電
圧レベルをモニタすることができる。

【００４７】また、複数の内部電圧伝達線に対し接続手
段を設け、選択的にパッドに接続することにより、複数
の内部電圧を１つのパッドを用いてテストすることがで
きる。これにより、パッド数の増加を低減してチップ占
有面積の増加を抑制しかつテストカードのテストプロー
ブのパッドへの接触を容易に行なうことができ、テスト
操作が簡略化される。

【００４８】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の要部の構成を示す図である。図１に
おいて、内部電源回路は、従来と同様、基準電圧Ｖｒｅ
ｆを発生する基準電圧発生回路ＲＦＧと、この基準電圧
発生回路ＲＦＧからの基準電圧Ｖｒｅｆに従って内部電
源線ＩＶＬ上に内部電源電圧ｉｎｔＶｃｃを発生する内
部降圧回路ＶＤＣを含む。この内部降圧回路ＶＤＣは、
基準電圧Ｖｒｅｆと内部電源線ＩＶＬ上の内部電源電圧
ｉｎｔＶｃｃを比較する比較器ＣＭＰと、比較器ＣＭＰ
の出力信号に従って外部電源ノードＥＸから内部電源線
ＩＶＬへ電流を供給するドライブトランジスタＤＲを含
む。

【００４９】この基準電圧発生回路ＲＦＧは、低消費電
流化のため、その出力ノードへの電流供給力は極めて小
さく、微弱な電流をその出力ノードから供給することが
できるだけである。比較器ＣＭＰは、差動増幅回路で構
成されており、その入力インピーダンスは極めて高く、
電圧駆動入力であり、基準電圧発生回路ＲＦＧからの基
準電圧Ｖｒｅｆの電流供給力が極めて小さくても、その
基準電圧発生回路ＲＦＧの出力に付随する負荷は小さ
く、安定に基準電圧Ｖｒｅｆを生成することができる。

【００５０】この半導体記憶装置は、さらに、基準電圧
発生回路ＲＦＧとパッド１の間に接続され、基準電圧発
生回路ＲＦＧが出力する基準電圧Ｖｒｅｆと実質的に同
じ電圧レベルの基準電圧Ｖｒｅｆを生成してパッド１に
伝達する駆動回路２を含む。この駆動回路２は、テスト
モード指示信号ＴＥの活性化時活性化され、比較的大き
な電流駆動力をもって基準電圧Ｖｒｅｆに対応する電圧
レベルの電圧Ｖｒｆｏを生成してパッド１に伝達する。
パッド１は、パッケージ実装時他のリードフレームなど
には接続されず、ウエハレベルでのテスト時においてテ
スタからのテストプローブが接触される。

【００５１】駆動回路２は、パッド１と電気的に接続さ
れる信号線２ａ上の電圧と基準電圧Ｖｒｅｆとを比較す
る差動増幅回路で構成される比較器２ｂと、テストモー
ド指示信号ＴＥの活性化時（Ｈレベル）導通し、この比
較器（以下、差動増幅回路と称す）２ｂの出力信号を伝
達するｎチャネルＭＯＳトランジスタで形成されるトラ
ンスファゲート２ｃと、このトランスファゲート２ｃか
ら与えられる差動増幅回路２ｂの出力信号に従って外部
電源ノードＥｘから信号線２ａに電流を供給するｐチャ
ネルＭＯＳトランジスタで構成されるドライブトランジ
スタ２ｄと、テストモード指示信号ＴＥの活性化時非導
通状態となり、外部電源ノードＥｘとドライブトランジ
スタ２ｄのゲートとを電気的に切離すｐチャネルＭＯＳ
トランジスタで構成されるトランスファゲート２ｅと、
テストモード指示信号ＴＥの活性化時導通して差動増幅
回路２ｂを活性化するｎチャネルＭＯＳトランジスタで
構成される電流源トランジスタ２ｆとを含む。

【００５２】このパッド１の電圧Ｖｒｆｏをモニタする
テストモード以外の動作モード時テストモード指示信号
ＴＥは非活性状態のＬレベルに設定され、トランスファ
ゲート２ｅは導通状態となる。この場合には、ドライブ
トランジスタ２ｄのゲート電位が外部電源ノードＥＸに
与えられる外部電源電圧レベルとなり、ドライブトラン
ジスタ２ｄはオフ状態となる。

【００５３】差動増幅回路２ｂは、その正入力に信号線
２ａ上の電圧Ｖｒｆｏを受け、その負入力に基準電圧発
生回路ＲＦＧからの基準電圧Ｖｒｅｆを受ける。テスト
モード時においては、電流源トランジスタ２ｆおよびト
ランスファゲート２ｃがオン状態、トランスファゲート
２ｅがオフ状態にある。信号線２ａ上の電圧Ｖｒｆｏが
基準電圧Ｖｒｅｆよりも高い場合には、この差動増幅回
路２ｂの出力信号がハイレベルとなり、ドライブトラン
ジスタ２ｄはオフ状態となる。一方、基準電圧Ｖｒｅｆ
が出力電圧Ｖｒｆｏよりも高い場合には、差動増幅回路
２ｂの出力信号はローレベルとなり、ドライブトランジ
スタ２ｄのコンダクタンスが増加し、外部電源ノードＥ
Ｘから信号線２ａへ電流を供給し、出力電圧Ｖｒｆｏの
電圧レベルを上昇させる。したがって、この信号線２ａ
からパッド１上に伝達される出力電圧Ｖｒｆｏの電圧レ
ベルは、実質的に、基準電圧発生回路ＲＦＧが出力する
基準電圧Ｖｒｅｆの電圧レベルと同じである。

【００５４】差動増幅回路２ｂは、その構成は後に説明
するが、高入力インピーダンスを有しており、したがっ
て基準電圧発生回路ＲＦＧとパッド１とは、電気的に切
離されている。したがってパッド１にノイズが生じて
も、このノイズが駆動回路２で遮断され、基準電圧発生
回路ＲＦＧの出力部へ伝達されるのを防止することがで
き、基準電圧発生回路ＲＦＧからは安定な電圧レベルの
基準電圧Ｖｒｅｆが出力される。また、このドライブト
ランジスタ２ｄは比較的大きな電流供給力を有している
（基準電圧発生回路ＲＦＧの電流供給力に比べて）。し
たがって、このパッド１にノイズが発生して出力電圧Ｖ
ｒｆｏの電圧レベルが低下しても、差動増幅回路２ｂお
よびドライブトランジスタ２ｄのフィードバックループ
によりこのノイズが補償され、出力電圧Ｖｒｆｏの電圧
レベルは所定の電圧レベル（Ｖｒｅｆレベル）に復帰す
る。したがってパッド１にテストプローブが与えられて
も、この駆動回路２は、比較的大きな電流駆動力をもっ
てテストプローブを介してテスタ内に設けられた電圧測
定器へその出力電圧Ｖｒｆｏを伝達して、その電圧測定
器において正確に出力電圧Ｖｒｆｏの電圧レベルを測定
させることができる。またこのとき、仮にテストプロー
ブからノイズが発生し、その出力電圧Ｖｒｆｏの電圧レ
ベルが変動しても、差動増幅回路２ｂおよびドライブト
ランジスタ２ｄのフィードバックループにより吸収さ
れ、その出力電圧Ｖｒｆｏの電圧レベルを一定の電圧レ
ベルに保持することができ、正確なテストを行なうこと
が可能となる。

【００５５】このパッド１の出力電圧Ｖｒｆｏの電圧レ
ベルは、基準電圧発生回路ＲＦＧが発生する基準電圧Ｖ
ｒｅｆの電圧レベルと実質的に同じである。したがっ
て、この出力電圧Ｖｒｆｏの電圧レベルを外部でモニタ
することにより、基準電圧発生回路ＲＦＧが正確に所定
の電圧レベルの基準電圧Ｖｒｅｆを発生しているか否か
を識別することができる。この識別結果に従って、基準
電圧発生回路ＲＦＧにおいて、所定の電圧レベルの基準
電圧Ｖｒｅｆを設定するように、トリミング処理を行な
って（通常ヒューズ素子によりこの出力電圧レベルは調
整可能なようにされている）、所定の電圧レベルの基準
電圧Ｖｒｅｆを生成することができる。

【００５６】また、差動増幅回路２ｂの電流源トランジ
スタ２ｆはテストモード指示信号ＴＥの活性化時のみ導
通状態とされて、この差動増幅回路２ｂの電流経路を形
成しており、差動増幅回路２ｂの差動増幅動作を活性化
している。したがって、このテストモード時（パッド１
において出力電圧Ｖｒｆｏの電圧レベルをモニタするモ
ード）においてのみ、この駆動回路２が動作して電流を
消費している（ドライブトランジスタ２ｄは、テストモ
ード指示信号ＴＥが非活性状態のときオフ状態にあ
る）。したがって、通常動作モード時（パッド１上の出
力電圧Ｖｒｆｏの電圧レベルをモニタするモード以外の
モード）においては、この駆動回路２は非活性状態にあ
り、電流を消費せず、応じて半導体記憶装置において不
必要に電流が消費されるのを防止することができる。

【００５７】［差動増幅回路の構成］図２は、図１に示
す差動増幅回路２ｂの構成の一例を示す図である。図２
において、差動増幅回路２ｂは、基準電圧Ｖｒｅｆをゲ
ートに受けるｎチャネルＭＯＳトランジスタ２ｂａと、
出力電圧Ｖｒｆｏをゲートに受けるｎチャネルＭＯＳト
ランジスタ２ｂｂと、外部電源ノードＥＸからｎチャネ
ルＭＯＳトランジスタ２ｂｂへ電流を供給するｐチャネ
ルＭＯＳトランジスタ２ｂｃと、外部電源ノードＥＸか
らｎチャネルＭＯＳトランジスタ２ｂａへ電流を供給す
るｐチャネルＭＯＳトランジスタ２ｂｄを含む。ｐチャ
ネルＭＯＳトランジスタ２ｂｃのゲートは、そのドレイ
ンノードＭ１０に接続される。したがって、ｐチャネル
ＭＯＳトランジスタ２ｂｃおよび２ｂｄは、カレントミ
ラー回路を構成し、これらのｐチャネルＭＯＳトランジ
スタ２ｂｃおよび２ｂｄには同じ大きさの電流が流れ
る。ｎチャネルＭＯＳトランジスタ２ｂａおよび２ｂｂ
のソースノードは共通に、電流源トランジスタ２ｆのド
レインに接続される。

【００５８】基準電圧Ｖｒｅｆが出力電圧Ｖｒｆｏより
も高い場合には、ｎチャネルＭＯＳトランジスタ２ｂａ
のコンダクタンスがｎチャネルＭＯＳトランジスタ２ｂ
ｂのコンダクタンスよりも高くなり、ｎチャネルＭＯＳ
トランジスタ２ｂａに流れる電流がｎチャネルＭＯＳト
ランジスタ２ｂｂを流れる電流よりも多くなる。ｎチャ
ネルＭＯＳトランジスタ２ｂｂへは、ｐチャネルＭＯＳ
トランジスタ２ｂｃが電流を供給し、このｐチャネルＭ
ＯＳトランジスタ２ｂｃを流れる電流と同じ大きさの電
流がｐチャネルＭＯＳトランジスタ２ｂｄを介してｎチ
ャネルＭＯＳトランジスタ２ｂａへ供給される。したが
って、ｎチャネルＭＯＳトランジスタ２ｂａが、ｐチャ
ネルＭＯＳトランジスタ２ｂｄから供給される電流をす
べて放電し、このノードＭ１１からの出力信号ＯＵＴの
電圧レベルを低下させる。

【００５９】逆に、基準電圧Ｖｒｅｆが出力電圧Ｖｒｆ
ｏよりも低い場合には、ＭＯＳトランジスタ２ｂｂを流
れる電流量が増加し、ｎチャネルＭＯＳトランジスタ２
ｂａは、ｐチャネルＭＯＳトランジスタ２ｂｄからの供
給電流をすべて放電することができず、出力ノードＭ１
１からの信号ＯＵＴの電圧レベルが上昇する。このノー
ドＭ１１は、図１に示すトランスファゲート２ｃの一方
導通ノードに電気的に接続される。

【００６０】図２に示すように、差動増幅回路２ｂは、
基準電圧Ｖｒｅｆおよび出力電圧ＶｒｆｏをＭＯＳトラ
ンジスタのゲートに受けており、これらは、電気的に切
離されている（ＭＯＳトランジスタ２ｂａおよび２ｂｂ
のゲート絶縁膜による）。この出力電圧Ｖｒｆｏにおけ
るノイズが基準電圧Ｖｒｅｆに影響を及ぼすのを防止す
ることができ、確実に基準電圧発生回路ＲＦＧは安定に
所定の電圧レベルの基準電圧Ｖｒｅｆを生成することが
でき、また一方、駆動回路２は、ドライブトランジスタ
２ｄの比較的大きな電流駆動力により、出力電圧Ｖｒｆ
ｏを生成することができる。

【００６１】［実施の形態２］図３は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。この図３に示す半導体記憶装置は、以下の点で図
１に示す構成と異なっている。すなわち、基準電圧発生
回路ＲＦＧの出力とパッド１の間に設けられる駆動回路
２が、ボルテージフォロア構成の差動増幅回路を備え
る。すなわち、駆動回路２は、出力とその負入力とが相
互接続されかつ正入力に基準電圧発生回路ＲＦＧからの
基準電圧Ｖｒｅｆを受ける差動増幅回路２ｇと、テスト
モード指示信号ＴＥの活性化時導通し、この差動増幅回
路２ｇに電流経路を経由して差動増幅回路２ｇを活性化
する電流源トランジスタ２ｈを含む。差動増幅回路２ｇ
の出力する電圧Ｖｒｆｏがパッド１に伝達される。

【００６２】この出力と負入力が相互接続された差動増
幅回路は、そのオープンループ利得Ａは極めて大きく設
定される。この場合、入力される基準電圧Ｖｒｅｆと出
力電圧Ｖｒｆｏの関係は次式で表わされる。

【００６３】Ｖｒｆｏ／Ｖｒｅｆ＝Ａ／（１＋Ａ）〜１ したがって、この出力電圧Ｖｒｆｏは入力される基準電
圧Ｖｒｅｆと実質的にその電圧レベルが等しくなる。こ
のボルテージフォロア型差動増幅回路において、実効閉
ループインピーダンスΔＶ／ΔＩは、Ａ・Ｚに等しく、
極めて大きい。ここで、Ｚは、負入力または正入力端子
の対地インピーダンスである。また、出力インピーダン
スは極めて小さい。したがって、基準電圧発生回路ＲＦ
Ｇの電流供給量が極めて小さい場合においても、このボ
ルテージフォロア構成の差動増幅回路２ｇにより、大き
な電流供給力をもって出力電圧Ｖｒｆｏが生成され、外
部で、正確かつ容易にこの出力電圧Ｖｒｆｏを通して基
準電圧Ｖｒｅｆの電圧レベルをモニタすることができ
る。図４は、図３に示す差動増幅回路２ｇの構成を示す
図である。図４において、差動増幅回路２ｇは、基準電
圧Ｖｒｅｆと出力電圧Ｖｒｆｏを比較するための差動増
幅段を構成するｎチャネルＭＯＳトランジスタ２ｇａお
よび２ｇｂと、これらのＭＯＳトランジスタ２ｇｂおよ
び２ｇａへ電流を供給するカレントミラー段を構成する
ｐチャネルＭＯＳトランジスタ２ｇｃおよび２ｇｄを含
む。ＭＯＳトランジスタ２ｇａおよび２ｇｂのソース
は、共通に電流源トランジスタ２ｈのドレインに接続さ
れる。ＭＯＳトランジスタ２ｇａのドレインおよびゲー
トが出力ノードＭ１３に相互接続される。ＭＯＳトラン
ジスタ２ｇｃは、そのゲートおよびドレインがノードＭ
１２に相互接続されてカレントミラー段のマスタとして
作用する。

【００６４】テストモード指示信号ＴＥが非活性状態の
Ｌレベルのときには、電流源トランジスタ２ｈがオフ状
態であり、この差動増幅回路２ｇには、外部電源ノード
ＥＸから接地ノードの間に電流が流れる経路は存在せ
ず、この出力ノードＭ１３の電圧レベルは外部電源電圧
レベルとなる。

【００６５】テストモード指示信号ＴＥが活性化される
と、電流源トランジスタ２ｈがオン状態となり、差動増
幅回路２ｇが差動増幅動作を行なう。基準電圧Ｖｒｅｆ
が出力電圧Ｖｒｆｏよりも高い場合には、ＭＯＳトラン
ジスタ２ｇｂに大きな電流が流れ、そのミラー電流がＭ
ＯＳトランジスタ２ｇｄを介してＭＯＳトランジスタ２
ｇａへ供給される。これにより、ノードＭ１３の電圧レ
ベルが上昇し、応じて出力電圧Ｖｒｆｏの電圧レベルが
上昇する。この電圧レベルの上昇に応じてＭＯＳトラン
ジスタ２ｇａのコンダクタンスが大きくなり、ノードＭ
１３の電圧レベルの上昇を抑制する。

【００６６】一方、出力電圧Ｖｒｆｏが基準電圧Ｖｒｅ
ｆよりも高い場合には、ＭＯＳトランジスタ２ｇａが大
きな電流を供給し、ノードＭ１３の電圧レベルを低下さ
せる。これにより、出力電圧Ｖｒｆｏの電圧レベルが低
下し、ＭＯＳトランジスタ２ｇａのコンダクタンスが小
さくなり、ノードＭ１３の電圧レベルの低下を抑制す
る。したがって、基準電圧Ｖｒｅｆと出力電圧Ｖｒｆｏ
の電圧レベルが等しくなる。また、このノードＭ１３に
ノイズが発生した場合においても、このノードＭ１３上
のノイズにより、ＭＯＳトランジスタ２ｇａのコンダク
タンスが変化し、ノードＭ１３上のノイズを打消す方向
にＭＯＳトランジスタ２ｇａを流れる電流が変化し、ノ
イズが吸収される。

【００６７】以上のように、この発明の実施の形態２に
従えば、基準電圧発生回路の出力電圧をボルテージフォ
ロア構成の差動増幅回路を介してパッドへ伝達するよう
に構成しているため、基準電圧発生回路とパッドとが電
気的に切離される構成と等価となり、パッドのノイズが
基準電圧発生回路の出力電圧に影響を及ぼすのを防止す
ることができ、正確にこの差動増幅回路の出力電圧の測
定を通して基準電圧発生回路の出力する基準電圧の電圧
レベルを測定することができる。また、１つのボルテー
ジフォロア構成の差動増幅回路が用いられるだけであ
り、回路構成要素数を低減することができ、回路占有面
積を低減することができる。またボルテージフォロア構
成の差動増幅回路を用いているため、基準電圧発生回路
の電流供給力が微弱であっても、差動増幅回路のインピ
ーダンス変換機能および供給電流量変換機能により、比
較的大きな電流供給力をもってパッドを駆動することが
でき、外部で正確に、このパッド上の電圧レベルを測定
することができる。

【００６８】［テストモード設定回路］図５（Ａ）は、
テストモード指示信号を発生する部分の構成を概略的に
示す図である。図５において、テストモード設定回路３
は、外部からの制御信号、すなわちロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥおよび特定のアドレ
ス信号ビットＡｄｄを受けて、これらの信号が所定の状
態の組合せに設定されたときにテストモード指示信号Ｔ
Ｅの活性／非活性化を行なう。このテストモード設定回
路３の動作を以下、図５（Ｂ）を参照して説明する。

【００６９】テストモードにおいては、テストモードに
入るためのテストモードセットサイクルが行なわれてテ
ストモードが設定された後に、実際のテスト、すなわち
基準電圧Ｖｒｅｆの外部でのモニタが行なわれる。この
テストモードセットサイクルにおいては、ロウアドレス
ストローブ信号／ＲＡＳが立上がる前に、コラムアドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥがＬレベルに設定されかつアドレス信号ビットＡ
ｄｄが特定の状態に設定される。この条件は、「ＷＣＢ
Ｒ＋アドレスキー」条件として知られており、ロウアド
レスストローブ信号／ＲＡＳの立下がりに応じてテスト
モード指示信号ＴＥが活性状態となる。このテストモー
ドがセットされた後に、実際にテストが行なわれる。

【００７０】テストを終了する場合には、テストモード
リセットサイクルが行なわれる。このテストモードリセ
ットサイクルにおいては、コラムアドレスストローブ信
号／ＣＡＳを、ロウアドレスストローブ信号／ＲＡＳの
立下がりよりも早いタイミングでＬレベルに立下げる。
ライトイネーブル信号／ＷＥは、Ｈレベルを維持する。
この条件は「ＣＢＲ条件」として知られており、このＣ
ＢＲ条件が満たされると、ロウアドレスストローブ信号
／ＲＡＳの立下がりに応じてテストモード指示信号ＴＥ
が非活性状態となる。これらのＷＣＢＲ＋アドレスキー
条件およびＣＢＲ条件を検出する回路は、メモリ分野に
おいてよく知られており、それらの回路を利用すること
ができる。また、このテストモード設定のためには、特
定のピン端子を、通常与えられる電圧レベルよりもさら
に高い電圧レベルに設定する「スーパーＶｃｃ条件」が
組合せて用いられてもよい。

【００７１】［実施の形態３］図６は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図６においては、基準電圧発生回路の出
力部とパッド１の間に設けられる駆動回路２の構成を示
す。図６において、駆動回路２は、図示しない基準電圧
発生回路からの基準電圧Ｖｒｅｆとパッド１に電気的に
接続される信号線２ａ上の電圧を差動増幅する差動増幅
回路２ｉと、この差動増幅回路２ｉの出力信号に従って
外部電源ノードＥＸから信号線２ａへ電流を供給するｐ
チャネルＭＯＳトランジスタで構成されるドライブトラ
ンジスタ２ｋと、発振器４からの発振信号ＯＳＣに従っ
て間欠的にオン状態となり、差動増幅回路２ｉを活性化
する電流源トランジスタ２ｊと、ドライブトランジスタ
２ｋのゲート電位を安定化する容量２ｌとを含む。

【００７２】この発振器４は、たとえば奇数段のインバ
ータで構成されるリングオシレータからなり、その電流
駆動力は十分小さくされており、差動増幅回路２ｉが常
時活性状態にある場合に消費する電流よりもその消費電
流は十分小さくされる。この発振器４からの発振信号Ｏ
ＳＣに従って電流源トランジスタ２ｊが選択的にオン状
態となり、差動増幅回路２ｉを活性化する。差動増幅回
路２ｉの出力部には、安定化容量２ｌが設けられてお
り、この差動増幅回路２ｉの非活性化時におけるドライ
ブトランジスタ２ｋのゲート電位を安定に保持する。パ
ッド１は、パッケージ実装時、外部リード端子には接続
されないため、この半導体記憶装置の実使用時において
は、駆動回路２が間欠的に動作しても何らその動作に悪
影響は及ぼさない。

【００７３】特に、この図６に示すように、発振器４を
用いて間欠的に駆動回路２を活性化する場合、図５に示
すようなテストモード設定回路３を用いてテストモード
を設定する必要がなく、容易にテスト動作に入ることが
できる。また、この基準電圧Ｖｒｅｆをモニタするため
のテストモードを設定するための専用のテストモード設
定回路を設ける必要がない。発振器４は、その消費電流
は十分小さくされており、したがって、その回路占有面
積も十分小さくされており、テストモード設定回路を用
いる構成に比べて、その占有面積を小さくすることがで
きる。パッド１へは、ドライブトランジスタ２ｋを介し
て基準電圧Ｖｒｅｆと実質的に同じレベルの電圧が伝達
される。専用のテストモードを設定する必要がないた
め、他のテストモードが設定され、内部回路動作時にお
いて、この基準電圧Ｖｒｅｆがどのような影響を受ける
かをも同時にテストすることができ、複数のテストを同
時に行なうことが可能となる。

【００７４】以上のように、この発明の実施の形態３に
従えば、基準電圧発生回路からの基準電圧と実質的に同
じ大きさの電圧を比較的大きな電流駆動力をもって発生
する駆動回路を間欠的に活性化しているため、専用のテ
ストモード設定回路を用いる必要がなく、回路占有面積
を低減しかつ容易に基準電圧に対するテストを行なうこ
とができる。また、常時差動増幅回路を活性化する必要
がなく、この差動増幅回路における消費電流をも低減す
ることができる。

【００７５】［実施の形態４］図７は、この発明の実施
の形態４に従う半導体記憶装置の要部の構成を概略的に
示す図である。図７において、基準電圧発生回路ＲＦＧ
と内部降圧回路ＶＤＣの間に駆動回路２が設けられる。
この駆動回路２は、基準電圧発生回路ＲＦＧからの基準
電圧Ｖｒｅｆを受け、この基準電圧Ｖｒｅｆと実質的に
同じ電圧レベルの電圧を生成して内部降圧回路ＶＤＣへ
与えかつ信号線２ａを介してパッド１へもその出力電圧
を伝達する。

【００７６】駆動回路２は、ボルテージフォロア構成の
差動増幅回路２ｍと、一定の電圧Ｖｎｒをそのゲートに
受け、差動増幅回路２ｍの電流源として機能するｎチャ
ネルＭＯＳトランジスタで構成される電流源トランジス
タ２ｎと、この電流源トランジスタ２ｎと並列に設けら
れかつそのゲートにテストモード指示信号ＴＥを受ける
ｎチャネルＭＯＳトランジスタで構成されるテスト用電
流源トランジスタ２ｏを含む。

【００７７】テストモード指示信号ＴＥの非活性状態の
通常動作モード時においては、ボルテージフォロア構成
の差動増幅回路２ｍは、電流源トランジスタ２ｎが駆動
する電流によりその動作電流が決定される。この通常動
作モード時（テストモード指示信号ＴＥの非活性化時）
においては、駆動回路２は、大きな電流供給力は必要と
されないため、この電流源トランジスタ２ｎの電流供給
量は十分小さくされる（一定電圧Ｖｎｒの電圧レベルを
低くするかまたは、この電流源トランジスタ２ｎのゲー
ト幅とゲート長の比を小さくする）。これにより、通常
動作時における駆動回路２の消費電流が低減される。

【００７８】一方、テストモード時においては、テスト
モード指示信号ＴＥが活性状態とされ、テスト用電流源
トランジスタ２ｏがオン状態となる。したがって、この
差動増幅回路２ｍの動作電流は電流源トランジスタ２ｎ
および２ｏが供給する電流により決定され、テストモー
ド時この差動増幅回路２ｍの動作電流が増加する。した
がって、大きな電流駆動力をもって出力電圧Ｖｒｆｏを
生成してパッド１へ伝達することができる。これによ
り、パッド１を介して出力電圧Ｖｒｆｏの電圧レベルを
測定し、応じて基準電圧Ｖｒｅｆの電圧レベルを測定す
ることができる。パッド１が、駆動回路２の出力部に信
号線２ａを介して接続されているものの、この信号線２
ａは、基準電圧発生回路ＲＦＧと駆動回路２により電気
的に分離されており、したがって、この信号線２ａ上の
ノイズの基準電圧発生回路ＲＦＧが発生する基準電圧Ｖ
ｒｅｆに対する悪影響は生じず、通常動作時に正確に内
部降圧回路ＶＤＣからの基準電圧Ｖｒｅｆが規定する電
圧レベルの内部電源電圧ｉｎｔＶｃｃを生成することが
できる。また、この駆動回路２は、ボルテージフォロア
構成の差動増幅回路２ｍを有しており、この差動増幅回
路は基準電圧発生回路ＲＦＧよりも大きな電流供給力を
有しているため、通常動作モード時においても、信号線
２ａのノイズの影響を受けることなく安定に一定電圧レ
ベルの基準電圧Ｖｒｅｆを内部降圧回路ＶＤＣへ伝達す
ることができる。

【００７９】［変更例］図８は、この発明の実施の形態
４の変更例１の構成を示す図である。この図８に示す構
成においては、駆動回路２の出力部とパッド１とを接続
する信号線２ａにおいて、テストモード指示信号ＴＥを
そのゲートに受けるｎチャネルＭＯＳトランジスタで構
成されるスイッチングトランジスタ２ｐが設けられる。
他の構成は、図７に示す構成と同じであり、対応する部
分には同一参照番号を付す。

【００８０】この図８に示す構成においては、テストモ
ード指示信号ＴＥの活性化時のみ、駆動回路２の出力部
がパッド１に電気的に接続される。通常動作モード時に
おいては、スイッチングトランジスタ２ｐはオフ状態と
なり、駆動回路２の出力部とパッド１とは電気的に切離
される。これにより、通常動作モード時パッド１にノイ
ズが発生しても、このノイズの影響が駆動回路２の出力
部へ伝達されるのを確実に防止することができ、内部降
圧回路ＶＤＣに対し安定に一定の電圧レベルの基準電圧
を伝達することができる。

【００８１】［実施の形態５］図９は、この発明の実施
の形態５に従う半導体記憶装置の要部の構成を概略的に
示す図である。図９に示す構成においては、基準電圧発
生回路ＲＦＧからの基準電圧Ｖｒｅｆをパッド１に伝達
する駆動回路２の出力ノード４ａとパッド１の間に、フ
ォーステストイネーブル信号ＦＴＥおよび／ＦＴＥに応
じて選択的に導通するトランスミッションゲート５ａが
設けられる。加えて、パッド１と基準電圧発生回路ＲＦ
Ｇの出力ノード４ｂの間に、フォーステストイネーブル
信号ＦＴＥおよび／ＦＴＥの活性化時導通するＣＭＯＳ
トランスミッションゲート５ｂが設けられる。ＣＭＯＳ
トランスミッションゲート５ａおよび５ｂは互いに相補
的に導通／非導通状態となる。フォーステストモード
は、外部から内部電圧を強制的に所定の電圧レベルに設
定することにより、内部回路の動作マージンなどをテス
トするモードである。フォーステストイネーブル信号Ｆ
ＴＥおよび／ＦＴＥの活性化時、ＣＭＯＳトランスミッ
ションゲート５ｂが導通し、パッド１は、基準電圧発生
回路ＲＦＧの出力ノード４ｂに電気的に接続される。こ
れにより、パッド１から基準電圧Ｖｒｅｆを変更するこ
とができる。応じて、内部電源電圧ｉｎｔＶｃｃの電圧
レベルを調整し、内部回路のこの内部電源電圧ｉｎｔＶ
ｃｃに対する動作マージンを測定することができる（内
部電源電圧が変動した場合、その動作速度（アクセス時
間）が所定値（仕様値）を満たしているかおよび正確な
データの書込／読出が行なわれるか）を測定する。

【００８２】フォーステストモード以外の動作モード時
においては、ＣＭＯＳトランスミッションゲート５ｂが
オフ状態にあり、ＣＭＯＳトランスミッションゲート５
ａがオン状態となり、駆動回路２の出力ノード４ａがパ
ッド１に電気的に接続される。したがって、この状態に
おいては、パッド１を介して駆動回路２が出力する電圧
を外部でモニタすることができる。駆動回路２の構成と
しては図１、図３および図６のいずれの構成が用いられ
てもよい。

【００８３】［変更例］図１０は、この発明の実施の形
態５の変更例の構成を示す図である。この図１０に示す
構成においては、駆動回路２の出力ノード４ａとパッド
１の間に、モニタテストイネーブル信号ＭＴＥおよび／
ＭＴＥの活性化時導通するＣＭＯＳトランスミッション
ゲート５ｃが設けられる。他の構成は、図９に示す構成
と同じであり、対応する部分には同一参照番号を付す。

【００８４】この図１０に示す構成においては、基準電
圧発生回路ＲＦＧからの基準電圧Ｖｒｅｆの電圧レベル
を外部でモニタする場合には、駆動回路２の出力ノード
４ａがパッド１に電気的に接続される。この状態におい
ては、ＣＭＯＳトランスミッションゲート５ｂはオフ状
態にある。一方、フォーステストモード時においては、
フォーステストイネーブル信号ＦＴＥおよび／ＦＴＥが
活性状態となり、ＣＭＯＳトランスミッションゲート５
ｂがオン状態、ＣＭＯＳトランスミッションゲート５ｃ
がオフ状態となる。

【００８５】このテストモードに応じて、パッド１を選
択的に駆動回路２の出力ノード４ａまたは基準電圧発生
回路ＲＦＧの出力ノード４ｂに電気的に接続することに
より、パッド１に付随する寄生容量を最小として、基準
電圧Ｖｒｅｆに対するテストを行なうことができる。

【００８６】このフォーステストモードおよびモニタテ
ストモード以外の場合においては、ＣＭＯＳトランスミ
ッションゲート５ｃおよび５ｂはともにオフ状態にあ
り、パッド１は、駆動回路２の出力ノード４ａおよび基
準電圧発生回路ＲＦＧの出力ノード４ｂから電気的に切
離される。これにより、パッド１上のノイズが、基準電
圧発生回路ＲＦＧが発生する基準電圧Ｖｒｅｆに対する
影響を防止することができる。

【００８７】なお、このフォーステストイネーブル信号
ＦＴＥおよびモニタテストイネーブル信号ＭＴＥは、先
の図５（Ａ）に示す構成において、アドレスキーの変更
により、それぞれ別々に設定することができる。

【００８８】［実施の形態６］図１１は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。この図１１に示す構成においては、駆動回路２
の出力ノード４ａとパッド１の間に溶断可能なリンク素
子６ａが設けられ、また基準電圧発生回路ＲＦＧの出力
ノード４ｂとパッド１の間に溶断可能なリンク素子６ｂ
が設けられる。この図１１に示す構成は、図９および図
１０に示す構成におけるＣＭＯＳトランスミッションゲ
ート５ａ、５ｂおよび５ｃを溶断可能なリンク素子で置
換えたものと等価である。

【００８９】基準電圧発生回路ＲＦＧの発生する基準電
圧Ｖｒｅｆに対するテストは、ウエハレベルで行なわれ
る。このウエハレベルで、モニタテストおよびフォース
テストが行なわれる。この場合に、駆動回路２の出力ノ
ード４ａは、リンク素子６ａおよび６ｂを介して基準電
圧発生回路ＲＦＧの出力ノード４ｂ、すなわち駆動回路
２の入力ノードに電気的に接続される。しかしながら、
駆動回路２は、基準電圧発生回路ＲＦＧの発生する基準
電圧Ｖｒｅｆと同じ電圧レベルの電圧を生成している。
したがって、この駆動回路２の出力電圧をパッド１を介
して外部でモニタするモードにおいて、駆動回路２の出
力電圧Ｖｒｆｏと基準電圧発生回路ＲＦＧが発生する基
準電圧Ｖｒｅｆは同じ電圧レベルであり、駆動回路２か
らリンク素子６ａおよび６ｂを介して基準電圧発生回路
ＲＦＧへ電流が流入することはなく、基準電圧発生回路
ＲＦＧが発生する基準電圧Ｖｒｅｆの電圧レベルの変動
は生じない。またこのモニタテストモード時において、
パッド１にノイズが生じた場合、駆動回路２の供給電流
により、そのノイズが吸収され、パッド１のノイズが基
準電圧発生回路ＲＦＧが発生する基準電圧Ｖｒｅｆへ悪
影響を及ぼすのは防止される。

【００９０】フォースモニタモードにおいては、パッド
１を介して基準電圧発生回路ＲＦＧの出力ノード４ｂの
電圧レベルを所定電圧レベルに設定する。このときに
は、駆動回路２は、非活性状態に駆動されていてもよい
が、駆動回路が動作状態にあっても、この駆動回路２の
出力電圧Ｖｒｆｏは、パッド１を介して外部から与えら
れる電圧レベルに応じて変化するため、何ら問題は生じ
ず、正確に基準電圧発生回路ＲＦＧの出力する基準電圧
Ｖｒｅｆを所定の電圧レベルに設定することができる。
また、フォーステストモードにおいては、外部のテスタ
の電流駆動力は、駆動回路２の出力電流駆動力よりも十
分大きく、駆動回路２の出力電圧のレベルにかかわら
ず、正確に基準電圧発生回路ＲＦＧの出力する基準電圧
Ｖｒｅｆを所望の電圧レベルに設定することができる。

【００９１】このモニタテストモードおよびフォーステ
ストモード両者を行なった後に、リンク素子６ａおよび
６ｂを溶断し、パッド１と基準電圧発生回路ＲＦＧおよ
び駆動回路２を電気的に切離す。これにより、通常動作
モード時におけるパッド１からのノイズの基準電圧発生
回路ＲＦＧに対する影響を防止することができる。

【００９２】リンク素子６ａおよび６ｂの占有面積は、
十分小さく、回路占有面積を低減することができる。ま
た、単にリンク素子６ａおよび６ｂを用いているだけで
あり、それらの導通／非導通のための制御信号を発生す
る必要がなく、テストを行なうための回路構成を簡略化
することができる。

【００９３】なお、これらのリンク素子６ａおよび６ｂ
の溶断は、半導体記憶装置において、不良メモリセル救
済などにおいて冗長メモリセルとの置換を行なう工程に
おいて不良セルのアドレスのプログラムを行なう場合に
ヒューズ素子（リンク素子）の溶断が行なわれる。この
溶断工程と同じ工程でこれらのリンク素子６ａおよび６
ｂの溶断を行なうことにより、追加の工程を伴うことな
く、これらのリンク素子６ａおよび６ｂの溶断を行なう
ことができる。

【００９４】以上のように、この発明の実施の形態６に
従えば、駆動回路の出力とパッドの間および基準電圧発
生回路の出力ノードとパッドの間に溶断可能なリンク素
子を配置しているため、回路占有面積を増加させること
なく正確に基準電圧に対するテストを行なうことが可能
となる。

【００９５】［実施の形態７］図１２は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を示す図
である。この図１２に示す構成においては、複数（図１
２においては、３種類）の基準電圧Ｖｒｅｆ１、Ｖｒｅ
ｆ２およびＶｒｅｆ３に対するテストが１つのパッド１
０を介して行なわれる。

【００９６】図１２において、選択信号ＳＬ１および／
ＳＬ１の活性化時導通し、基準電圧伝達線１２ａ上に伝
達された基準電圧Ｖｒｅｆ１をノード１６に伝達するＣ
ＭＯＳトランスミッションゲート１４ａと、選択信号Ｓ
Ｌ２および／ＳＬ２の活性化時導通し、基準電圧伝達線
１２ｂ上の基準電圧Ｖｒｅｆ２をノード１６に伝達する
ＣＭＯＳトランスミッションゲート１４ｂと、選択信号
ＳＬ３および／ＳＬ３の活性化時導通し、基準電圧伝達
線１２ｃ上に伝達された基準電圧Ｖｒｅｆ３をノード１
６に伝達するＣＭＯＳトランスミッションゲート１４ｃ
が設けられる。これらのＣＭＯＳトランスミッションゲ
ート１４ａ、１４ｂおよび１４ｃは、テストモード時
（モニタテストモード時）この選択信号ＳＬ１、ＳＬ２
およびＳＬ３に従って択一的に導通状態とされる。

【００９７】ノード１６とパッド１０の間にこのノード
１６上に伝達された基準電圧と実質的に同じ電圧レベル
の電圧を生成してパッド１０へ伝達する駆動回路２０が
設けられる。この駆動回路２０の構成は、先の図１、図
３、および図６に示す構成のいずれであってもよい。

【００９８】この図１２に示す構成において、複数の基
準電圧Ｖｒｅｆ１、Ｖｒｅｆ２およびＶｒｅｆ３それぞ
れは別々の基準電圧発生回路から発生される。これは、
たとえば、ロウデコーダなどの周辺回路へ与えられる内
部電源電圧を生成するための基準電圧、センスアンプ回
路を介してメモリセルアレイのビット線を充放電するた
めの内部電源電圧を生成するために用いられる基準電
圧、および内部で、ワード線駆動電圧Ｖｐｐおよび基板
バイアス電圧Ｖｂｂを生成する回路の一方動作電源電圧
として用いる内部電源電圧を生成するために用いられる
基準電圧などを含む。これら複数の基準電圧Ｖｒｅｆ１
〜Ｖｒｅｆ３をモニタテストモード時選択信号ＳＬ１〜
ＳＬ３に従って選択的にノード１６へ伝達する。駆動回
路２０がこのノード１６に与えられた基準電圧レベルと
実質的に等しいレベルの電圧を生成してパッド１０へ伝
達する。したがって複数の基準電圧を１つのパッドでモ
ニタすることができ、パッドの数を低減することがで
き、チップ占有面積を低減することができる。

【００９９】図１３（Ａ）は、選択信号発生部の構成を
示す図である。図１３（Ａ）において、選択信号発生回
路２２は、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥおよびアドレス信号ビットＡ０およびＡ１が
所定の状態に設定されたとき、選択信号ＳＬ１，／ＳＬ
１、ＳＬ２，／ＳＬ２、およびＳＬ３，／ＳＬ３の組を
活性状態へ駆動する。この選択信号発生回路２２は、信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＷＣＢＲ条件を満
たしているとき、アドレス信号ビットＡ０およびＡ１の
組合せに従って選択信号の組を活性状態へ駆動する。

【０１００】図１３（Ｂ）は、この選択信号発生回路２
２に含まれる選択信号ＳＬ１および／ＳＬ１を発生する
ための回路の構成の一例を示す図である。図１３（Ｂ）
において、この単位選択信号発生回路は、ＷＣＢＲ条件
が満たされたときに活性状態とされるＷＣＢＲ検出信号
ＷＣＢＲとアドレス信号ビットＡ０およびＡ１を受ける
ＮＡＮＤ回路２２ａと、ＮＡＮＤ回路２２ａの出力信号
を受けるインバータ回路２２ｂを含む。ＮＡＮＤ回路２
２ａから選択信号／ＳＬ１が出力され、インバータ回路
２２ｂから選択信号ＳＬ１が出力される。

【０１０１】ＷＣＢＲ検出信号ＷＣＢＲがＨレベルであ
り、かつアドレス信号ビットＡ０およびＡ１がともにＨ
レベルのときに、選択信号ＳＬ１および／ＳＬ１が活性
状態へ駆動される。この図１３（Ｂ）において、モニタ
テストモードが指定されたときに、図示しないラッチ回
路部において選択信号ＳＬ１および／ＳＬ１がラッチさ
れる。他の選択信号ＳＬ２，／ＳＬ２およびＳＬ３，／
ＳＬ３の組それぞれについても、アドレス信号ビットＡ
０およびＡ１のハイレベルおよびローレベルの組合せに
従ってそれぞれ活性状態へ駆動される。

【０１０２】この図１３（Ａ）および（Ｂ）に示すよう
な選択信号発生回路を利用することにより、容易にモニ
タテストモード時、モニタすべき基準電圧に対して選択
信号を生成することができる。

【０１０３】［変更例］図１４は、この発明の実施の形
態７の変更例の構成を示す図である。図１４において
は、複数の内部電圧発生回路２４ａ、２４ｂおよび２４
ｃが発生する内部電圧Ｖｉｎ１，Ｖｉｎ２およびＶｉｎ
３が、１つのパッド１０を介して外部でモニタされる。

【０１０４】図１４において、選択信号ＳＥＬ１および
／ＳＥＬ１の活性化時導通し、内部電圧発生回路２４ａ
が発生する内部電圧Ｖｉｎ１をノード２８へ伝達するＣ
ＭＯＳトランスミッションゲート２６ａと、選択信号Ｓ
ＥＬ２および／ＳＥＬ２の活性化時導通し、内部電圧発
生回路２４ｂの生成する内部電圧Ｖｉｎ２をノード２８
へ伝達するＣＭＯＳトランスミッションゲート２６ｂ
と、選択信号ＳＥＬ３および／ＳＥＬ３の活性化時導通
し、内部電圧発生回路２４ｃの発生する内部電圧Ｖｉｎ
３をノード２８へ伝達するＣＭＯＳトランスミッション
ゲート２６ｃが設けられる。このノード２８上に伝達さ
れた内部電圧は、駆動回路２０により、インピーダンス
変換が行なわれかつその出力電流駆動量が変更されてパ
ッド１０へ伝達される。このパッド１０には、内部ノー
ド２８に伝達された電圧と同じ電圧レベルの電圧が伝達
される。

【０１０５】内部電圧発生回路２４ａ〜２４ｃとして
は、半導体記憶装置において、通常用いられる、選択ワ
ード線上に伝達される昇圧電圧Ｖｐｐを発生する回路、
ビット線をスタンバイサイクル時プリチャージするため
に用いられるビット線プリチャージ電圧ＶＢＬを発生す
るためのビット線プリチャージ電圧発生回路、基板領域
へ印加される基板バイアス電圧ＶＢＢを発生する基板バ
イアス電圧発生回路、メモリセルキャパシタ（ダイナミ
ック・ランダム・アクセス・メモリの場合）の一方電極
（セルプレート）へ印加されるセルプレート電圧をＶＣ
Ｐを発生するセルプレート電圧発生回路、および内部電
源電圧ｉｎｔＶｃｃを発生する内部電源電圧発生回路な
どがある。これらの内部電圧を外部でモニタすることに
より、半導体記憶装置が正確に動作して所望の電圧レベ
ルの電圧を生成しているかをモニタすることができる。

【０１０６】この場合においても、複数の内部電圧発生
回路２４ａ〜２４ｃに対し共通に１つのパッド１０が設
けられているだけであり、パッド数を増加させることな
く必要な内部電圧レベルを外部でモニタすることができ
る。

【０１０７】以上のように、この発明の実施の形態７に
従えば、複数の内部電圧発生回路に対し共通に１つのパ
ッドを設け、選択的にテストモード時これらの内部電圧
発生回路の出力電圧をパッドへ伝達するように構成して
いるため、パッド数を増加させることなく必要な内部電
圧を外部で容易にモニタすることができる。

【０１０８】［実施の形態８］図１５は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を示す図
である。この図１５においては、複数の基準電圧（図１
５においては３種類の基準電圧）Ｖｒｅｆ１、Ｖｒｅｆ
２、およびＶｒｅｆ３は、１つのパッド１０を介して外
部からその電圧レベルを変更することができる。すなわ
ち、この図１５に示す構成においては、選択信号ＳＬ１
および／ＳＬ１の活性化時導通し、信号線３０ａとノー
ド３４とを電気的に接続するＣＭＯＳトランスミッショ
ンゲート３２ａと、選択信号ＳＬ２および／ＳＬ２の活
性化時導通し、内部ノード３４と信号線３０ｂを電気的
に接続するＣＭＯＳトランスミッションゲート３２ｂ
と、選択信号ＳＬ３および／ＳＬ３の活性化時導通し、
内部ノード３４と信号線３０ｃを電気的に接続するＣＭ
ＯＳトランスミッションゲート３２ｃが設けられる。

【０１０９】ノード３４はパッド１０に接続される。信
号線３０ａ、３０ｂ、および３０ｃの各々は、基準電圧
Ｖｒｅｆ１、Ｖｒｅｆ２、およびＶｒｅｆ３をそれぞれ
発生する基準電圧発生回路の出力部に接続される。選択
信号ＳＬ１〜ＳＬ３および／ＳＬ１〜／ＳＬ３は、フォ
ーステストモード時、選択的に活性状態へ駆動される。
したがって、フォーステストモード時、選択信号ＳＬ
１，／ＳＬ１、ＳＬ２，／ＳＬ２およびＳＬ３，／ＳＬ
３の組を選択的に活性状態とすることにより、１つのパ
ッド１０を用いて複数の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ
３の電圧レベルを所望の電圧レベルに強制的に設定する
ことができる。これにより、パッド数を増加させること
なく複数の基準電圧のフォーステストモードを容易に行
なうことができる。なお、選択信号ＳＬ１〜ＳＬ３は、
図１３（Ａ）に示す選択信号発生回路と同様の構成を用
いて発生することができる。

【０１１０】［変更例］図１６は、この発明の実施の形
態８の変更例の構成を示す図である。図１６において
は、複数の内部電圧（図１６においては３つの内部電
圧）Ｖｉｎ１、Ｖｉｎ２およびＶｉｎ３を、パッド１０
を介して外部から強制的に所望の電圧レベルに設定す
る。すなわち、１つのパッド１０を介して複数の内部電
圧のフォーステストを行なうことができる。

【０１１１】図１６において、このフォーステストを行
なうために、選択信号ＳＥＬ１および／ＳＥＬ１の活性
化時導通し、信号線４０ａをノード４４に電気的に接続
するＣＭＯＳトランスミッションゲート４２ａと、選択
信号ＳＥＬ２および／ＳＥＬ２の活性化時導通し、内部
信号線４０ｂをノード４４に電気的に接続するＣＭＯＳ
トランスミッションゲート４２ｂと、選択信号ＳＥＬ３
および／ＳＥＬ３の活性化時導通し、信号線４０ｃをノ
ード４４に電気的に接続するＣＭＯＳトランスミッショ
ンゲート４２ｃが設けられる。ノード４４がパッド１０
に接続される。

【０１１２】信号線４０ａ、４０ｂおよび４０ｃは、そ
れぞれ内部電圧Ｖｉｎ１、Ｖｉｎ２およびＶｉｎ３を発
生する内部電圧発生回路の出力部に電気的に接続され
る。選択信号ＳＥＬ１，／ＳＥＬ１、ＳＥＬ２，／ＳＥ
Ｌ２、ＳＥＬ３，／ＳＥＬ３の組は、フォーステストモ
ード時選択的に活性状態へ駆動される。したがって、こ
れらの選択信号ＳＥＬ１〜ＳＥＬ３および／ＳＥＬ１〜
／ＳＥＬ３に従って、１つの信号線をパッド１０に電気
的に接続することができ、１つのパッドを用いて複数の
内部電圧に対するフォーステストを行なうことができ
る。

【０１１３】以上のように、この発明の実施の形態８に
従えば、複数の内部電圧伝達線に対し共通に１つのパッ
ドを設け、これらのパッドと複数の内部電圧伝達線と
を、フォーステストモード時選択的にかつ択一的に電気
的に接続するように構成したため、１つのパッドを用い
て複数の内部電圧に対するフォーステストを行なうこと
ができ、パッド占有面積を低減することが可能となる。

【０１１４】［実施の形態９］図１７は、この発明の実
施の形態９に従う半導体記憶装置の要部の構成を示す図
である。この図１７に示す構成においては、複数の基準
電圧（図１７においては３種類）Ｖｒｅｆ１、Ｖｒｅｆ
２およびＶｒｅｆ３に対し、モニタテストモードおよび
フォーステストモードいずれも行なうことができる。

【０１１５】この図１７において、フォーステストモー
ドを実現するために、選択信号ＳＬ１および／ＳＬ１の
活性化時導通し、基準電圧伝達線５０ａをノードノード
５３に電気的に接続するＣＭＯＳトランスミッションゲ
ート５２ａと、選択信号ＳＬ２および／ＳＬ２の活性化
時導通し、基準電圧伝達線５０ｂとノード５３とを電気
的に接続するＣＭＯＳトランスミッションゲート５２ｂ
と、選択信号ＳＬ３および／ＳＬ３の活性化時導通し、
基準電圧伝達線５０ｃとノード５３とを電気的に接続す
るＣＭＯＳトランスミッションゲート５２ｃが設けられ
る。基準電圧伝達線５０ａ、５０ｂおよび５０ｃは、そ
れぞれ基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、およびＶｒｅ
ｆ３を発生する基準電圧発生回路の出力に電気的に接続
される。

【０１１６】一方、モニタテストモードを行なうため
に、選択信号ＳＬ１および／ＳＬ１の活性化時導通し、
基準電圧伝達線５０ａをノード５５に電気的に接続する
ＣＭＯＳトランスミッションゲート５４ａと、選択信号
ＳＬ２および／ＳＬ２の活性化時導通し、基準電圧伝達
線５０ｂとノード５５とを電気的に接続するＣＭＯＳト
ランスミッションゲート５４ｂと、選択信号ＳＬ３およ
び／ＳＬ３の活性化時導通し、基準電圧伝達線５０ｃと
ノード５５とを電気的に接続するＣＭＯＳトランスミッ
ションゲート５４ｃが設けられる。ノード５５は、駆動
回路２０の入力部に接続される。

【０１１７】さらに、ノード５３とパッド１０の間に、
フォーステストイネーブル信号ＦＴＥおよび／ＦＴＥの
活性化時導通し、ノード５３とパッド１０とを電気的に
接続するＣＭＯＳトランスミッションゲート５６が設け
られる。駆動回路２０の出力部とパッド１０の間に、フ
ォーステストイネーブル信号ＦＴＥおよび／ＦＴＥの非
活性化時導通し、駆動回路２０の出力部をパッド１０に
電気的に接続するＣＭＯＳトランスミッションゲート５
８が設けられる。

【０１１８】この図１７に示す構成は実質的に先の実施
の形態７および８の組合せである。フォーステストモー
ド時においては、ＣＭＯＳトランスミッションゲート５
６が導通し、基準電圧伝達線５０ａ〜５０ｃのいずれか
が、パッド１０に電気的に接続される。選択信号ＳＬ
（ＳＬ１〜ＳＬ３）および／ＳＬ（／ＳＬ１〜／ＳＬ
３）がフォーステストモードおよびモニタテストモード
共通に用いられている。しかしながら、同じ基準電圧伝
達線が、パッド１０および駆動回路２０の入力ノード５
５に電気的に接続されるだけであり、駆動回路２０の出
力電圧の影響を受けることなく、選択された基準電圧レ
ベルを外部から強制的に所望の電圧レベルに設定するこ
とができる。

【０１１９】モニタテストモード時においては、ＣＭＯ
Ｓトランスミッションゲート５６がオフ状態、ＣＭＯＳ
トランスミッションゲート５８がオン状態となり、駆動
回路２０の出力部がパッド１０に電気的に接続される。
したがって、この場合においては、基準電圧伝達線５０
ａ〜５０ｃの基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３のいずれ
かが選択信号に従って選択されて、駆動回路２０および
ＣＭＯＳトランスミッションゲート５８を介してパッド
１０に伝達されて外部でモニタが行なわれる。この場合
においても、ＣＭＯＳトランスミッションゲート５２ａ
〜５２ｃのいずれかがオン状態となるものの、このフォ
ーステストを行なうための経路の負荷（寄生容量）が十
分小さく、何らこのフォーステストを行なう経路の影響
を受けることなくモニタテストを正確に行なうことがで
きる。

【０１２０】また、図１７に示す構成において、ＣＭＯ
Ｓトランスミッションゲート５２ａ〜５２ｃへ与えられ
る選択信号をフォーステストモード時においてのみ選択
的に活性状態とし、一方ＣＭＯＳトランスミッションゲ
ート５４ａ〜５４ｃが、モニタテストモード時において
のみ選択的に活性状態へ駆動される構成が用いられても
よい。単に選択信号ＳＬおよび／ＳＬとフォーステスト
イネーブル信号ＦＴＥの論理積をとることにより、容易
に実現することができる。

【０１２１】［変更例］図１８は、この発明の実施の形
態９の変更例の構成を示す図である。この図１８に示す
構成は、信号線６０ａ、６０ｂおよび６０ｃ上に伝達さ
れる内部電圧Ｖｉｎ１、Ｖｉｎ２およびＶｉｎ３に対し
モニタテストモードおよびフォーステストモードいずれ
をも行なうことができる。この図１８においては、モニ
タテストモードを行なう経路およびフォーステストモー
ドを行なう経路それぞれにおいて単に図１７に示す構成
とは与えられる選択信号の符号が異なるだけであり、し
たがって、ＣＭＯＳトランスミッションゲートに対して
は、同じ参照番号を付しその詳細説明は省略する。

【０１２２】選択信号ＳＥＬ１，／ＳＥＬ１、ＳＥＬ
２，／ＳＥＬ２およびＳＥＬ３，／ＳＥＬ３を選択的に
活性状態とすることにより、内部電圧Ｖｉｎ１、Ｖｉｎ
２およびＶｉｎ３のうちの選択信号が指定する内部電圧
に対するモニタテストモードまたはフォーステストモー
ドを行なうことができる。

【０１２３】ここで、図１８に示す構成において、信号
線６０ａ、６０ｂおよび６０ｃは、それぞれ内部電圧Ｖ
ｉｎ１、Ｖｉｎ２およびＶｉｎ３を発生する内部電圧発
生回路の出力部に電気的に接続される。

【０１２４】以上のように、この発明の実施の形態９に
従えば、複数の内部電圧伝達線に対し選択信号に従って
これらの内部電圧伝達線をパッドに電気的に接続するか
または駆動回路を介して電気的にパッドに接続するよう
に構成しているため、これらの内部電圧に対するモニタ
テストおよびフォーステストいずれをも行なうことが可
能となり、所望の内部電圧を、パッド数を増加させるこ
となく外部から観測可能とすることができる。

【０１２５】［その他の適用例］上述の説明において
は、半導体集積回路装置の一例として半導体記憶装置、
特に、ダイナミック型半導体記憶装置が一例として示さ
れている。しかしながら、本発明は、複数の内部電圧を
外部で観測するテストモードを有する半導体集積回路装
置であれば適用可能である。

【０１２６】また、基準電圧発生回路の構成は、図２０
に示す構成に限定されず、定電流源と、この定電流源か
らの定電流を電圧に変換する変換素子とが設けられた定
電圧発生回路であればよい。

【０１２７】

【発明の効果】以上のように、この発明に従えば、電流
供給能力の小さな内部電圧発生回路の出力を、インピー
ダンス変換機能を備える比較的大きな電流供給能力を有
する駆動回路を介してパッドに電気的に接続するように
構成しているため、この電流供給能力の小さな内部電圧
発生回路の出力電圧レベルを正確に外部からモニタする
ことが可能となる。

【０１２８】また、複数の内部電圧に対して、共通のパ
ッドを設け、これらの複数の内部電圧伝達線を共通のパ
ッドに選択的に電気的に接続するように構成しているた
め、複数の内部電圧を、１つのパッドを用いてテストす
ることができ、チップ占有面積を低減することができ
る。すなわち、請求項１に係る発明に従えば、内部電源
電圧を発生するために用いられる基準電圧を発生する基
準電圧発生手段とパッドとの間に、この基準電圧発生手
段からの基準電圧を受けてこの基準電圧と実質的に同じ
電圧レベルの電圧を発生してパッドへ伝達する駆動手段
を設けているため、この基準電圧発生手段の発生する基
準電圧レベルに悪影響を及ぼすことなく正確にパッド
へ、基準電圧レベルの電圧を伝達することができ、外部
で正確に基準電圧レベルをモニタすることが可能とな
る。

【０１２９】請求項２に係る発明に従えば、この駆動手
段をテストモード指示信号の活性化時活性化するように
構成しているため、テストモード時のみこの駆動手段を
動作させ、消費電流を低減することができる。

【０１３０】請求項３に係る発明に従えば、この駆動手
段を間欠的に活性化するように構成しているため、常時
駆動手段を活性状態に置く場合に比べて、消費電流を低
減することができる。

【０１３１】請求項４に係る発明に従えば、この駆動手
段をボルテージフォロア構成の差動増幅回路で構成して
いるため、高入力インピーダンス低出力インピーダンス
の回路を用いて基準電圧発生回路からの基準電圧をパッ
ドへ伝達することができ、基準電圧発生回路の出力する
基準電圧レベルに何ら影響を及ぼすことなくパッドに基
準電圧レベルの電圧を正確に伝達することができる。

【０１３２】請求項５に係る発明に従えば、この基準電
圧発生手段が複数個設けられており、これら複数の基準
電圧発生手段の出力各々と駆動手段の入力との間に選択
信号に従って対応の基準電圧発生手段の出力を駆動手段
の入力へ電気的に接続するように構成しているため、１
つのパッドを用いて複数の基準電圧に対するモニタのテ
ストを行なうことができ、パッドのチップ上占有面積を
低減することができる。

【０１３３】請求項６に係る発明に従えば、この駆動手
段は、通常動作時基準電圧発生手段からの基準電圧に従
って生成した電圧を内部電源電圧発生手段へ与えてお
り、テストモード指示信号の活性化時、その電流駆動力
が大きくされており、テストモード時のみその消費電流
が大きくされ、確実に基準電圧をパッドへ伝達すること
ができ、またテストモード時以外の消費電流を低減する
ことができる。

【０１３４】請求項７に係る発明に従えば、パッドと基
準電圧発生手段の出力の間にテストモード時導通状態と
されかつ通常モード時非導通状態とされる接続手段を設
けているため、このテストモード時パッドを介して基準
電圧発生手段の出力の電圧レベルを所望の電圧レベルに
設定することができ、フォーステストモードを基準電圧
に対して容易に行なうことができる。

【０１３５】請求項８に係る発明に従えば、複数の基準
電圧発生手段の出力を第２の選択信号に従って選択的に
パッドに電気的に接続するように構成しているため、複
数の基準電圧に対するフォーステストを１つのパッドを
用いて行なうことができ、パッド占有面積の増加を抑制
することができる。

【０１３６】請求項９に係る発明に従えば、駆動手段の
出力とパッドとの間にテスト動作時導通状態とされかつ
通常モード時非導通状態とされる接続手段を設けている
ため、通常動作モード時、この駆動手段の出力とパッド
とを切離すことができ、パッド上に発生したノイズが駆
動手段の出力に悪影響を及ぼすのを防止することがで
き、またそのパッドを介してのフォーステストモード時
駆動手段の出力に影響を受けることなくフォーステスト
を行なうことができる。

【０１３７】請求項１０に係る発明に従えば、この駆動
手段とパッドの間にヒューズ素子を設けているため、接
続手段の占有面積を増加させることなくモニタテストモ
ードおよびフォーステストモードを行なうための接続手
段を実現することができる。また、テスト完了後このヒ
ューズ素子を溶断することにより、パッド上のノイズが
基準電圧発生手段の出力に悪影響を及ぼすのを防止する
ことができる。

【０１３８】請求項１１に係る発明に従えば、各々に複
数の内部電圧が伝達される複数の電圧伝達線と共通パッ
ドとを選択信号に従って電気的に接続するように構成し
ているため、１つのパッドを用いて複数の内部電圧に対
するフォーステストなどのテストを行なうことができ、
パッド占有面積を増加させることなく正確に必要なテス
トを行なうことができる。

【０１３９】請求項１２に係る発明に従えば、各々に所
定の内部電圧が伝達される複数の電圧伝達線を選択的に
駆動手段へ電気的に接続し、この駆動手段によりパッド
を駆動するように構成しているため、１つのパッドを用
いて複数の内部電圧のモニタテストなどのテストを行な
うことができ、パッド占有面積を増加させることなく複
数の内部電圧のテストを正確に行なうことが可能とな
る。

【０１４０】請求項１３に係る発明に従えば、この選択
信号はテストモード時のみ活性状態とされるため、通常
動作モード時、内部電圧発生手段の発生する内部電圧に
対しこれらのパッドおよび駆動手段が悪影響を及ぼすの
を防止することができ、通常動作モード時におけるこの
半導体集積回路装置の内部動作の信頼性を保証すること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路装置の要部の構成を示す図である。

【図２】 図１に示す比較回路の構成の一例を示す図で
ある。

【図３】 この発明の実施の形態２に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図４】 図３に示す比較回路の構成の一例を示す図で
ある。

【図５】 （Ａ）は、テストモード指示信号発生部の構
成を概略的に示し、（Ｂ）は、（Ａ）に示すテストモー
ド設定回路の動作を示す信号波形図である。

【図６】 この発明の実施の形態３に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図７】 この発明の実施の形態４に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図８】 この発明の実施の形態４の変更例の構成を概
略的に示す図である。

【図９】 この発明の実施の形態５に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図１０】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。

【図１１】 この発明の実施の形態６に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態７に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１３】 （Ａ）は、図１２に示す選択信号発生部の
構成を概略的に示し、（Ｂ）は、（Ａ）に示す選択信号
発生回路の内部構成の一例を示す図である。

【図１４】 この発明の実施の形態７の変更例の構成を
概略的に示す図である。

【図１５】 この発明の実施の形態８に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１６】 この発明の実施の形態８の変更例の構成を
概略的に示す図である。

【図１７】 この発明の実施の形態９に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１８】 この発明の実施の形態９の変更例の構成を
概略的に示す図である。

【図１９】 従来の内部電源電圧発生回路の構成を概略
的に示す図である。

【図２０】 図１９に示す基準電圧発生回路の構成の一
例を示す図である。

【図２１】 従来の半導体集積回路装置のモニタテスト
配置を概略的に示す図である。

【図２２】 従来の半導体集積回路装置の要部の構成を
概略的に示す図である。

【符号の説明】

１ パッド、２ 駆動回路、ＲＦＧ 基準電圧発生回
路、ＶＤＣ 内部降圧回路、２ｇ 比較回路（差動増幅
回路）、２ｈ 電流源トランジスタ、２ｉ 差動増幅回
路、２ｊ 電流源トランジスタ、４ 発振器、２ｍ 差
動増幅回路、２ｎ，２ｏ 電流源トランジスタ、５ａ，
５ｂ，５ｃ ＣＭＯＳトランスミッションゲート、６
ａ，６ｂ リンク素子、１０ パッド、１４ａ，１４
ｂ，１４ｃ ＣＭＯＳトランスミッションゲート、２０
駆動回路、２４ａ，２４ｂ，２４ｃ内部電圧発生回
路、２６ａ，２６ｂ，２６ｃ ＣＭＯＳトランスミッシ
ョンゲート、３２ａ，３２ｂ，３２ｃ，４２ａ，４２
ｂ，４２ｃ，５２ａ，５２ｂ，５２ｃ，５４ａ，５４
ｂ，５４ｃ ＣＭＯＳトランスミッションゲート、５
６，５８ＣＭＯＳトランスミッションゲート、４０ａ，
４０ｂ，４０ｃ 内部電圧伝達線、５０ａ，５０ｂ，５
０ｃ 基準電圧伝達線、６０ａ，６０ｂ，６０ｃ 内部
電圧伝達線。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 所定電圧レベルの基準電圧を発生する少
   なくとも１つの基準電圧発生手段、 前記少なくとも１つの基準電圧発生手段からの基準電圧
   に対応する電圧と内部電源線上の電圧とを比較し、該比
   較結果に従って前記内部電源線上の電圧レベルを調整す
   る内部電源電圧発生手段、 パッド、および前記少なくとも１つの基準電圧発生手段
   の出力と前記パッドとの間に設けられ、前記少なくとも
   １つの基準電圧発生手段の出力する基準電圧を受けて前
   記基準電圧と実質的に同じ電圧レベルの電圧を発生して
   前記パッドへ伝達する駆動手段を備える、半導体集積回
   路装置。
2. 【請求項２】 前記駆動手段は、テストモード指示信号
   に応答して前記電圧発生動作を活性化する手段を含む、
   請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記駆動手段に結合され、前記駆動手段
   を間欠的に活性化する手段をさらに備える、請求項１記
   載の半導体集積回路装置。
4. 【請求項４】 前記駆動手段は、ボルテージフォロア構
   成の差動増幅回路を含む、請求項１から３のいずれかに
   記載の半導体集積回路装置。
5. 【請求項５】 前記少なくとも１つの基準電圧発生手段
   は複数の別々に設けられる基準電圧発生手段を含み、さ
   らに、 前記複数の基準電圧発生手段の出力各々と前記駆動手段
   の入力との間に設けられ、選択信号に従って対応の基準
   電圧発生手段の出力を前記駆動手段の入力に電気的に接
   続する手段をさらに備える、請求項１から４のいずれか
   に記載の半導体集積回路装置。
6. 【請求項６】 前記駆動手段は、その出力電圧を前記基
   準電圧に対応する電圧として前記内部電源電圧発生手段
   へ伝達し、かつテストモード指示信号に応答して自身の
   電流駆動力を大きくする手段を含む、請求項１記載の半
   導体集積回路装置。
7. 【請求項７】 前記パッドと前記少なくとも１つの基準
   電圧発生手段の出力との間に設けられ、テストモード時
   導通状態とされかつ通常モード時非導通状態とされる接
   続手段をさらに備える、請求項１から４のいずれかに記
   載の半導体集積回路装置。
8. 【請求項８】 前記複数の基準電圧発生手段の出力各々
   と前記パッドとの間に設けられ、第２の選択信号に応答
   して前記パッドと対応の基準電圧発生手段の出力とを電
   気的に接続する複数の接続手段をさらに備える、請求項
   ５記載の半導体集積回路装置。
9. 【請求項９】 前記駆動手段の出力と前記パッドとの間
   に設けられ、テスト動作時導通状態とされかつ通常モー
   ド時非導通状態とされる接続手段をさらに備える、請求
   項１から６のいずれかに記載の半導体集積回路装置。
10. 【請求項１０】 前記接続手段はヒューズ素子を備え
    る、請求項７または９に記載の半導体集積回路装置。
11. 【請求項１１】 各々に所定の電圧レベルの内部電圧が
    伝達される複数の電圧伝達線、 パッド、および前記複数の電圧伝達線各々と前記パッド
    との間に設けられ、選択信号に応答して該選択信号が指
    定する電圧伝達線と前記パッドとを電気的に接続する接
    続手段を備える、半導体集積回路装置。
12. 【請求項１２】 各々に所定の電圧レベルの内部電圧が
    伝達される複数の電圧伝達線、 パッド、 前記複数の電圧伝達線各々と前記パッドとの間に設けら
    れ、選択信号に応答して該選択信号が指定する電圧伝達
    線と第１の内部ノードとを電気的に接続する接続手段、
    および前記第１の内部ノードと前記パッドとの間に設け
    られ、前記接続手段により選択された電圧伝達線上の電
    圧を受けて該受けた電圧と実質的に同じレベルの電圧を
    生成して前記パッドへ伝達する駆動手段を備える、半導
    体集積回路装置。
13. 【請求項１３】 前記選択信号はテストモード時活性状
    態とされて、前記複数の電圧伝達線のいずれかを指定す
    る、請求項１１または１２記載の半導体集積回路装置。