JPH11353900A - 半導体装置 - Google Patents

半導体装置

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JPH11353900A
JPH11353900A JP10163746A JP16374698A JPH11353900A JP H11353900 A JPH11353900 A JP H11353900A JP 10163746 A JP10163746 A JP 10163746A JP 16374698 A JP16374698 A JP 16374698A JP H11353900 A JPH11353900 A JP H11353900A
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JP
Japan
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signal
test mode
test
circuit
power supply
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JP10163746A
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Hiroshi Hamaide
Tetsuo Kato
哲夫 加藤
啓 濱出
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Publication date
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Abstract

(57)【要約】 【課題】 アレイ占有面積を増加せさることなく正確か
つ効率的にテストを実行する半導体装置を提供する。 【解決手段】 テストモード指示信号を発生する回路
は、そのスタンバイ状態時に、テストモードが指定され
ない状態に設定されるテストモードレジスタ回路(1b
b)を含む。複数の外部信号に従ってテストモードが指
定される場合においても、タイミングが一致しない場合
においても、正確に所望のテストモードを設定すること
ができる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、半導体装置をテストするための構成に関す
る。

【0002】

【従来の技術】製品の信頼性を保証するために、半導体
装置に対してさまざまなテストが行なわれる。このよう
な半導体装置のテストとしては、ウェハレベルでのテス
トおよび製品出荷前のパッケージ実装後のテストがあ
る。半導体装置内においては、種々のテストモードで動
作するために、各テストモードに応じた回路要素が設け
られる。指定されたテストモードに従ってこれらの回路
要素の状態が選択的に設定され、内部ノードの短絡、動
作モードの変更などが行なわれる。ウェハレベルでのテ
ストには、内部で生成される基準電圧が所定の電圧レベ
ルに設定されているか否かを判定するテスト、半導体装
置内の内部回路が所定の動作特性を満たしているか否か
を判定する性能評価テストなどがあり、パッケージ実装
後の最終テストにおいては、潜在的な不良を顕在化させ
るスクリーニングテスト(電圧ストレス加速テスト)な
どがある。

【0003】

【発明が解決しようとする課題】半導体装置の高集積化
および多機能化に従って、半導体装置に対して行なわれ
るテストの種類が増加する。テストモードの種類が増大
した場合、対応の回路要素数が増大し、チップ上での、
テスト動作のみに用いられる回路要素の占める面積が増
大し、応じてチップ面積が増加し、コスト増大がもたら
される。

【0004】また、種々のテストモードは、複数の信号
の状態の組合せにより指定される(たとえばWCBR+
スーパーVIH+アドレスキー)。この場合、正確に指
定されたテストモードを判別して内部状態を、この指定
されたテストモードに対応する状態に設定する必要があ
る。誤ったテストモード状態に設定された場合、意図す
るテストを行なうことができず、半導体装置のための性
能評価を正確に行なうことができなくなる。

【0005】また製品の寿命テストまたはスクリーニン
グテストなどの加速試験を行なう場合、電圧加速が行な
われる。この電圧加速の場合、効率的に電圧加速を行な
うことにより、テスト時間を短縮する必要がある。たと
えば半導体記憶装置においては、内部電源電圧を外部電
源電圧に従って変化させる場合、この内部電源電圧より
も高い内部電圧も応じて上昇するため、内部電圧を受け
る部分の耐圧を保証する必要があり、内部電源電圧レベ
ルに上限が存在する。このため内部ノードすべてを、効
率的に電圧加速することができないという問題がある。

【0006】また、さまざまな部分を電圧加速によりス
クリーニングして信頼性を保証する必要がある。

【0007】それゆえ、この発明の目的は、チップ面積
を増大させることなく、正確に所望のテストを行なうこ
とのできる半導体装置を提供することである。

【0008】この発明の他の目的は、回路利用効率の優
れたテスト回路を備える半導体装置を提供することであ
る。

【0009】この発明の特定的な目的は、正確に所望の
テストモードを設定することのできる半導体装置を提供
することである。

【0010】この発明の他の特定的な目的は、電圧スト
レス加速を効率的にかつ所望のノードに対して行なうこ
とのできる半導体装置を提供することである。

【0011】

【課題を解決するための手段】請求項1に係る半導体装
置は、外部から与えられるテストモード指示信号に応答
して第1および第2の内部テストモード指示信号を発生
する手段と、第1の内部テストモード指示信号に応答し
て外部からのアドレス信号を取込み、テストアドレス信
号を発生する手段と、第2の内部テストモード指示信号
とテストアドレス信号とに従って複数のテストモードの
うちのこのテストアドレス信号により指定されるテスト
モードを活性化するためのテストモード選択信号を発生
するテストモード活性化手段を備える。

【0012】テストアドレス信号発生手段は、複数のテ
ストモードのいずれかを設定する状態と異なる状態にテ
ストアドレス信号を初期設定する手段を含む。

【0013】請求項2に係る半導体装置は、請求項1の
テストアドレス信号発生手段が、互いに異なる論理レベ
ルの信号出力状態に初期設定される複数のラッチを含
む。

【0014】請求項3に係る半導体装置は、請求項2の
テストアドレス信号発生手段が、複数のテストモード各
々に対応して設けられる複数のデコード回路を含む。こ
れら複数のデコード回路の各々は、対応のテストモード
が活性化されるときのテストアドレス信号の状態と異な
る状態に初期設定されるラッチの出力信号を受ける。

【0015】請求項4に係る半導体装置は、請求項2の
複数のラッチの各々が、相補信号を出力する手段を含
む。

【0016】請求項5に係る半導体装置は、チューニン
グモード指示信号に応答して活性化され、所定の回路ノ
ード間を短絡するためのチューニング信号をチューニン
グ信号線上に伝達するチューニング信号発生手段と、テ
ストモード指示信号に応答して、このチューニング信号
線上にテストモード指示信号が指定するテストモードを
活性化するための信号を出力するテストモード活性化手
段を備える。

【0017】請求項6に係る半導体装置は、請求項5の
装置がさらに、チューニング信号線上の信号に応答し
て、指定されたテストモードに半導体装置を置くための
テストモード設定信号を出力する手段を備える。

【0018】請求項7に係る半導体装置は、内部回路ノ
ードの電圧をチューニングするためのチューニング信号
を伝達する信号線を、このチューニングモードと異なる
テストモードを設定するための信号線としても利用する
ようにしたことを特徴とする。

【0019】請求項8に係る半導体装置は、行列状に配
列される複数のメモリセルを含むメモリアレイと、メモ
リセル各列に対応して設けられ、各々に対応の列のメモ
リセルが接続する複数のビット線対と、ビット線対に対
応して設けられ各々がセンス電源ノード上の電圧に従っ
て活性化され、活性化時対応のビット線対の電位を差動
増幅する複数のセンスアンプと、センスアンプに対する
電源電圧を発生するセンス電源と、この電源電圧と異な
るレベルの内部電圧を発生する手段と、テストモード指
示信号に応答して複数のセンスアンプのセンス駆動ノー
ドそれぞれに内部電圧を伝達する手段を備える。

【0020】請求項9に係る半導体装置は、請求項8の
内部電圧が、センス電源が発生する電源電圧よりも高い
電圧レベルである。

【0021】請求項10に係る半導体装置は、請求項8
の装置が、さらに、各センスアンプと対応のビット線対
との間に設けられ、ビット線分離指示信号の活性化に応
答してセンスアンプと対応のビット線対とを切離すビッ
ト線分離ゲートを備える。ビット線分離指示信号は、非
活性化時内部電圧レベルに保持され、伝達手段は、この
ビット線分離指示信号を各センス電源ノードへ伝達す
る。

【0022】請求項11に係る半導体装置は、請求項8
の装置が、さらに、メモリアレイの各メモリセル行に対
応して設けられ、各々に対応の行のメモリセルが接続す
る複数のワード線と、テストモード指示信号に応答して
ワード線を非選択状態に保持する制御手段をさらに備え
る。

【0023】請求項12に係る半導体装置は、請求項1
0の伝達手段が、複数のセンスアンプに共通に設けら
れ、センス電源からの電圧を伝達するための第1の電源
線と、複数のセンスアンプに共通に設けられかつこれら
複数のセンスアンプのセンス駆動ノードに共通に結合さ
れる第2の電源線と、センスアンプ活性化信号に応答し
て第1および第2の電源線を結合する第1の素子と、テ
ストモード指示信号に応答して第1の電源線をセンス電
源から切離しかつビット線分離指示信号伝達線を第2の
電源線へ接続する切換手段とを含む。

【0024】請求項13の半導体装置は、請求項12の
切換手段が、複数のセンスアンプが整列するセンスアン
プ帯外部に、このセンスアンプ帯と整列して配置され
る。

【0025】テストアドレス信号を、テストモード指示
状態と異なる状態に初期設定することにより、複数の信
号のタイミングのずれが生じても、正確に所望のテスト
モードを活性化することができる。

【0026】また、チューニング信号線を他のテストモ
ードにおいても利用することにより、回路利用効率が改
善され、またテスト回路のチップ占有面積が低減され
る。

【0027】さらに、センスアンプのセンス電源ノード
へ、センス電源電圧とは別の内部電圧を伝達することに
より、テスト動作モード時センスアンプの各ノードを所
望の速度で電圧ストレス加速することができる。

【0028】

【発明の実施の形態】図1は、この発明に従う半導体装
置の全体の構成を概略的に示す図である。図1におい
て、半導体装置1は、所定の機能を行なう内部回路1a
と、外部からの信号Sextに従ってテストモード指示
信号を発生するテストモード指示信号発生回路1bと、
テストモード指示信号発生回路1bからのテストモード
指示信号に従って指定されたテストモードに内部回路1
aを設定するためのテストモード設定信号を発生するテ
ストモード設定信号発生回路1cとを含む。

【0029】外部から与えられる信号Sextは、通常
複数ビットであり、複数ビットの信号の状態の組合せに
より、テストモードが指定される。テストモード設定信
号発生回路1cは、このテストモード指示信号回路1b
からのテストモード指示信号に従って指定されたテスト
モードに内部回路1aをおくためのテストモード設定信
号を発生する。

【0030】この半導体装置1は、さらに、外部からの
電源電圧Vexを受けて内部電源電圧Vinを発生する
内部電源回路1dを含む。内部電源回路1dからの内部
電源電圧Vinおよび外部電源電圧Vexが内部回路1
aへ与えられる。この内部電源回路1dからの内部電圧
Vinは、内部回路1aの動作電源電圧であってもよ
く、またこの動作電源電圧よりも高い高電圧であっても
よく、また負電圧であってもよい。

【0031】この図1に示す半導体装置においては、外
部信号Sextが所定の状態に設定されて、テストモー
ドが特定される。テストモード指示信号発生回路1b
は、この特定されたテストモードを指示するテストモー
ド指示信号を発生してテストモード設定信号発生回路1
cへ与える。テストモード設定信号発生回路1cは、こ
のテストモード指示信号に従って内部回路1aをテスト
状態におき、この状態において内部回路1aのテスト動
作が行なわれる。

【0032】なお、テストモード指示信号発生回路1b
におよびテストモード設定信号発生回路1cが、テスト
モード設定回路1eを構成する。すなわち、内部回路1
aは、外部からの信号Sextに従ってテストモード設
定回路1eにより、指定されたテストモードで動作する
状態に設定される。

【0033】このテストモード設定回路1eにおいて
は、内部でのテストモード設定信号発生回路が、複数の
テストモードで共有される。また、テストモード設定信
号発生回路1cは、このテストモード指示信号発生回路
1bの活性化時、正確に、外部信号に従って指定された
テストモード状態に内部回路1aを設定するためのテス
トモード設定信号を生成する。

【0034】また、テストモード設定信号発生回路1c
は、内部回路1aを、効率的に電圧加速を行なう状態に
設定する。以下、各部の構成について説明する。

【0035】[実施の形態1]図2(A)は、この発明
の実施の形態1に従う半導体装置の要部の構成を概略的
に示す図である。図2(A)においては、図1に示すテ
ストモード設定回路の構成が概略的に示される。図2
(A)において、外部からの信号EXが所定の状態に設
定されたときに第1のテストモード指示信号であるテス
トアドレス設定信号TDSおよび第2内部テストモード
指示信号であるテストモードアドレス確定信号TMAS
を出力するテストモード活性化回路1baと、テストモ
ード活性化回路1baからのテストアドレス設定信号T
DSに従って外部からのテストアドレス信号ビットTA
DBを取込み、ラッチして内部テストアドレス信号ビッ
トADiを出力するテストモードレジスタ回路1bbと
が、テストモード指示信号発生回路1b内に設けられ
る。

【0036】テストモード設定信号発生回路1cは、テ
ストモード活性化回路1baからのテストモードアドレ
ス確定信号TMASの活性化に応答して能動化され、テ
ストモードレジスタ回路1bbからの内部テストアドレ
ス信号ビットADiに従って、テストモード設定信号M
ODEを出力する。テストモードレジスタ回路1bb
は、テストモード時、内部テストアドレス信号ビットA
Diが非活性状態となり、テストモード設定信号MOD
Eを非活性状態とする状態に初期設定される。次にこの
図2(A)に示すテストモード設定回路の動作を図2
(B)に示す信号波形図を参照して、説明する。

【0037】外部信号EXがたとえばスーパーVIH
(通常モード時に印加されるHレベルの電圧レベルより
さらに高い電圧レベル)に設定されると、テストモード
活性化回路1baはテストモードが指定されたと判断
し、テストモードアドレス確定信号TMASを活性化す
る。所定期間が経過すると、このテストモード活性化回
路1baは、ワンショットパルスのテストアドレス設定
信号TDSを活性化してテストモードレジスタ回路1b
bへ与える。テストモードレジスタ回路1bbは、この
テストアドレス設定信号TDSに従って、外部からのテ
ストアドレス信号ビットTADDを取込みラッチし、内
部テストアドレス信号ビットADiをこの外部からのテ
ストアドレス信号ビットTADDの状態に対応する状態
に設定する。

【0038】テストモード設定信号発生回路1cは、内
部テストアドレス信号ビットADiの初期状態が非活性
状態であり、テストモードアドレス確定信号TMASが
活性化されても、テストモード設定信号MODEを非活
性状態に維持する。内部テストアドレス信号ビットAD
iが、この外部からのテストアドレス信号ビットTAD
Dに従って所定の状態に設定されると、テストモード設
定信号発生回路1cは、テストモード設定信号MODE
を活性状態へ駆動する。

【0039】したがって、この図2(B)に示すよう
に、外部信号EXとテストアドレス信号ビットTADD
の確定状態のタイミングがずれている場合においても、
正確に、所望のテストモードを設定するためのモード設
定信号MODEを活性化することができ、誤ったテスト
モード設定信号が活性化されるのを防止することができ
る。

【0040】なお、テストアドレス信号ビットTADD
は、アドレス入力パッドに与えられる信号であり、図示
しない内部回路に含まれるアドレス入力バッファへ与え
られるアドレス信号ビットである。

【0041】図3は、図2(A)に示すテストモード活
性化回路1baの構成を概略的に示す図である。図3に
おいて、テストモード活性化回路1baは、特定の外部
信号EXaがスーパーVIH条件を満たしたことを検出
する高電圧検出回路10aと、高電圧検出回路10aの
出力信号TESTの活性化時セットされ、リセット信号
RSTの活性化時リセットされるセット/リセットフリ
ップフロップ10bと、高電圧検出回路10aの出力信
号を反転しかつ所定時間遅延する反転遅延回路10c
と、反転遅延回路10cの出力信号と高電圧検出回路1
0aの出力信号TESTを受けるNOR回路10dを含
む。セット/リセットフリップフロップ10bの出力Q
からテストモードアドレス確定信号TMASが出力さ
れ、NOR回路10dから、テストアドレス設定信号T
DSが出力される。

【0042】高電圧検出回路10aは、外部からの特定
の信号EXaが、通常モード時に与えられる電圧レベル
よりもさらに高い電圧条件に設定されたときに、Hレベ
ルの信号を出力する。この高電圧検出回路10aは、た
とえば複数のダイオード接続されたMOSトランジスタ
を利用する回路で構成される。セット/リセットフリッ
プフロップ10bは、その高電圧検出回路10aの出力
信号TESTがHレベルへ立上がると、その出力Qから
の信号TMASを活性状態のHレベルへ駆動する。反転
遅延回路10cおよびNOR回路10dは、入力信号の
立下がりに応答してワンショットのパルスを発生する立
下がり検出回路を構成し、高電圧検出回路10aの出力
信号TESTの立下がりに応答してその出力信号TDS
を所定期間Hレベルの活性状態へ駆動する。

【0043】この図3に示す構成により、図2(B)に
示す信号を生成することができる。なお、この図3に示
す構成において、高電圧検出回路10aは、特定の外部
信号EXaがスーパーVIH条件に設定されたときにワ
ンショットのパルス信号を発生するワンショットパルス
発生回路の構成を含んでいてもよい。また、この高電圧
検出回路10aに代えて、この半導体装置が半導体記憶
装置の場合、通常の、WCBR(ライトイネーブル・C
ASビフォーRAS)条件を検出する回路が用いられて
もよい。リセット信号RSTは、このテストモードの完
了またはテストモードに入る前に、活性状態へ駆動され
る。

【0044】図4は、図2(A)に示すテストモード設
定信号発生回路1cの構成の一例を示す図である。図4
においてテストモード設定信号発生回路1cは、テスト
モード活性化回路1baからのテストモードアドレス確
定信号TMASと内部テストアドレス信号ビットADi
(またはZADi)を受けるNAND回路11aと、N
AND回路11aの出力信号を反転するインバータ11
bを含む。インバータ11bから、指定されたテストモ
ードを活性化するモード設定信号MODEが出力され
る。NAND回路11aへ与えられる内部アドレス信号
ビットADi(またはZADi)の値は、各テストモー
ドに応じて設定される。図2(A)に示すテストモード
レジスタ回路1bbの出力信号は、そのスタンバイ状態
時(初期設定状態時)においては、このモード設定信号
MODEを非活性状態におく論理レベルに設定される。

【0045】図5は、図2(A)に示すテストモードレ
ジスタ回路1bbに含まれるテストモードレジスタの構
成を示す図である。図5において、テストモードレジス
タは、テストモードアドレスセット信号TDSおよびZ
TDSの活性化時作動状態され、外部からのアドレス信
号ビットTADDを反転して伝達するトライステートイ
ンバータバッファ12aと、トライステートインバータ
バッファ12aの出力信号を反転するインバータ12b
と、インバータ12bの出力信号を反転してインバータ
12bの入力部へ伝達するインバータ12cと、インバ
ータ12cの出力信号を反転して、内部テストアドレス
信号ビットADiを生成するインバータ12dと、イン
バータ12dの出力信号を反転して補の内部テストアド
レス信号ビットZADiを生成するインバータ12eを
含む。インバータ12bおよび12cが、ラッチ回路を
構成する。

【0046】このテストモードレジスタは、さらに、リ
セット信号RSTに応答して導通し、インバータ12b
の入力部を接地電位レベルに放電するnチャネルMOS
トランジスタ12fと、インバータ12bの入力部の電
圧を安定化するためのpチャネルMOSトランジスタで
構成される安定化容量12gを含む。安定化容量12g
として、pチャネルMOSトランジスタが用いられてい
るのは、初期設定状態時においては、インバータ12b
の入力部が、Lレベルとなり、そのチャネルを形成して
安定に容量を形成し、このトライステートインバータバ
ッファ12aからHレベルの信号が伝達されたとき、オ
フ状態となって、PMOSキャパシタを形成せず、高速
でインバータ12bの入力部の電圧を変化させるためで
ある。

【0047】この図5に示すテストモードレジスタの構
成においては、初期設定状態においては、真の内部テス
トアドレス信号ビットADiがHレベルに設定される。
この状態は、Hリセット状態と以下称す。テストモード
が、テストアドレス信号ビットADiがLレベルに設定
されたときに活性化されるとき、この真のアドレス信号
ビットADiが用いられる。逆にテストモードアドレス
TADDがLレベルに設定されたときに、対応のテスト
モードが指定されるときには、補のテストアドレス信号
ビットZADiが用いられる。これにより、初期設定時
(スタンバイ状態時)確実に、モード設定信号が誤って
セットされるのを防止することができる。

【0048】図6は、図2(A)に示すテストモードレ
ジスタ回路に含まれるテストモードレジスタの他の構成
を示す図である。図6において、テストモードレジスタ
は、テストモードアドレス設定信号TDSおよびZTD
Sの活性化に応答して作動状態とされ、外部からのテス
トモードアドレス信号ビットTADDを反転するトライ
ステートインバータバッファ14aと、トライステート
インバータバッファ14aの出力信号を反転するインバ
ータ14bと、インバータ14bの出力信号を反転して
インバータ14bの入力部へ伝達するインバータ14c
と、インバータ14bの入力部の信号を反転して真の内
部テストアドレス信号ビットADjを生成するインバー
タ14dと、インバータ14dの出力信号を反転して補
の内部テストアドレス信号ビットZADjを生成するイ
ンバータ14eを含む。インバータ14bおよび14c
がラッチ回路を構成する。

【0049】このテストモードレジスタは、さらに、リ
セット信号ZRSTの活性化時導通し、インバータ14
bの入力部を電源電圧Vddレベルに設定するpチャネ
ルMOSトランジスタ14fと、インバータ14bの出
力部に設けられるpチャネルMOSトランジスタで構成
される安定化容量14gを含む。この図6に示すテスト
モードレジスタにおいては、テストモードアドレス設定
信号TDSの非活性化時、インバータ14bの入力部
が、MOSトランジスタ14fによりHレベルに初期設
定されており、真の内部テストアドレス信号ビットAD
jは、Lレベルに設定されかつ保持される。補の内部テ
ストアドレス信号ビットZADjが、Hレベルに保持さ
れる。このスタンバイ状態時において真のアドレス信号
ビットADjがLレベルにリセットされる状態をLリセ
ット状態と称す。

【0050】したがってこの場合、真のアドレス信号ビ
ットADjがHレベルに設定されると対応のテストモー
ドを設定するテストモード設定回路へ真の内部テストア
ドレス信号ビットが与えられる。

【0051】今、図7(A)に示すようなテストモード
設定信号発生回路を考える。図7(A)において、テス
トモード設定信号発生回路は、テストモードアドレス確
定信号TMASとテストアドレス信号ビットZADiと
を受けるNAND回路11aaと、テストモードアドレ
ス確定信号TMASとテストアドレス信号ビットADj
とを受けるNAND回路11abと、NAND回路11
aaの出力信号を受けてテストモード設定信号MODE
Aを出力するインバータ11baと、NAND回路11
abの出力信号を受けてテストモード設定信号MODE
Bを出力するインバータ11bbを含む。テストアドレ
ス信号ビットZADiは、図5に示すHリセットレジス
タから出力され、テストアドレス信号ビットADjは、
図6に示すLリセットレジスタから与えられる。次に、
この図7(A)に示すテストモード設定信号発生回路の
動作について図7(B)に示す信号波形図を参照して説
明する。

【0052】テストモードアドレス確定信号TMASが
Hレベルとなると、NAND回路11aaおよび11a
bがイネーブルされる。この状態においては外部からの
テストアドレス信号ビットTADDiおよびTADDj
は、それぞれ所定の状態(Lレベル)に設定される。し
かしながら、テストモードアドレス設定信号TMASが
まだLレベルの非活性状態であり、対応のモードレジス
タは初期状態(スタンバイ状態)を保持しており、内部
テストアドレス信号ビットZADiはLレベルを維持
し、一方テストアドレス信号ビットADjは、Lレベル
を維持する。したがって、たとえこの状態においてテス
トモードアドレス確定信号TMASが出力されても、テ
ストモード設定信号MODEAおよびMODEBは、と
もにLレベルの非活性状態になる。

【0053】テストモード設定信号TMSが所定期間H
レベルの活性状態とされると、内部テストアドレス信号
ビットADjおよびZADiは、それぞれ外部から与え
られるテストアドレス信号ビットTADDjおよびTA
DDiに対応する状態に設定される。外部からのテスト
モードアドレス信号ビットTADDiおよびTADBj
はともにLレベルであるため、補の内部テストアドレス
信号ビットZADiがHレベルに立上がり、一方、真の
内部テストアドレス信号ビットADjはLレベルを維持
する。したがってテストモード設定信号MODEAがH
レベルなり、一方、テストモード設定信号MODEB
は、Lレベルを維持する。

【0054】上述のように、テストモード設定のために
用いられるアドレス信号ビットの活性状態時の論理に応
じて、対応のモードレジスタの初期設定(スタンバイ状
態)の論理レベルを設定することにより、外部信号にタ
イミングのずれが生じても正確に、所望のテストモード
を設定することができる。

【0055】図8は、テストモード設定信号発生回路の
他の構成を示す図である。図8において、テストモード
設定信号発生回路は、テストアドレス信号ビットAD
i、ZADj、およびZADkを受けるNAND回路1
1cと、NAND回路11cの出力信号を受けてテスト
モード設定信号MODECを出力するインバータ11d
を含む。テストアドレス信号ビットADiは、図6に示
すLリセットレジスタから出力され、テストアドレス信
号ビットZADjおよびZADkは、図5に示すHリセ
ットレジスタから与えられる。テストモード設定信号M
ODECが活性化されるのは、テストアドレス信号ビッ
トADi、ZADjおよびZADkがすべてHレベルに
設定されたときである。これらのテストアドレス信号ビ
ットADi、ZADjおよびZADkは、初期設定状態
時(スタンバイ状態時)、それぞれ、Lレベルに設定さ
れる。したがって、初期設定状態は、このテストモード
設定信号MODECを活性化する状態と異なる状態であ
り、先の実施の形態と同様、誤ってテストモード設定信
号MODECが活性化されるのを防止することができ
る。

【0056】なお、図8に示す構成においては、テスト
アドレス信号ビットADi、ZADjおよびZADkは
すべてLレベルに設定している。しかしながら、これら
のテストアドレス信号ビットADi、ZADjおよびZ
ADkのうち少なくとも1ビットが、初期設定状態(ス
タンバイ状態)においてLレベルにリセットされてもよ
い。すなわち、たとえばテストモードアドレス信号ビッ
トADiがLレベルに設定され、テストアドレス信号ビ
ットZADjおよびZADkがHレベルに初期設定され
てもよい。テストモード設定信号MODECを活性化す
る信号状態と異なる状態にこれらのテストアドレス信号
ビットADi、ZADjおよびZADkの状態の組合せ
が設定されればよい。

【0057】この構成の場合、すべてのテストモード設
定信号のために、各テストアドレス信号ビットに対しH
リセットモードレジスタおよびLリセットモードレジス
タを設ける必要がなく、モードレジスタの数が低減さ
れ、回路占有面積が低減される。

【0058】図9は、テストモードレジスタ回路1bb
の他の構成を示す図である。図9においては、テストア
ドレス信号ビットTADDiに対し、Lリセットレジス
タ14およびHリセットレジスタ12が設けられる。L
リセットレジスタ14からの内部テストアドレス信号ビ
ットADiがテストモードDを指定するために用いられ
る。Hリセットレジスタ12からの補の内部テストアド
レス信号ビットZADiがテストモードA指定のために
用いられる。

【0059】この図9に示すように、1つのテストモー
ドアドレス信号ビットTADDiに対し、Lリセットレ
ジスタ14およびHリセットレジスタ12を設け、それ
ぞれの出力するテストアドレス信号ビットADiおよび
ZADiを、使用することにより、1つのアドレス信号
ビットを2つのテストモード(AおよびD)に使用する
ことができ、この場合においても、正確に、テストモー
ドを指定することができる。

【0060】図10は、リセット信号発生部の構成を概
略的に示す図である。図10においてリセット信号発生
部は、電源投入時、電源電圧が安定化するとワンショッ
トのパルス信号を発生する電源投入検出回路16と、テ
ストモード終了を示す信号が与えられたか否かを検出す
るテストモード終了検出回路18と、電源投入検出回路
16の出力信号PORとテストモード終了検出回路18
の出力信号EOTを受けるOR回路19を含む。OR回
路19からリセット信号RSTが出力される。電源投入
検出回路16は、電源投入時、電源電圧が安定化するま
で、内部回路動作を停止させ、電源電圧が安定化する
と、内部回路動作の各ノードを初期状態に設定するため
に、電源投入時のリセットのためのパワーオンリセット
信号PORを出力する。テストモード終了検出回路18
は、たとえば、この半導体装置が半導体記憶装置の場
合、CBR条件(CASビフォーRAS)を検出して、
ワンショットパルス信号のテストモード終了検出信号E
OTを出力する。したがって電源投入時およびテストモ
ード終了時、リセット信号RSTが所定期間Hレベルの
活性状態とされ、モードレジスタ回路1bbがそれぞれ
所定の状態にリセットされる(初期設定される)。

【0061】なお、図10に示すリセット信号発生部の
構成において、さらにテストモードに入るごとにリセッ
ト信号が生成されるように、テストモードエントリ検出
回路が設けられてもよい。この場合、テストモードエン
トリ検出回路は、たとえば、この半導体装置が半導体記
憶装置の場合、WCBR条件が満たされたときに、テス
トモードエントリが指定された判定して、リセット信号
を出力するように構成されてもよい。これにより、各モ
ードレジスタを確実に初期状態に設定することができ
る。

【0062】なお、上述の説明においては、テストモー
ドを指定するための構成について説明している。しかし
ながら、このモードレジスタは、半導体装置の特別な動
作モードを指定するために用いられてもよい。

【0063】以上のように、この発明の実施の形態1に
従えば、動作モード設定のために用いられる内部アドレ
ス信号ビットの初期状態を、活性化時と異なる状態に設
定しているため、タイミング条件を緩やかにして、正確
に意図する動作モードを設定することができる。

【0064】[実施の形態2]図11は、この発明の実
施の形態2に従う半導体装置の要部の構成を概略的に示
す図である。この図11に示す半導体装置は、内部回路
1aが、基準電圧Vrefを発生するトリマブル基準電
圧回路1aaを含む。このトリマブル基準電圧発生回路
1aaが発生する基準電圧Vrefの電圧レベルは、ヒ
ューズ素子(溶断可能なリンク素子)によりそのレベル
を調整することできる。

【0065】テストモード設定回路1eは、外部信号S
extが所定の状態に設定されると、チューニングモー
ドが指示されたことを示すチューニングモード設定信号
TUNEを発生するチューニングモード設定信号発生回
路21aと、チューニングモード設定信号発生回路21
aからのチューニングモード設定信号TUNEの活性化
に応答して能動化され、パッド21dに与えられる信号
を取込み、内部チューニング信号線21c上にチューニ
ング信号SWとして出力するチューニング信号発生回路
21bと、外部信号Sextが所定の状態に設定される
と別のテストモードが指示されたと判断して、テストモ
ード指示信号をこのチューニング信号線21c上に伝達
する別テストモード指示信号発生回路21eと、チュー
ニングモード設定信号TUNEの非活性化時チューニン
グ信号線21c上に与えられる信号に従って別テストモ
ードを活性化するための別テストモード設定信号MOD
Eを発生する別テストモード設定信号発生回路21fを
含む。別テストモード指示信号発生回路21eは、非選
択状態時出力ハイインピーダンス状態に設定される。チ
ューニング信号発生回路21bからのチューニング信号
SWは、トリマブル基準電圧発生回路1aaに含まれる
チューニング素子へ与えられる。別テストモード設定信
号発生回路21fの出力する別テストモード設定信号M
ODEは、任意である。

【0066】チューニングモード設定信号発生回路21
aおよび別テストモード指示信号発生回路21eは、外
部信号Sextが所定の状態に設定されたときに、それ
ぞれチューニングモードまたは別テストモードを指示す
る信号を発生する構成であればよく、先の実施の形態1
の構成が用いられてもよい。

【0067】このチューニング信号発生回路21bが、
パッド21dを介して与えられる信号を取込んで生成す
るチューニング信号SWに従って、トリマブル基準電圧
発生回路1aaが生成する基準電圧Vrefの電圧レベ
ルが調整される。このチューニング信号SWを切換え
て、基準電圧Vrefの電圧レベルを外部でモニタし、
基準電圧Vrefを所定電圧レベルに設定する。チュー
ニングテストは、ウェハレベルでのテストである。すな
わちこの半導体装置が半導体記憶装置であり、不良メモ
リセルの冗長置換を行なう冗長テストの前にこのチュー
ニングテストが行なわれる。不良メモリセルの冗長セル
との置換時、このチューニング信号の状態に基づいて、
ヒューズ素子のプログラムが行なわれる。以降このチュ
ーニング信号線21cは、チューニングテストには用い
られない。チューニング信号は複数存在し、各チューニ
ング信号に対し1つのチューニング信号線が存在する。
このチューニング信号線21を別テストを設定するため
の信号線としても用いることにより、テスト用信号線の
数を低減し、配線占有面積を低減する。

【0068】図12は、トリマブル基準電圧発生回路1
aaの構成の一例を示す図である。図12においては、
このトリマブル基準電圧発生回路1aaからの基準電圧
Vrefに従って内部動作電源電圧が生成される構成が
一例として示される。

【0069】図12においてトリマブル基準電圧発生回
路1aaは、外部電源ノード22に結合される定電流源
23と、定電流源23と接地ノードの間に直列に接続さ
れる抵抗素子24a、24b、24cおよび24dと、
抵抗素子24aの一端にその一端が接続されるヒューズ
素子25aと、抵抗素子24dの一端にその一端が接続
されるヒューズ素子25bと、チューニング信号SW1
に応答して導通し、ヒューズ素子25aの他端を抵抗素
子24aの他方端に接続するスイッチングトランジスタ
26aと、チューニング信号SW2に応答して導通し、
ヒューズ素子25bの他端を抵抗素子24dの他方端に
接続するスイッチングトランジスタ26bを含む。図1
2においては、説明を簡略化するために抵抗素子の数は
少なくしているが、抵抗素子およびヒューズ素子および
チューニング信号の数は任意である。

【0070】スイッチング素子26aおよび26bの導
通時の抵抗値は、抵抗素子24a〜24dの抵抗値に比
べて無視できる程度の極めて小さい値に設定される。

【0071】基準電圧Vrefを外部でモニタするため
に、チューニングモード設定信号TUNEに応答して導
通し、基準電圧Vrefをパッド27bに伝達するスイ
ッチング素子27aが設けられる。

【0072】図1に示す内部電源回路1dは、この基準
電圧Vrefに基づいて内部電源電圧Vinを生成す
る。内部電源回路1dは、基準電圧Vrefと内部電源
電圧Vinとを比較する比較器28と、比較器28の出
力信号に応答してそのコンダクタンスが調整され、外部
電源ノード22から内部電源ノードへ電流を供給するp
チャネルMOSトランジスタで構成される電流ドライブ
トランジスタ29を含む。比較器28は、差動増幅器で
構成され、その正入力に内部電源電圧Vinを受け、負
入力に基準電圧Vrefを受ける。基準電圧Vrefが
内部電源電圧Vinよりも高い場合には、比較器28の
出力信号の電圧レベルが低下し、電流ドライブトランジ
スタ29のコンダクタンスが大きくなり、外部電源ノー
ド22から内部電源ノードへ電流が供給され、内部電源
電圧Vinの電圧レベルが上昇する。一方、内部電源電
圧Vinが基準電圧Vrefよりも高い場合には、比較
器28の出力信号がHレベルとなり、電流ドライブトラ
ンジスタ29はオフ状態となり、外部電源ノード22か
ら内部電源ノードへの電流経路を遮断する。したがっ
て、内部電源電圧Vinは、ほぼ、基準電圧Vrefの
電圧レベルに設定される。内部回路は、この内部電源電
圧Vinを一方動作電源電圧として動作する。したがっ
て、内部回路の動作特性を保証するために、内部電源電
圧Vinの電圧レベルを正確に所定の電圧レベルの範囲
内に設定する必要があり、したがって、この基準電圧V
refを正確に所定の電圧レベルに設定する必要があ
る。

【0073】この基準電圧Vrefに従って生成される
内部電源電圧Vinが、後に説明するセンスアンプ電源
回路へ与えられている場合、この内部電源電圧Vinレ
ベルのHレベルのデータがメモリセルに書込まれる。基
準電圧Vrefの電圧レベルが低い場合には、メモリセ
ルへ書込まれるHレベルの電圧レベルも低くなる。した
がって、基準電圧Vrefが所定値よりも低い状態で、
メモリセルの電荷保持特性などをテストする場合、正常
なメモリセルが不良メモリセルと判定される可能性があ
る。

【0074】また、この内部電源電圧Vinに従って、
基板バイアス電圧が発生される場合、基準電圧Vref
が低ければ、応じて、内部電源電圧Vinの電圧レベル
も低く、基板バイアス電圧発生回路に含まれる発振器の
周波数が低下し、十分大きな電荷供給力を持って基板電
圧を生成することができず、基板バイアス電圧が浅くな
る(絶対値が小さくなる)。この場合には、メモリセル
から基板へのリーク電流が減少する。逆に基準電圧Vr
efの電圧レベルが高く設定された場合、発振器の周波
数が上昇し、基板バイアス電圧が深くなり、メモリセル
から基板へのリーク電流が増加する。したがって、メモ
リセルの良/不良を判定する場合には、この基準電圧V
refを所定の電圧レベルに設定するトリミングを行な
った後にテストを行なう必要がある。

【0075】リンク(ヒューズ)素子25aおよび25
bを用いて基準電圧Vrefのトリミングを行なった場
合、再びメモリセルの良/不良の判定動作を行なった後
に不良メモリセルの置換を行なうプログラム動作時に、
不良アドレスのプログラムのためのヒューズを切断する
必要がある。この場合には、ヒューズブロー工程が増加
する。また、ヒューズ素子は一旦溶断すると、再び元の
状態に復元できない。このヒューズブロー工程の増加を
防止するためにまたは正確に基準電圧Vrefの電圧レ
ベルを所定値に設定するために、基準電圧Vrefを測
定し、その測定データに基づいて切断すべきヒューズに
対応して設けられたスイッチング素子を非導通状態(オ
フ状態)とする。たとえば、この状態で、メモリセルの
良/不良テストを行なう。この後、不良メモリセルのア
ドレスプログラム時、すなわち冗長セル置換時のプログ
ラム時に、各抵抗素子に設けられたヒューズ素子の溶断
を、このトリミング信号に基づいて行なう。この場合、
ヒューズブロー工程数が低減される。この溶断すべきヒ
ューズ素子を特定するチューニングモードテストにおい
ては以下の動作が行なわれる。

【0076】チューニングモード設定信号発生回路21
aは、たとえばWCBR+アドレスキー条件などの周知
のタイミング条件に従ってテストモードを判定して、こ
のチューニングモードが指示されたか否かを判定し、チ
ューニングモードが指示された場合にはチューニングモ
ード設定信号TUNEを活性状態へ駆動する。チューニ
ング信号発生回路21bは、このチューニングモード設
定信号TUNEの活性化に応答してパッド21dから与
えられる信号を取込み、チューニング信号SWをチュー
ニング信号線21c上に伝達する。このチューニング信
号線21c上に与えられるチューニング信号SWは、図
12に示すチューニング信号SW1またはSW2に対応
する。チューニング信号それぞれに対応してパッドを介
して外部から信号が与えられる。このチューニングモー
ド設定信号TUNEの活性化時には、別テストモード指
示信号発生回路21eは出力ハイインピーダンス状態に
保持され、また別テストモード設定信号発生回路21f
はディスエーブル状態に設定される(テストモード設定
信号MODEは非活性状態に維持される)。

【0077】また、図12に示すように、このチューニ
ングモード設定信号TUNEに従って、基準電圧Vre
fが、特定のパッド27bに伝達され、外部で測定可能
状態に設定される。このチューニングモード時におい
て、このパッド27bを介して基準電圧Vrefが所定
の電圧レベルであるか否かを判定する。基準電圧Vre
fが所定の電圧レベルと異なる電圧レベルの場合には、
基準電圧Vrefを所定のレベルに設定するために、こ
のスイッチング素子26aおよび26bのうち、導通ま
たは非導通とすべきスイッチング素子を判定する。この
判定結果に従って、再び、パッド21dを介してチュー
ニング信号を与えて、トリマブル基準電圧発生回路1a
aの出力する基準電圧Vrefの電圧レベルを変更し
て、再びこの基準電圧Vrefの電圧レベルを測定す
る。基準電圧Vrefが所望の電圧レベルに到達するま
で、上述の動作を繰返す。

【0078】なお、上述のチューニングテスト時におい
て、チューニングモード設定信号TUNEは、チューニ
ングテストモードの間常時活性状態に維持されて、パッ
ド21dを介してチューニング用の信号が与えられる構
成が用いられてもよい。また、チューニング信号を印加
するごとに、チューニングモード設定信号TUNEを活
性化する構成が用いられてもよい。また、一例として、
チューニング信号発生回路21bからのチューニング信
号SWは、図示しないラッチ回路によりラッチされ、冗
長テスト時において、そのトリマブル基準電圧発生回路
1aaが出力する基準電圧Vrefを所望の電圧レベル
に保持する。冗長テスト完了後、図12に示すヒューズ
素子25aおよび25bのプログラムが行なわれる。こ
のヒューズ素子25aおよび25bのプログラムの後
は、チューニング信号SW1およびSW2は、Hレベル
の状態に固定される。

【0079】このチューニングテスト時において、別テ
ストモード指示信号発生回路21eは、自身が割当てら
れたテストモードと異なるテストモードが指定されるた
め出力ハイインピーダンス状態に設定され、チューニン
グ信号線21c上に伝達されるチューニング信号SWに
対し何ら影響を及ぼさない。また、別テストモード設定
信号発生回路21fは、チューニングモード設定信号T
UNEの活性化時、ディスエーブル状態とされ、別のテ
ストモードが設定されることはない。

【0080】この別テストモードが、冗長セル置換にお
いて用いられないテストモードであれば、チューニング
信号線21cを共用しても、特に問題は生じない。チュ
ーニング信号SWについては、冗長テスト完了後の機能
試験およびチップレベルのテスト時においては、図12
に示すチューニング信号SW1およびSW2は、Hレベ
ルに保持する必要がある。この場合、別テストモード指
示信号発生回路21eからの信号がチューニング信号に
影響を及ぼさないようにする必要がある。以下、各部の
詳細構成について説明する。

【0081】図13は、図11に示すチューニング信号
発生回路21bの構成の一例を示す図である。図13に
おいて、チューニング信号発生回路21bは、パッド2
1dに与えられる信号を反転するインバータ21ba
と、チューニングモード設定信号TUNEとインバータ
21baの出力信号とを受けるNAND回路21bb
と、チューニングモード設定信号TUNEを反転するイ
ンバータ21bcと、インバータ21baおよび21b
cの出力信号を受けるNOR回路21bdと、NAND
回路21bbの出力信号がLレベルのとき導通し、チュ
ーニング信号SWを、Hレベルへ駆動するpチャネルM
OSトランジスタ21beと、NOR回路21bdの出
力信号がHレベルのとき導通し、Lレベルのチューニン
グ信号SWを出力するnチャネルMOSトランジスタ2
1bfを含む。この図13に示す構成において、pチャ
ネルMOSトランジスタ21beは、外部電源ノード2
2にソースが接続されている。しかしながら、これは、
内部電源ノードであってもよい。

【0082】チューニングモード設定信号TUNEがL
レベルのとき、NAND回路21bbの出力信号はHレ
ベルとなり、pチャネルMOSトランジスタ21beが
オフ状態となり、またNOR回路21bdの出力信号が
Lレベルとなり、nチャネルMOSトランジスタ21b
fもオフ状態となる。したがってこの状態においては、
チューニング信号発生回路21bは、出力ハイインピー
ダンス状態に設定される。

【0083】チューニングモード設定信号TUNEがH
レベルとなると、NAND回路21bbおよびNOR回
路21bdがともにインバータとして動作し、パッド2
1dに与えられる信号に従ってチューニング信号SWを
HレベルまたはLレベルに駆動する。

【0084】図14は、図11に示す別テストモード指
示信号発生回路21eの構成の一例を示す図である。図
14において、別テストモード指示信号発生回路21e
は、外部信号Sextが別テストモードを指定している
とき別テストモード検出信号TESTを活性状態へ駆動
する別テストモード検出回路21ebと、パッド21a
bに与えられる信号を反転するインバータ21ecと、
別テストモード検出回路21eaからの別テストモード
検出信号TESTを反転するインバータ21edと、イ
ンバータ21ecの出力信号と別テストモード検出信号
TESTを受けるNAND回路21eeと、インバータ
21ecおよび21edの出力信号を受けるNOR回路
21efと、NAND回路21eeの出力信号がLレベ
ルのとき導通し、別テストモード活性化信号TMACT
をHレベルへ駆動するpチャネルMOSトランジスタ2
1edと、NOR回路21efの出力信号がHレベルの
とき導通し、別テストモード活性化信号TMACTをL
レベルへ駆動するnチャネルMOSトランジスタ21e
hを含む。

【0085】別テストモード検出回路21eaは、たと
えばWCBR条件が満たされたか否かを外部信号Sex
tに従って判定する。パッド21ebには、たとえばア
ドレス信号ビットが与えられる。別テストモード検出回
路21eaからの別テストモード検出信号TESTがL
レベルの非活性状態のときには、NAND回路21ee
の出力信号がHレベル、NOR回路21efの出力信号
がLレベルとなり、この別テストモード指示信号発生回
路21eは出力ハイインピーダンス状態となる。別テス
トモードが指定されると、別テストモード検出信号TE
STがHレベルとなり、NAND回路21eeおよびN
OR回路21efがインバータとして動作する。この状
態において、パッド21ebに与えられる信号がHレベ
ルのときには、別テストモード活性化信号TMACTは
Lレベルの非活性状態を維持する。一方、このパッド2
1ebに与えられる信号がLレベルのときには、MOS
トランジスタ21egが導通し、別テストモード活性化
信号TMACTがHレベルへ駆動される。

【0086】この図14に示す別テストモード指示信号
発生回路21eは、別テストモード検出回路21ea
が、たとえばWCBR条件またはWCBR+スーパーV
IH条件を検出し、かつパッド21ebに与えられるア
ドレス信号ビットの値に従って別テストモードが指定さ
れたか否かを判定している。この別テストモード検出回
路21eaの構成は、先の実施の形態1の構成と同じで
あってもよい。したがって、この別テストモード検出回
路21eaが、チューニングモードが指定されるとき、
チューニングモード指定の状態と異なる外部信号Sex
tの状態で別テストモードの検出を行なうことにより出
力ハイインピーダンス状態となり、チューニング信号線
21cを共用しても、信号の衝突は生じない。

【0087】図15は、図11に示す別テストモード設
定信号発生回路21fの構成の一例を示す図である。図
15において、別テストモード設定信号発生回路21f
は、チューニングモード設定信号TUNEを受けるイン
バータ21faと、インバータ21faの出力信号と別
テストモード活性化信号TMACTを受けるNAND回
路21fbと、NAND回路21fbの出力信号を反転
してテストモード設定信号MODEを出力するインバー
タ21fcを含む。このインバータ21fcからのテス
トモード設定信号MODEに従って内部回路がこの対応
のテスト動作を実行する状態に設定される。

【0088】チューニングモード設定信号TUNEがH
レベルにあり、チューニングモードが実行されるとき、
インバータ21faの出力信号がLレベルであり、テス
トモード設定信号MODEはLレベルに保持される。一
方、チューニングモード指示信号TUNEがLレベルの
ときには、インバータ21faの出力がHレベルとなり
NAND回路21fbがインバータとして動作する。し
たがって、この状態においては、テストモード設定信号
MODEは、テストモード活性化信号TMACTの状態
に従って活性/非活性化される。

【0089】図16は、トリマブル基準電圧発生回路1
aaの部分のより詳細構成を示す図である。この図16
に示すトリマブル基準電圧発生回路においては、チュー
ニング信号線21c(21caおよび21cb)を他の
テストモード活性化回路と共用するために、チューニン
グモード設定信号TUNEの非活性化時非導通状態とな
るスイッチングトランジスタ32aおよび32bが、そ
れぞれチューニング信号線21caおよび21cbに設
けられる。さらに、チューニングモード設定信号TUN
Eの非活性化時導通し、外部電源ノード22からの電圧
を、チューニング用スイッチングトランジスタ26aお
よび26bにそれぞれ結合するpチャネルMOSトラン
ジスタで構成されるスイッチングトランジスタ31aお
よび31bが設けられる。

【0090】チューニングモード時においては、チュー
ニングモード設定信号TUNEがHレベルの活性状態と
なり、スイッチングトランジスタ31aおよび31bは
非導通状態となる。一方、スイッチングトランジスタ3
2aおよび32bが導通し、チューニング信号線21c
aおよび21cbを介して伝達されるチューニング信号
SW1およびSW2に従ってチューニング用のスイッチ
ングトランジスタ26aおよび26bが導通/非導通状
態に設定される。

【0091】チューニングモードが完了すると、チュー
ニングモード設定信号TUNEがLレベルとなり、スイ
ッチングトランジスタ32aおよび32bが非導通状態
となり、一方、スイッチングトランジスタ31aおよび
31bが導通する。これにより、チューニング用スイッ
チングトランジスタ26aおよび26bのゲート電位
が、外部電源ノード22の電圧レベルに設定され、常時
ON状態に設定される。この図16に示す構成において
は、チューニングモード完了後、ヒューズ素子25aお
よび25bのプログラムが行なわれる。冗長回路のテス
ト時においては、この非溶断のヒューズ素子に接続され
たスイッチングトランジスタは導通状態を維持するた
め、正確に、所望の電圧レベルの基準電圧を生成して冗
長テストを行なうことができる。

【0092】このチューニングモードテスト完了後、ヒ
ューズ素子25aおよび25bのプログラムを行なう場
合には、スイッチングトランジスタ31aおよび31b
は、高抵抗のプルアップ素子で置換えられてもよい。

【0093】スイッチングトランジスタ32aおよび3
2bを設けることにより、チューニングモード設定信号
TUNEが非活性状態のとき、このチューニング信号S
W2がHレベルに保持されても、チューニング信号線2
1caおよび21cb上にHレベルデータ信号は伝達さ
れず、別のテストモードが活性化されるのを防止するこ
とができる。

【0094】図17は、トリマブル基準電圧発生回路の
他の構成を示す図である。図17に示す構成において
は、チューニング用スイッチングトランジスタ26aお
よび26bのゲートに、チューニング信号セット指示信
号TNSETに応答してチューニング線21caおよび
21cb上に伝達された信号を取込みラッチするラッチ
33aおよび33bがそれぞれ設けられる。このチュー
ニング信号セット指示信号TNSETは、チューニング
モード設定信号TUNEに応答するワンショットパルス
発生回路34から生成される。ラッチ33aおよび33
bは、そのラッチ状態においては、入力ハイインピーダ
ンスであり(入力段のゲートがオフ状態)、そのラッチ
データがチューニング信号線21caおよび21cbに
影響を及ぼすことはない。したがって、これらのチュー
ニング信号線21caおよび21cbに接続するテスト
モード設定信号発生回路が出力ハイインピーダンス状態
に設定されていれば、ラッチ33aおよび33bがラッ
チ状態となると、チューニング信号線21caおよび2
1cbはハイインピーダンス状態を維持する。したがっ
て、ラッチ33aおよび33bのラッチデータが、他の
テストモードに悪影響を及ぼすことはない。

【0095】またこの図17に示す構成の場合、ラッチ
33aおよび33bにラッチされたデータに従ってチュ
ーニング用スイッチングトランジスタ26aおよび26
bの導通/非導通を設定することができる。したがっ
て、ラッチ33aおよび33bのラッチデータに従って
基準電圧Vrefを生成して、冗長テストを行なうこと
ができる。この場合には、ヒューズ素子25aおよび2
5bは、冗長セルのプログラムと同じプロセスでプログ
ラムすることができる。

【0096】なお、チューニングモード設定信号TUN
Eがワンショットパルスの形態で生成される場合、ワン
ショットパルス発生回路34は特に設ける必要はない。
ラッチ33aおよび33bは、チューニング信号セット
指示信号TNSETがHレベルのときのスルー状態とな
り、与えられたチューニング信号を取込み、この指示信
号TNSETがLレベルとなるとラッチ状態となり、そ
の入力ノードと出力ノードとを切り離す。

【0097】図18は、テストモード設定回路の全体の
構成を概略的に示す図である。図18においては、チュ
ーニング信号発生回路21bからのチューニング信号
は、信号バス40を介してトリマブル基準電圧発生回路
1aaへ与えられる。このチューニング信号バス40
は、複数の信号線を含む。チューニング信号バス40の
各信号線に、別テストモード指示信号発生回路41e
a、41eb、41ecがそれぞれ接続される。これら
のテストモード指示信号発生回路41ea〜41ec
は、非活性化時出力ハイインピーダンス状態に設定され
る。このチューニング信号バス40に対し、さらに、そ
れぞれ、対応のテストモード指示信号の活性化時活性化
され(チューニングモード設定信号の非活性化時)対応
のテストモード設定信号MODEA、MODEBおよび
MODECを発生するテストモード設定信号発生回路4
1fa、41fbおよび41fcが設けられる。

【0098】この図18に示す構成のように、テストモ
ードそれぞれに対応して信号線を配設する必要がなく、
配線占有面積が大幅に低減される。また、このチューニ
ング信号バス40の配線レイアウトに応じて、最適な位
置に、テストモード指示信号発生回路および対応のテス
トモード設定信号を配置することができ、レイアウトの
自由度が増加する。

【0099】[実施の形態3]図19は、この発明の実
施の形態3に従う半導体装置の要部の構成を概略的に示
す図である。図19においては、この半導体装置は、半
導体記憶装置であり、内部回路1aが、複数のメモリセ
ルを含む。すなわち、この内部回路1aは、各々が行列
状に配列される複数のダイナミック型メモリセルを有す
るメモリアレイ50aおよび50bと、メモリアレイ5
0aおよび50bの間にメモリアレイ50aおよび50
bの列に対応して配置される複数のセンスアンプを含
み、活性化時選択メモリセルを含むメモリアレイの各列
のデータの検知および増幅を行なうセンスアンプ帯52
と、メモリアレイ50aの各列とセンスアンプ帯52に
含まれるセンスアンプとの間に設けられ、制御回路60
aの制御の下にメモリアレイ50aの各列とセンスアン
プ帯52に含まれるセンスアンプとを分離するためのビ
ット線分離回路54aと、センスアンプ帯52とメモリ
アレイ50bとの間に設けられ、制御回路60bの制御
の下に、メモリアレイ50bとセンスアンプ帯52とを
分離するためのビット線分離回路54bとを含む。

【0100】制御回路60aは、メモリアレイ50aに
選択メモリセルが含まれるときには、ビット線分離回路
54aを非活性状態に維持し、メモリアレイ50aとセ
ンスアンプ帯52とを接続し、選択メモリセルがメモリ
アレイ50bに含まれるときには、制御回路60aは、
ビット線分離回路54aを活性化して、メモリアレイ5
0aとセンスアンプ帯52とを切り離す。

【0101】制御回路60bは、選択メモリセルが、メ
モリアレイ50aに含まれるときには、ビット線分離回
路54bを活性化してセンスアンプ帯52とメモリアレ
イ50bとを切離し、選択メモリセルがメモリアレイ5
0bに含まれるときには、ビット線分離回路54bを活
性化して、センスアンプ帯52とメモリアレイ52bと
を接続する。スタンバイ状態時においては、制御回路6
0aおよび60bが、それぞれ、ビット線分離回路54
aおよび54bを非活性状態に維持し、センスアンプ帯
52を、メモリアレイ50aおよび50b両者に接続す
る。

【0102】内部回路1aは、さらに、メモリアレイ5
0aに対して設けられ、アドレス指定された行を選択状
態へ駆動するための行デコーダ56aと、メモリアレイ
50bに対して設けられ、メモリアレイ50bのアドレ
ス指定された行を選択状態へ駆動する行デコーダ56b
と、行デコーダ56aおよび56bに対し、選択行(ワ
ード線)上に伝達される高電圧Vppを与える高電圧発
生回路62を含む。選択行に高電圧Vppを伝達するこ
とにより、後に説明するダイナミック型メモリセルのア
クセストランジスタのしきい値電圧損失による書込電圧
(Hレベルの記憶データ)の損失が生じるのを防止す
る。

【0103】内部電源回路1dは、センスアンプ帯52
に含まれる各センスアンプに対する一方動作電源電圧V
caを生成するセンス電源回路64と、行デコーダ56
ならびに列デコーダ58および図示しない制御回路など
の周辺回路に対する一方動作電源電圧Vcpを生成する
周辺電源回路66を含む。これらのセンス電源回路64
および周辺電源回路66は、その構成は後に説明する
が、外部から与えられる電源電圧を降圧して内部電圧V
caおよびVcpを生成する。

【0104】図20は、図19に示すビット線分離回路
54aおよび54bならびにセンスアンプ帯52の構成
をより具体的に示す図である。図20において、メモリ
アレイ50aにおいては、メモリセルMCが行列状に配
列され、またメモリアレイ50bにおいても、メモリセ
ルMCが行列状に配列される。メモリアレイ50aにお
いて、メモリセルMCの各行に対応してワード線WLが
配置され、メモリセルMCの各列に対応してビット線対
BLおよび/BLが配置される。メモリアレイ50bに
おいても同様、メモリセルの各列に対応してビット線対
BLおよび/BLが配置され、メモリセルの各列に対応
してワード線WLが配置される。図20においては、メ
モリアレイ50aおよび50bそれぞれにおける1行の
メモリセルおよび対応して配置されるワード線WLa,
WLbを代表的に示す。

【0105】メモリセルMCは、情報を記憶するための
メモリキャパシタMQと、対応のワード線WL(WL
a、WLb)上の信号電位に応答してメモリキャパシタ
MQを対応のビット線BL(または/BL)に接続する
nチャネルMOSトランジスタで構成されるアクセスト
ランジスタMTを含む。

【0106】ビット線分離回路54aは、メモリアレイ
50aのビット線対BLおよび/BLそれぞれに対応し
て設けられ、図19に示す制御回路60aからのビット
線分離指示信号BLIaに応答して選択的に導通するビ
ット線分離ゲートBIGaを含む。ビット線分離回路5
4bは、メモリアレイ50bのビット線対BLおよび/
BLそれぞれに対応して設けられ、図19に示す制御回
路60bからのビット線分離指示信号BLIbに応答し
て選択的に導通するビット線分離ゲートBIGbを含
む。これらのビット線分離指示信号BLIaおよびBL
Ibは、非活性化時、高電圧Vppレベルにある。

【0107】センスアンプ帯52は、メモリアレイ50
aおよび50bの各列(ビット線対)に対応して設けら
れるセンスアンプSAを含む。これらのセンスアンプS
Aに共通に、センス電源線72が配置される。このセン
ス電源線72上の電源電圧を一方動作電源電圧として、
センスアンプSAが差動増幅動作を行なう。このセンス
電源線72には、加速モード指示信号BRNTに応答し
て、ビット線分離指示信号BLIaおよびセンス電源電
圧Vcaの一方をセンス電源線72へ伝達する切換回路
70が設けられる。加速モード時においては、この半導
体装置の動作電源電圧が通常動作モード時よりも高くさ
れ、各回路をこの昇圧された電圧に従って動作させる。

【0108】この加速モード試験は、たとえばバーンイ
ンモードテストである。以下、単にこの加速モード試験
をバーンインテストと称す。

【0109】このバーンインテストモードにおいては、
内部電圧を高くし、動作条件を厳しくして、ゲート絶縁
膜、およびpn接合などに印加される電界を加速し、そ
れまでのテストにおいて検出されなかった不良を顕在化
させてこの不良品を取除くことにより、出荷される製品
の信頼性を高くする。

【0110】切換回路70は、バーンインテストモード
時においては、バーンインモード指示信号BRNTに従
ってビット線分離指示信号BLIaを選択して、センス
電源線72上に伝達する。このビット線分離指示信号B
LIaは、高電圧Vppレベルである。高電圧Vppは
チャージポンプ動作により生成され、その電圧レベルは
用いられる電源電圧のレベルに依存する。バーンインテ
ストモードにおいては、高電圧Vppも、外部電源電圧
に従って上昇する。したがって、より高い電圧をセンス
電源線72に印加することにより、効率的に、センスア
ンプSAの電圧ストレス加速を行なうことができる(電
圧レベルが低い場合、十分な電圧ストレスを印加するた
めには、この電圧印加時間を長くする必要がある)。

【0111】これにより、テスト時間を短縮して、効率
的なストレス加速テストを行なうことができる。

【0112】図21は、図19に示すセンス電源回路6
4の構成の一例を示す図である。図21においてセンス
電源回路64は、内部電源線65上のセンス電源電圧V
caと基準電圧Vrefとを差動的に増幅する差動増幅
器64aと、差動増幅器64aの出力信号に従って外部
電源ノード22から内部電源線65へ電流を供給するp
チャネルMOSトランジスタで構成される電流ドライブ
トランジスタ64bと、バーンインモード指示信号ZB
RNTの活性化時(Lレベル時)導通し、外部電源ノー
ド22と内部電源線65とを電気的に接続するpチャネ
ルMOSトランジスタ64cと、バーンインモード指示
(設定)信号ZBRNTの活性化時導通し、外部電源ノ
ード22と差動増幅器64aの出力ノードとを電気的に
接続するpチャネルMOSトランジスタ64dを含む。

【0113】通常動作モード時においては、バーンイン
モード指示信号ZBRNTはHレベルであり、MOSト
ランジスタ64cおよび64dは、オフ状態にある。こ
の状態においては、差動増幅器64aが、センス電源電
圧Vcaと基準電圧Vrefとを比較し、その比較結果
に従って、電流外部トランジスタ64bのコンダクタン
スを調整して外部電源ノード22から内部電源線65へ
電流を供給する。したがって、センス電源電圧Vca
は、基準電圧Vrefの電圧レベルとなる。

【0114】バーンインモード指示信号ZBRNTが活
性化されると、MOSトランジスタ64cおよび64d
がオン状態となり、センス電源電圧Vcaは、外部電源
ノード22へ与える外部電源電圧のレベルとなる。一
方、差動増幅器64aの出力ノードは、外部電源ノード
22に与えられる外部電源電圧レベルとなり、電流ドラ
イブトランジスタ64bはオフ状態を維持する。したが
って、この状態においては、センス電源電圧Vcaは、
外部電源電圧レベルであり、この外部電源電圧の電圧レ
ベルをバーンインテストモード時に上昇させることによ
り、内部回路の電圧ストレス加速を行なう。このセンス
電源電圧Vcaは、図示しないビット線イコライズ/プ
リチャージ回路へ与えられるプリチャージ電圧等を生成
するために用いられる。

【0115】このバーンインモード時において、図20
に示す切換回路70を用いず、センスアンプSAの一方
動作電源電圧としてセンス電源電圧Vcaを利用するこ
とを考える。この場合、ビット線BLおよび/BLも外
部電源電圧レベルに駆動される。このとき、ワード線W
L(WLa,WLb)も選択状態へ駆動されてアクセス
トランジスタMTが導通する。電圧ストレス加速の際の
電圧条件としては、アクセストランジスタMTのゲート
絶縁膜が破壊されるのを防止することが要求される。し
たがって、このワード線WL(WLa,WLb)へ伝達
される電圧レベルを高くすることはできないため、この
ワード線WL(WLa,WLb)へ伝達することのでき
る電圧レベルにより、このセンス電源電圧Vcaのバー
ンインモード時の上限値が決定される。したがって、こ
のセンスアンプSAに対する電圧ストレス加速を十分に
行なうためには、このテスト時間を長くする必要があ
る。しかしながら、このセンス電源電圧Vcaに代えて
高電圧Vppレベルのビット線分離指示信号BLIaを
伝達することにより、このビット線BLおよび/BLな
らびにセンスアンプSAの内部ノードの電圧ストレス加
速をより強くして、電圧ストレスをさらに加速すること
ができ、効率的な電圧ストレス加速を行なうことができ
る。

【0116】図22は、図19に示す制御回路60aお
よび60の構成の一例を示す図である。図22におい
て、制御回路60aは、アレイ活性化信号ACTとアレ
イ指定信号φbとを受けるNAND回路60aaを含
み、制御回路60bは、アレイ活性化信号ACTとアレ
イ指定信号φaを受けるNAND回路60ba含む。N
AND回路60aaは、高電圧Vppを一方動作電源電
圧として動作し、高電圧Vppレベルのビット線分離指
示信号BLIaを出力する。NAND回路60baも、
高電圧Vpp一方動作電源電圧として動作し、高電圧V
ppレベルのビット線分離指示信号BLIbを出力す
る。

【0117】アレイ指定信号φaは、選択メモリセルが
メモリアレイ50aに含まれるときに活性化されてHレ
ベルへ駆動され、アレイ指定信号φbは、選択メモリセ
ルがメモリアレイ50bに含まれるときに活性化されて
Hレベルへ駆動される。アレイ活性化信号ACTは、メ
モリアレイ50aまたは50bが活性状態(ワード線が
選択状態)にある間活性状態のHレベルに保持される。
このアレイ活性化信号は、標準DRAM(ダイナミック
・ランダム・アクセス・メモリ)における内部ロウアド
レスストローブ信号RASに対応する。

【0118】スタンバイ状態時においては、アレイ活性
化信号ACTがLレベルであり、ビット線分離指示信号
BLIaおよびBLIbはともに高電圧Vppレベルに
ある。メモリセル選択動作が始まるときには、まず、ア
レイ活性化信号ACTがHレベルへ駆動される。次い
で、図示しないロウデコーダにより、ロウアドレス信号
がデコードされ、選択メモリセルを含むメモリアレイに
対するアレイ指定信号がHレベルへ駆動される。メモリ
アレイ50aが選択メモリセルを含むときには、アレイ
指定信号φbはLレベルを維持するためビット線分離指
示信号BLIaは、高電圧VppレベルのHレベルにあ
る。一方、アレイ指示信号φaがHレベルに立上がり、
NAND回路60baから出力されるビット線分離指示
信号BLIbは、接地電圧レベルのLレベルとなり、ビ
ット線分離ゲートBIGbがすべてオフ状態となり、セ
ンスアンプ帯52は、メモリアレイ50bから切り離さ
れる。

【0119】このビット線分離指示信号BLIaおよび
BLIbを、高電圧Vppレベルに駆動するのは、セン
スアンプSAのセンス動作時において、ビット線BLお
よび/BLの一方へ、アレイ電源電圧Vcaの電圧レベ
ルのデータを確実に伝達するためである(ビット線分離
ゲートのしきい値電圧損失のHレベル書込データに対す
る影響を排除するため)。

【0120】バーンインモード時においては、外部電源
電圧および内部電源電圧の電圧レベルが高くされる。高
電圧発生回路62は、通常、キャパシタを用いたチャー
ジポンプ回路で構成される。このチャージポンプ回路を
用いる場合、生成される高電圧Vppは、その回路構成
により電圧レベルは異なるが、通常、その動作電源電圧
Vccと出力部のMOSトランジスタのしきい値電圧と
の関数で与えられる(たとえば2・Vcc−Vth)。
したがって、この電源電圧Vccの電圧レベルが高くな
れば、応じて高電圧Vppの電圧レベルも上昇し、バー
ンインテストモード時、ビット線分離ゲートに対しても
電圧ストレスを加速することができる。また、この高電
圧Vppは、行デコーダを介して選択ワード線上に伝達
されるため、この選択ワード線およびアクセストランジ
スタの電圧ストレス加速も行なわれる。

【0121】バーンインテストモード時においては、通
常、選択メモリアレイにおいて複数のワード線が同時に
選択状態へ駆動される。このバーンインテストモード時
において、同時に選択されるワード線の数は任意であ
る。

【0122】図23は、バーンインテストモードに設定
するためのモード設定回路の構成を概略的に示す図であ
る。図23において、このテストモード設定回路は、多
ビット外部信号Sextが所定の状態のときに、バーン
インモードが指定されたと判定し、バーンインモード指
示信号BRNTおよびZBRNTを出力するバーンイン
検出回路65を含む。このバーンイン検出回路65は、
たとえば、WCBR+スーパーVIH+アドレスキーの
条件に従ってバーンインテストモードが指定されたこと
を検出する。このバーンイン検出回路65は、実施の形
態1に示されるテストモード設定回路の構成と同様の構
成を備えていてもよい。バーンインモード指示信号BR
NTおよびZBRNTは、互いに相補な信号である。

【0123】図24は、図20に示すセンスアンプSA
の構成を示す図である。図24において、センスアンプ
SAは、ゲートおよびドレインが交差結合されたpチャ
ネルMOSトランジスタPQ1およびQP2と、センス
アンプ活性化信号φSPに応答してセンス電源線72を
MOSトランジスタPQ1およびPQ2のソース(セン
ス駆動ノード)に電気的に接続するpチャネルMOSト
ランジスタPQ3と、ゲートおよびドレインが交差結合
されたnチャネルMOSトランジスタNQ1およびNQ
2と、センスアンプ活性化信号φSNの活性化に応答し
て導通し、MOSトランジスタNQ1およびNQ2のソ
ース(センス駆動ノード)を接地線に接続するnチャネ
ルMOSトランジスタNQ3を含む。

【0124】センスアンプ活性化信号φSPは活性化時
接地電圧レベルのLレベルとなり、一方、センスアンプ
活性化信号φSNは、活性化時、Hレベルとなる(高電
圧Vppの電圧レベルとする必要はない。単に、低電位
のノードを接地電圧レベルに放電することが要求される
だけであるため)。

【0125】この図20に示すセンスアンプSAの構成
の場合、バーンインテストモード時、センス電源線72
に高電圧Vppが伝達され、MOSトランジスタPQ3
と、MOSトランジスタPQ1およびPQ2の一方とに
より、高電圧Vppが、センスノードを介して対応のビ
ット線に伝達される。

【0126】これにより、センス電源線72に高電圧V
ppを伝達することにより、ビット線BLおよび/BL
ならびにセンスアンプSAに含まれるトランジスタの電
圧ストレス加速を効率的に行なうことができる。

【0127】なお、電圧Vppに代えて別の基準電圧が
用いられてもよい。 [変更例1]図25は、この発明の実施の形態3に従う
半導体装置の変更例の構成を概略的に示す図である。図
25において、センス電源電圧切換えのために、センス
アンプ帯52において行方向に沿って互いに平行に、セ
ンス駆動線70cおよびセンス電源線70dが配置され
る。センス駆動線70cは、制御信号φAの活性化時導
通するスイッチングトランジスタ70aを介してビット
線分離指示信号BLIaを伝達する信号線71に接続さ
れる。センス電源線70dは、制御信号φBに応答して
選択的に導通するスイッチングトランジスタ70bを介
してセンス電源電圧Vcaを受ける。スイッチングトラ
ンジスタ70aはnチャネルMOSトランジスタで構成
され、スイッチングトランジスタ70bは、pチャネル
MOSトランジスタで構成される。

【0128】センス駆動線70cとセンス電源線70d
の間に、センスアンプ活性化信号φSPに応答して導通
するpチャネルMOSトランジスタで構成されるセンス
活性化トランジスタPQ4a…PQ4nが互いに並列に
設けられる。

【0129】ビット線対BLおよび/BLそれぞれに対
応して、交差結合されたpチャネルMOSトランジスタ
PQ1およびPQ2で構成されるPセンスアンプPSA
が配置される。Pセンス活性化トランジスタPQ4a〜
PQ4nは、PセンスアンプPSAそれぞれに対応して
設けられてもよく、また所定数のPセンスアンプPSA
ごとに、1つのPセンス活性化トランジスタPQ4が設
けられてもよい。センス駆動線70cは、Pセンスアン
プPSA各々のMOSトランジスタPQ1およびQP2
のソース(センス動作ノード)に結合される。次に、こ
の図25に示す半導体装置の動作を図26に示す動作波
形図を参照して説明する。

【0130】通常動作時はセンス活性化トランジスタP
Q4a−PQ4nがセンスアンプ活性化信号φSPの活
性化に応答してセンス駆動線70cとセンス電源線70
dとが結合され、センス動作が行なわれる(制御信号φ
A,φBはLレベルであり、センス電源線70dは電圧
Vcaを受ける)。

【0131】バーンインテストモードが設定されると、
バーンインモード指示信号BRNTがHレベルの活性状
態となる。このバーンインモード指示信号BRNTに従
って、制御信号φBがHレベルとなり、スイッチングト
ランジスタ70bがオフ状態となり、センス電源線70
dは、センスアンプ電源回路から切り離される。

【0132】この状態で、外部からの電源電圧が高くさ
れ、応じて内部電源電圧もすべて高くされる。メモリセ
ル選択指示が与えられ、アレイ活性化信号ACTがHレ
ベルとなり、ビット線イコライズ指示信号BLEQがL
レベルとなり、ビット線BLおよび/BLが中間電圧レ
ベルでフローティング状態となる。次いで、ワード線W
Lが所定数選択され、選択ワード線に接続されるメモリ
セルのデータが対応のビット線対BLおよび/BL上に
読出される。

【0133】次いで、センス動作を行なうために、制御
信号φAがHレベルへ駆動され、応じてセンス駆動線7
0cに、高電圧Vppレベルのビット線分離指示信号B
LIaが与えられる。このセンス駆動線70cは、Pセ
ンスアンプPSAのセンス駆動ノード(MOSトランジ
スタPQ1およびPQ2の接続ノード)に接続されてお
り、PセンスアンプPSAが活性化され、対応のビット
線BLおよび/BLの電位を差動増幅する。所定期間が
経過すると、アレイ活性化信号ACTがLレベルの非活
性状態となり、ワード線WLが非選択状態へ駆動され、
また制御信号φAもLレベルの非活性状態へ駆動され、
センス駆動線70cは、ビット線分離指示信号伝達線7
1から分離される。ビット線イコライズ指示信号BLE
QがLレベルからHレベルに復帰し、各ビット線対が、
中間電圧レベルにプリチャージ/イコライズされ1つの
動作サイクルが完了する。この動作が、バーンインテス
トモード指示信号BRNTが活性状態の間、すべてのワ
ード線を選択状態へ駆動するために繰返し実行される。

【0134】この図25に示す構成において、単にビッ
ト線分離指示信号BLIaを、センス駆動線70cに、
センス電源電圧Vcaに代えて伝達しているだけであ
り、簡易な回路構成で、正確に、高電圧Vppを伝達す
ることできる。

【0135】図27は、制御信号φBを発生する部分の
構成を概略的に示す図である。図27において、制御信
号φBは、バーンインモード指示信号BRNTをバッフ
ァ処理する切換制御回路80から生成される。したがっ
て、この制御信号φBは、バーンインモードが設定さ
れ、バーンインモード指示信号BRNTがHレベルの活
性状態となると、応じてHレベルに設定される。

【0136】図28は、ビット線分離指示信号発生部の
構成を概略的に示す図である。図28において、ビット
線分離指示信号発生部は、アレイ活性化信号ACTとア
レイ指定信号φbと、バーンインモード指示信号ZBR
NTを受けるNAND回路81含む。このNAND回路
81から、ビット線分離指示信号BLIaが出力され
る。ビット線分離指示信号BLIbに対しても同様の構
成が設けられる。すなわち、単にアレイ指示信号φbに
代えて、アレイ指示信号φaが用いられることにより、
ビット線分離指示信号BLIbが生成される。

【0137】この図28に示す構成においては、バーン
インモードが設定されると、バーンインモード指示信号
ZBRNTがLレベルの活性状態となり、NAND回路
81からのビット線分離指示信号BLIa(およびBL
Ib)は、ともにHレベル(高電圧Vppレベル)に保
持される。したがって、バーンインモードが指定された
ときには、センスアンプ帯を共有するメモリアレイがと
もにセンスアンプ帯に接続される。バーンインテストモ
ードおいて、各回路の電圧ストレスを加速することが目
的であり、メモリセルデータの書込/読出を高速で行な
う必要はないため、特に問題は生じない。

【0138】図29は、制御信号φAを発生する部分の
構成を概略的に示す図である。図29において、制御信
号φAを発生する部分は、アレイ活性化信号ACTを所
定期間遅延してセンスアンプ活性化信号φSPを生成す
るセンスアンプ活性化回路82と、このセンスアンプ活
性化回路82からのセンスアンプ活性化信号φSPとバ
ーンインモード指示信号ZBRNTを受けるNOR回路
83を含む。NOR回路83から制御信号φAが出力さ
れる。センスアンプ活性化信号φSPは、アレイ活性化
信号ACTが活性状態となると、所定期間経過後に、活
性状態のLレベルへ駆動される。バーンインモード指示
信号ZBRNTは、活性化時Lレベルである。したがっ
て、センスアンプ活性化信号φSPが活性化するごと
に、制御信号φAがHレベルの活性状態へ駆動され、ビ
ット線分離指示信号線とセンス駆動線との結合が行なわ
れる。センス活性化トランジスタPQ4a−PQ4n
は、センス動作時、オン/オフのいずれの状態に設定さ
れてもよい。

【0139】図30は、センスアンプ活性化回路の他の
構成を概略的に示す図である。図30においては、セン
スアンプ活性化回路82から出力されるセンスアンプ活
性化信号φSP0を受けるインバータ84と、インバー
タ84の出力信号とバーンインモード指示信号ZBRN
Tを受けてセンスアンプ活性化信号φSPを出力するN
AND回路85と、センスアンプ活性化信号φSP0と
バーンインモード指示信号ZBRNTを受けて制御信号
φAを出力するNOR回路86を含む。

【0140】この図30に示す構成においては、バーン
インモードが設定されたときには、NAND回路85か
らのセンスアンプ活性化信号φSPはHレベルに固定さ
れる。制御信号φAが、センスアンプ活性化回路から出
力されるセンスアンプ活性化信号φSP0に従って活性
化(Hレベル)される。したがって、この状態において
は、センスアンプ活性化信号φSPは活性化されず、セ
ンスアンプ活性化トランジスタPQ4a〜PQ4nは、
オフ状態を維持する。この図30に示す構成において
も、PセンスアンプPSAに含まれるMOSトランジス
タPQ1およびPQ2の電圧ストレス加速は実現するこ
とができる。

【0141】図31は、センス電源電圧切換部の変更例
の構成を示す図である。図31に示す構成においては、
ビット線分離指示信号伝達線71とセンス駆動線70c
の間には、pチャネルMOSトランジスタで構成される
スイッチングトランジスタ70eが設けられる。スイッ
チングトランジスタ70eのゲートには、補の制御信号
/φAが与えられる。この図31に示す構成の場合、ビ
ット線分離指示信号BLIa上の高電圧Vppは、しき
い値電圧損失を伴うことなくセンス駆動線70cへ伝達
することができ、より効率的な電圧加速を実現すること
ができる。

【0142】[変更例2]図32は、この発明の実施の
形態3に従う半導体装置の変更例2の動作を示す図であ
る。図32においては、バーンインモード設定信号が活
性化されると、ビット線イコライズ指示信号BLEQが
Lレベルの非活性状態となり、各ビット線BLおよび/
BLはフローティング状態に保持される。この状態で、
制御信号φBおよびφAが順次Hレベルへ駆動される。
これにより、センス駆動線70c(図25参照)へ、ビ
ット線分離指示信号BLIaが伝達され、Pセンスアン
プPSAが活性化されて、PセンスアンプPSAによる
センス動作が行なわれる。このとき、アレイ活性化信号
ACTを非活性状態のLレベルに保持することにより、
ワード線WLの選択は行なわれず、ワード線WLは非選
択状態のLレベルを維持する。ビット線BLおよび/B
Lは、Pセンスアンプの特性に従って、一方が、高電圧
Vppレベルに駆動される。他方のビット線は中間電圧
レベルを保持する。バーンインモード指示信号BRNT
がLレベルの非活性状態となると、再びビット線イコラ
イズ指示信号BLEQがHレベルとなり、一方、制御信
号φAおよびφBがLレベルとなり、ビット線BLおよ
び/BLは、再び中間電圧(Vca/2)の電圧レベル
に保持される。

【0143】この図32に示す動作の場合、ワード線は
非選択状態であり、メモリセルキャパシタへは、高電圧
Vppは伝達されず、キャパシタ絶縁膜が、この高電圧
Vppの印加により、破壊されるのを防止することがで
きる。PセンスアンプPSAに含まれるpチャネルMO
SトランジスタPQ1およびPQ2のソース/ドレイン
接合、ソースおよびドレイン領域のコンタクト、トラン
ジスタゲートコンタクト部およびビット線の電圧ストレ
ス加速を実行する。このモードは、PセンスアンプPS
A専用の電圧ストレス加速モードである。これにより、
コンタクト部における接触抵抗不良などを顕在化させる
ことができ、またpn接合不良なども顕在化させること
ができる。特に、Pセンスアンプは、動作時大きな充放
電電流を流すため、コンタクト部の接触不良が生じた場
合、この大きなビット線充電電流による発熱による断線
などにより、この半導体装置の実際の使用時に故障が生
じる可能性がある。PセンスアンプPSA専用の電圧ス
トレス加速モードを設けることにより、このようなPセ
ンスアンプ部の潜在的な不良を顕在化させることがで
き、半導体装置の信頼性を高くすることができる。

【0144】図33は、ビット線イコライズ指示信号発
生部の構成を概略的に示す図である。図33において
は、ビット線イコライズ/プリチャージ回路の構成を概
略的に示す。図33において、ビット線イコライズ/プ
リチャージ回路94は、ビット線イコライズ指示信号B
LEQに応答して導通し、ビット線BLおよび/BLを
電気的に短絡するnチャネルMOSトランジスタNT1
と、ビット線イコライズ指示信号BLEQに応答して導
通し、ビット線BLおよび/BLへ、それぞれ、ビット
線プリチャージ電圧Vblを伝達するnチャネルMOS
トランジスタNT2およびNT3とを含む。

【0145】ビット線イコライズ指示信号発生部は、ア
レイ活性化信号ACTに応答して、ビット線イコライズ
制御信号φCを生成するビット線イコライズ制御回路9
0と、ビット線イコライズ制御回路90からのビット線
イコライズ制御信号φCとバーンインモード指示信号Z
BRNTを受けてビット線イコライズ指示信号BLEQ
を出力するAND回路92を含む。ビット線イコライズ
制御回路90は、インバータ回路で構成され、アレイ活
性化信号ACTを反転して、ビット線イコライズ制御信
号φCを生成する。

【0146】したがって、この図33に示す構成の場
合、バーンインモード指示信号ZBRNTがLレベルの
活性状態となると、ビット線イコライズ指示信号BLE
QがLレベルとなり、ビット線イコライズ/プリチャー
ジ信号94は非活性状態とされ、ビット線BLおよび/
BLは、そのプリチャージ電圧Vbl(=Vca/2)
の電圧レベルでフローティング状態となる。通常動作モ
ード時においては、バーンインモード指示信号ZBRN
TがHレベルであり、ビット線イコライズ制御回路90
からのビット線イコライズ制御信号φCに従ってビット
線イコライズ指示信号BLEQが生成される。

【0147】なお、この図33に示す構成において、A
ND回路92へは、さらに、アレイ指定信号が与えら
れ、非選択メモリアレイは、ビット線イコライズ指示信
号BLEQを、Hレベルに保持するように構成されても
よい(通常動作モード時)。

【0148】なお、この変更例2の構成においても、セ
ンスアンプ帯を共用するメモリアレイが、ともに、セン
スアンプ帯に接続されて同時に、ビット線の電圧ストレ
ス加速も行なわれる。

【0149】この変更例2の構成の場合、ビット線BL
および/BLは、中間電圧Vblのレベルでフローティ
ング状態となった後に、Pセンスアンプが活性化され
る。この場合、Pセンスアンプの特性により、ビット線
BLおよび/BLの一方がHレベルへ駆動される。した
がって、Pセンスアンプの特性(しきい値電圧のオフセ
ットなど)により、常時電圧ストレス加速を受けるコン
タクト部が決定される。これを避けるためには、バーン
インモード指示信号BRNTの活性化時、列系回路を活
性化し、書込/読出回路を介してセンスアンプのセンス
ノードへ、データ1または0を書込んだ後に、電圧スト
レス加速を行なうように構成されてもよい。この場合、
確実に、ビット線BLおよび/BLに対し、各データに
応じて電圧ストレスを印加することができる。この構成
は、単にアレイ活性化信号ACTとバーンインモード指
定信号BRNTの論理和をとった信号により、列系回路
イネーブル信号を生成するように構成すればよい(通常
半導体記憶装置において、アレイ活性化信号ACTが活
性化されたときにのみ、列選択動作が許可される)。ま
た、同期型半導体記憶装置のように、列系回路と行系回
路が互いに独立に動作する場合、単に、外部から、この
バーンインモード指示信号BRNTの活性状態の下で、
データ書込コマンドを与えて、センスノードに、1また
は0のデータを書込むようにしてもよい。この後、外部
電源電圧の電圧レベルを上昇させる。

【0150】[変更例3]図34は、この発明の実施の
形態3の変更例3の構成を概略的に示す図である。図3
4に示す構成においては、センス駆動線70cへは、制
御信号/φAに応答して導通するpチャネルMOSトラ
ンジスタで構成されるスイッチングトランジスタ70y
を介してビット線分離指示信号BLIaが伝達され、か
つ制御信号/φAbに応答して導通するpチャネルMO
Sトランジスタで構成されるスイッチングトランジスタ
70zを介してビット線分離指示信号BLIbが伝達さ
れる。センス電源線70dは、制御信号φBに応答して
選択的に導通するスイッチングpチャネルMOSトラン
ジスタで構成されるスイッチングトランジスタ70xを
介してセンス電源電圧Vcaを受ける。

【0151】この図34に示す構成の場合、選択メモリ
セルを含むアレイのビット線分離指示信号BLIaが、
Hレベルを維持している。一方のビット線分離指示信号
BLIbは、Lレベルを維持する。このとき、バーンイ
ンテストモード時においては、ビット線分離指示信号B
LIaおよびBLIbのうち、Hレベルを維持するビッ
ト線分離指示信号に対応して設けられたスイッチングト
ランジスタに対する制御信号/φAaおよび/φAbが
Lレベルへ駆動される。したがって、たとえば、ビット
線分離指示信号BLIaがHレベルであり、ビット線分
離指示信号BLIbがLレベルのときには、制御信号/
φAaがLレベルとなり、一方制御信号/φAbがLレ
ベルとなる。センス駆動線70cへは、Hレベルのビッ
ト線分離指示信号BLIaが伝達される。一方、ビット
線分離指示信号BLIaがLレベルであり、ビット線分
離指示信号BLIbがHレベルのときには、スイッチン
グトランジスタ70zが導通し、一方、スイッチングト
ランジスタ70yはオフ状態を維持する。いずれの場合
においても、センス駆動線70cへは、高電圧Vppレ
ベルのビット線分離指示信号が与えられる。したがっ
て、この図34に示される構成の場合、メモリアレイ単
位でのバーンインデストを行なうことができる。ワード
線を非選択状態に保持する場合においても、メモリセル
アレイ単位でビット線の電圧ストレス加速を行なうこと
ができる。

【0152】この場合、メモリアレイ50aおよび50
bのいずれかに選択メモリセルが含まれるときには、対
応のビット線分離指示信号Hレベルへ駆動される。図3
5は、図34に示す制御信号発生部の構成の一例を示す
図である。図35において、制御信号/φAaは、バー
ンインモード指示信号BRNTとメモリアレイ指示信号
φAを受けるNAND回路96aから出力される。制御
信号/φAbは、バーンインモード指示信号BRNTと
アレイ指示信号φBを受けるNAND回路96bから接
続される。制御信号φBは、アレイ指示信号φAおよび
φBを受けるOR回路96cと、このOR回路96cの
出力信号とバーンインモード指示信号BRNTを受ける
NAND回路06dとにより生成される。

【0153】バーンインモード指示信号BRNTがLレ
ベルの非活性状態のときには、制御信号/φAaおよび
/φAbは、Hレベルであり、図30に示すスイッチン
グトランジスタ70yおよび70zはオフ状態にある。
また、制御信号φBがLレベルであり、センス電源線7
0dは、センス電源電圧Vcaを受ける。

【0154】バーンインモード指示信号BRNTがHレ
ベルとなると、アレイ指定信号φAおよびφBに従って
制御信号/φAaおよび/φAbが選択的に活性状態へ
駆動される。たとえばアレイ指示信号φAがHレベルと
なると、制御信号φAaがLレベルとなり、図30に示
すスイッチングトランジスタ74yがON状態となり、
ビット線分離指示信号BLIaがセンス駆動線70cへ
伝達される。このとき、制御信号φBがHレベルとな
り、スイッチングトランジスタ70xはオフ状態とな
る。

【0155】ビット線分離指示信号BLIaおよびBL
Ibは、先の図28を参照して説明したものと同じ回路
構成で生成される。

【0156】したがって、この図34および図35に示
す構成の場合、各アレイ単位でバーンインテストを行な
うことができる。

【0157】特にこの構成は、メモリアレイが複数個列
方向に沿って整列して配置され、各アレイブロック間に
センスアンプ帯が配置されるとともにこのセンスアンプ
帯の数が数多く設けられる場合、必要最小限のセンスア
ンプ帯を動作させることにより、大きなセンス充放電電
流が流れるのを防止することができる。また、シェアー
ドセンスアンプが交互配置型シェアードセンスアンプの
場合においても、1つのメモリアレイの両側のセンスア
ンプ帯をこの選択メモリアレイに接続して、バーンイン
テストを行なうことができる。

【0158】なお、この図30および図35に示す構成
の場合、メモリアレイ指定信号φaおよびφbを生成す
る必要がある。ワード線を非選択状態に保持する場合に
は、バーンインモード指示信号BRNTに従って行選択
動作を禁止する必要がある。これは、単に、行デコード
回路に対してバーンインモード指示信号BRNTを与え
て、このデコード動作を停止させる構成が用いられれば
よい。単に、メモリアレイ指定信号のみが生成される。
このとき、また、センスアンプ活性化信号は生成されて
もよい(図36参照)。

【0159】[変更例4]図37は、この発明の実施の
形態3の変更例4に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図37において、メモリマ
ットは、複数(4つ)のメモリアレイMA♯0〜MA♯
3に分割される。メモリアレイMA♯0〜MA♯3の間
に、センスアンプ帯SAB♯0〜SAB♯2が配置され
る。これらのセンスアンプ帯SAB♯0〜SAB♯2
は、各々の両側に位置されるメモリアレイにより共有さ
れる。

【0160】メモリアレイMA♯0〜MA♯3それぞれ
に対応して行デコーダRD♯0〜RD♯3が配置され
る。センスアンプ帯SAB♯0〜SAB♯2に対向し
て、行デコーダRD♯0〜RD♯3と整列して切換回路
SWC♯0〜SWC♯2が配置される。これらの切換回
路SWC♯0〜SWC♯2は、センス電圧切換用のスイ
ッチングトランジスタおよび切換るための制御回路両者
を含む。この図37に示す配置においては、切換回路
は、行デコーダの間にセンスアンプ帯SAB♯0〜SA
B♯2に対応して配置される。このセンスアンプ帯SA
B♯0〜SAB♯2に対向する領域には、センスアンプ
制御回路が配置されるだけであり、比較的空き領域が存
在する。この領域を利用して、切換回路SWC♯0〜S
WC♯2を配置することにより、メモリマット面積を増
加させることなく、センス電源電圧を切換えるための切
換回路SWC♯0〜SWC♯2配置することができる。

【0161】なお、上述の説明においてはビット線分離
指示信号が選択的に、センス電源電圧として使用されて
いる。しかしながら、これに代えて、ビット線分離指示
信号を発生する回路へは、高電圧Vppが与えられてい
る。この高電圧Vppをセンス電源電圧Vcaに代えて
伝達する構成が用いられてもよい。

【0162】単にビット線分離指示信号BLIaに代え
て、高電圧Vppを配置すればよい。

【0163】以上のように、この発明の実施の形態3に
従えば、センス電源電圧をバーンインモードなどの加速
テストモード時に内部高電圧レベルの信号に設定してい
るため、センスアンプの電圧ストレス加速を効率的に行
なうことができ、テスト時間を短縮することができる。
また、必要な部分(センスアンプ部におけるコンタクト
孔および接合領域)の効率的な加速を行なうことがで
き、潜在的な不良を有するセンスアンプ部のスクリーニ
ングを確実に行なうことができ、信頼性の高い半導体記
憶装置を実現することができる。

【0164】なお、図37に示す構成において、センス
アンプ帯は、単に隣接メモリアレイのみにおいて共有さ
れている。センスアンプ帯SAB♯0〜SAB♯2は、
いわゆる「交互配置型シェアードセンスアンプ配置」の
構成を備えていてもよい。

【0165】

【発明の効果】以上のように、この発明に従えば、チッ
プ面積を増加させることなく正確に所望のテストを行な
うことのできる半導体装置を実現することができる。

【0166】すなわち、請求項1に係る発明に従えば、
テストアドレス信号の初期状態を、複数のテストモード
のいずれかを指定する状態と異なる状態に設定するよう
に構成しているため、複数の外部信号によりテストモー
ドが指定される場合においても、誤ったテストモードが
指定されるのを防止することができ、正確に所望のテス
トモードを設定することができる。

【0167】請求項2に係る発明に従えば、テストアド
レス信号発生手段に、互いに異なる論理レベルの信号出
力状態に初期設定される複数のラッチを設けるように構
成しているため、容易に、各テストモードに対する内部
信号の初期状態を、対応のテストモードが指定される状
態と異なる状態に容易に設定することができる。

【0168】請求項3に係る発明に従えば、複数のテス
トモードそれぞれに対応して設けられるデコード回路に
対し、対応のテストモード指定状態と異なる状態に初期
設定されるラッチの出力信号を受けるように構成してい
るため、テストモード設定信号を、その初期状態時に確
実に非活性状態におくことができる。

【0169】請求項4に係る発明に従えば、複数のラッ
チそれぞれが、相補信号を出力するように構成している
ため、容易に、初期状態時におけるテストアドレス信号
ビットの所望の状態を実現することができる。

【0170】請求項5に係る発明に従えば、内部回路の
電圧を調整するためのチューニング信号を伝達するチュ
ーニング信号線を別のテスト回路をも利用するように構
成しているため、信号配線占有面積を低減することがで
きる。

【0171】請求項6に係る発明に従えば、チューニン
グモード指示信号の非活性化時、このチューニング信号
線上の信号に従って半導体装置をテストモードに設定す
るように構成しているため、テストモード活性化手段と
テストモード設定信号発生手段とを隣接して配置する必
要はなく、回路レイアウトが容易となる。

【0172】請求項7に係る発明に従えば、チューニン
グ信号を伝達する信号線をこのチューニングモードと異
なるテストモードを設定するための信号線としても利用
するように構成しているため、信号配線占有面積が低減
される。

【0173】請求項8に係る発明に従えば、テスト動作
モード時、センスアンプの動作電源電圧として、通常動
作モード時に与えられる電源電圧と異なるレベルの内部
電圧を与えるように構成しているため、所望の動作条件
でセンスアンプを動作させることができる。

【0174】請求項9に係る発明に従えば、この内部電
圧を、通常動作モード時に与えられる動作電源電圧より
も高い電圧レベルに設定しているため、センスアンプの
電圧ストレス加速を行なうことができる。

【0175】請求項10に係る発明に従えば、このテス
ト動作モード時には、ビット線とセンスアンプとを切り
離すためのビット線分離ゲートへ与えられるビット線分
離指示信号を与えるように構成しているため、何ら余分
の回路構成を用いることなく容易に、所望の電圧レベル
の内部電圧をセンスアンプへ伝達することができる。

【0176】請求項11に係る発明に従えば、このテス
ト動作モード時には、ワード線を非選択状態に保持して
いるため、この特定動作モード時、メモリセルキャパシ
タに高電圧が印加されるのを防止することができ、キャ
パシタ絶縁膜が破壊されるのを防止することができる。

【0177】請求項12に係る発明に従えば、センス電
源線と平行にセンス駆動線を配設し、このテスト動作モ
ードに応じてビット線分離指示信号とセンス駆動線とを
接続しかつセンス電源線をセンス電源回路から切り離す
ように構成しているため、簡易な回路構成で容易に動作
モードに応じてセンスアンプの電源電圧レベルの設定を
行なうことができる。

【0178】請求項13に係る発明に従えば、切換手段
は、センスアンプ帯外部に、このセンスアンプ帯と整列
して配置するように構成しており、空き領域を利用して
切換手段を配置することができ、アレイ占有面積を増加
させることなく切換手段を配置することができる。

【図面の簡単な説明】

【図1】 この発明に従う半導体装置の全体の構成を概
略的に示す図である。

【図2】 (A)は、この発明の実施の形態1に従う半
導体装置の要部の構成を概略的に示す図であり、(B)
は、その動作波形を示す図である。

【図3】 図2に示すテストモード活性化回路の構成の
一例を概略的に示す図である。

【図4】 図2に示すテストモード設定信号発生回路の
構成の一例を示す図である。

【図5】 図2に示すテストモードレジスタ回路の構成
を示す図である。

【図6】 図2に示すテストモードレジスタ回路の他の
構成を示す図である。

【図7】 (A)は、図2に示すテストモード設定信号
発生回路の他の構成を示す図であり、(B)は、(A)
に示すテストモード設定回路の動作波形を示す図であ
る。

【図8】 図2に示すテストモード設定信号発生回路の
さらに他の構成を示す図である。

【図9】 図2に示すテストモードレジスタ回路の他の
構成を示す図である。

【図10】 図3、図5および図6に示すリセット信号
を発生する回路の構成を概略的に示す図である。

【図11】 この発明の実施の形態2に従う半導体装置
の要部の構成を概略的に示す図である。

【図12】 図11に示すトリマブル基準電圧発生回路
の構成の一例を示す図である。

【図13】 図11に示すチューニングモード設定信号
発生回路の構成を示す図である。

【図14】 図11に示す別テストモード指示信号発生
回路の構成を示す図である。

【図15】 図11に示す別テストモード設定信号発生
回路の構成を示す図である。

【図16】 図11に示すトリマブル基準電圧発生回路
の構成を示す図である。

【図17】 図11に示すトリマブル基準電圧発生回路
の他の構成を示す図である。

【図18】 この発明の実施の形態2に従う半導体装置
の他の構成を概略的に示す図である。

【図19】 この発明の実施の形態3に従う半導体装置
の全体の構成を概略的に示す図である。

【図20】 図19に示す半導体装置の要部の構成を概
略的に示す図である。

【図21】 図19に示すセンス電源回路の構成の一例
を示す図である。

【図22】 図19に示す制御回路の構成の一例を示す
図である。

【図23】 バーンインモード指示信号発生部の構成を
概略的に示す図である。

【図24】 図20に示すセンスアンプの構成を示す図
である。

【図25】 この発明の実施の形態3に従う半導体装置
の要部の他の構成を示す図である。

【図26】 図25に示す半導体装置の動作を示す信号
波形図である。

【図27】 図25に示す制御信号φBを発生する部分
の構成を概略的示す図である。

【図28】 図25に示すビット線分離指示信号発生部
の構成を概略的に示す図である。

【図29】 図25に示す制御信号φAが発生する部分
の構成を概略的に示す図である。

【図30】 制御信号φAを発生する部分の他の構成を
概略的に示す図である。

【図31】 図25に示す半導体装置の要部の変更例の
構成を概略的に示す図である。

【図32】 この発明の実施の形態3に従う半導体装置
の変更例2の動作を示す信号波形図である。

【図33】 図32に示すビット線分離指示信号発生部
の構成を概略的に示す図である。

【図34】 この発明の実施の形態3に従う半導体装置
の第3の変更例の要部の構成を概略的に示す図である。

【図35】 図34に示す制御信号を発生する部分の構
成を概略的に示す図である。

【図36】 図32に示す動作波形を実現する部分の構
成を概略的に示す図である。

【図37】 この発明の実施の形態3に従う半導体装置
の変更例4の要部の構成を概略的に示す図である。

【符号の説明】

1 半導体装置、1a 内部回路、1b テストモード
指示信号発生回路、1c テストモード設定信号発生回
路、1d 内部電源回路、1e テストモード設定回
路、1ba テストモード活性化回路、1bb テスト
モードレジスタ回路、12a トライステートインバー
タバッファ、12b,12c,12d,12e インバ
ータ、12f MOSトランジスタ、12g キャパシ
タ、14aトライステートインバータバッファ、14
b,14c,14d,14e インバータ、14f p
チャネルMOSトランジスタ、14g キャパシタ、1
2Hリセットレジスタ、14 Lリセットレジスタ、2
1a チューニングモード設定信号発生回路、21b
チューニング信号発生回路、21c チューニング信号
線、21e 別テストモード指示信号発生回路、21f
別テストモード設定信号発生回路、1aa トリマブ
ル基準電圧発生回路、50a,50b メモリアレイ、
52 センスアンプ帯、54a,54b ビット線分離
回路、56a,56b 行デコーダ、62 高電圧発生
回路、64 センス電源回路、66周辺電源回路、SA
センスアンプ、70 切換回路、72 センス電源
線、BIGa,BIGb ビット線分離ゲート、71
ビット線分離指示信号伝達線、70a,70b スイッ
チングトランジスタ、70c センス駆動線、70dセ
ンス電源線、70x,70y,70z スイッチングト
ランジスタ、MA♯0〜MA♯3 メモリアレイ、SA
B♯0〜SAB♯2 センスアンプ帯、SWC♯0〜S
WC♯2 切換回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 複数のテストモードで動作可能な半導体
    装置であって、 外部からのテストモード指示に応答して第1および第2
    の内部テストモード指示信号を発生するための手段、 前記第1の内部テストモード指示信号に応答して外部か
    らのアドレス信号を取込み、テストアドレス信号を発生
    するための手段、および前記第2の内部テストモード指
    示信号と前記テストアドレス信号とに従って前記複数の
    テストモードのうちの前記テストアドレス信号により指
    定されるテストモードを活性化するためのテストモード
    選択信号を発生するためのテストモード活性化手段を備
    え、 前記テストアドレス信号発生手段は、前記複数のテスト
    モードのいずれかを設定する状態と異なる状態に前記テ
    ストアドレス信号を初期設定する手段を含む、半導体装
    置。
  2. 【請求項2】 前記テストアドレス信号発生手段は、互
    いに異なる論理レベルの信号出力状態に初期設定される
    複数のラッチを含む、請求項1記載の半導体装置。
  3. 【請求項3】 前記テストアドレス信号発生手段は、前
    記複数のテストモード各々に対応して設けられる複数の
    デコード回路を含み、 前記複数のデコード回路の各々は、前記複数のラッチの
    うち、対応のテストモードが活性化されるときのテスト
    アドレス信号の状態と異なる状態に初期設定されるラッ
    チの出力信号を受ける、請求項2記載の半導体装置。
  4. 【請求項4】 前記複数のラッチの各々は、相補信号を
    出力する手段を含む、請求項2記載の半導体装置。
  5. 【請求項5】 チューニングモード指示信号に応答して
    活性化され、所定の回路ノード間を短絡するためのチュ
    ーニング信号をチューニング信号線上に伝達するチュー
    ニング信号発生手段、およびテストモード指示信号に応
    答して、前記チューニング信号線上に前記テストモード
    指示信号が指定するテストモードを活性化するための信
    号を出力するテストモード活性化手段を備える、半導体
    装置。
  6. 【請求項6】 前記チューニング信号線上の信号に応答
    して、前記指定されたテストモードに前記半導体装置を
    置くためのテストモード設定信号を出力する手段をさら
    に備える、請求項5記載の半導体装置。
  7. 【請求項7】 内部回路ノードの電圧をチューニングす
    るためのチューニング信号を伝達する信号線を、前記チ
    ューニングモードと異なるテストモードを設定するため
    の信号線としても利用するようにしたことを特徴とす
    る、半導体装置。
  8. 【請求項8】 行列状に配列される複数のメモリセルを
    含むメモリアレイ、 前記メモリセル各列に対応して設けられ、各々に対応の
    列のメモリセルが接続する複数のビット線対、 前記ビット線対に対応して設けられかつ各々がセンス駆
    動ノード上の電圧に従って活性化され、活性化時対応の
    ビット線対の電位を差動増幅する複数のセンスアンプ、 前記センスアンプの電源電圧を発生するセンス電源、 前記電源電圧と異なるレベルの内部電圧を内部で発生す
    る手段、およびテストモード指示信号の活性化に応答し
    て、前記センス駆動ノードに前記内部電圧を伝達する手
    段を備える、半導体装置。
  9. 【請求項9】 前記内部電圧は前記電源電圧よりも高い
    電圧である、請求項8記載の半導体装置。
  10. 【請求項10】 各前記センスアンプと対応のビット線
    対との間に設けられ、ビット線分離指示信号の活性化に
    応答して前記センスアンプと対応のビット線対とを切離
    すビット線分離ゲートをさらに備え、 前記ビット線分離指示信号は非活性化時前記内部電圧レ
    ベルに保持され、 前記伝達手段は、前記ビット線分離指示信号を前記セン
    ス駆動ノードへ伝達する手段を含む、請求項8記載の半
    導体装置。
  11. 【請求項11】 前記メモリアレイの各メモリセル行に
    対応して設けられ、各々に対応の行のメモリセルが接続
    する複数のワード線、および、前記テストモード指示信
    号に応答して、前記複数のワード線を非選択状態に保持
    するための制御手段をさらに備える、請求項8記載の半
    導体装置。
  12. 【請求項12】 前記伝達手段は、前記複数のセンスア
    ンプに共通に設けられ、前記センス電源からの電圧を伝
    達するための第1の電源線、 前記複数のセンスアンプに共通に設けられかつ前記複数
    のセンスアンプのセンス駆動ノードに結合される第2の
    電源線と、 センスアンプ活性化信号に応答して前記第1および第2
    の電源線を結合する第1の素子と、 前記テストモード指示信号に応答して、前記第1の電源
    線を前記センス電源から切離しかつ前記ビット線分離指
    示信号伝達線を前記第2の電源線へ接続する切換手段と
    を含む、請求項10記載の半導体装置。
  13. 【請求項13】 前記切換手段は、前記複数のセンスア
    ンプが整列するセンスアンプ帯外部に、前記センスアン
    プ帯と整列して配置される、請求項12記載の半導体装
    置。
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