KR100454259B1 - 모니터링회로를 가지는 반도체메모리장치 - Google Patents

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Abstract

본 발명은 워드라인 또는 비트라인과 같은 라인의 딜레이를 모니터링하는 회로를 구비한 반도체메모리장치에 관한 것으로, 본 발명은, 노멀 워드라인과 별도로 형성되는 더미 워드라인; 노멀 비트라인과 별도로 형성되는 더미 비트라인; 상기 더미 워드라인과 더미 비트라인에 연결되어 상기 더미 워드라인 또는 더미 비트라인에 걸리는 전압을 측정하기 위한 모니터링수단; 상기 모니터링수단을 제어하기 위한 제어회로를 포함하여 이루어지는 모니터링회로를 구현한다.

Description

모니터링회로를 가지는 반도체메모리장치{Semiconductor Memor Device having a Monitoring Circuit}
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 워드라인이나 비트라인과 같은 라인딜레이를 측정하거나 또는 모델 파라미터와 같은 디바이스 특성을 측정가능하게 하는 모니터링회로(monitoring circuit)을 구비하는 반도체메모리장치에 관한 것이다.
반도체메모리장치의 집적도(density)가 크게 높아지면서, 워드라인(word line)이나 비트라인(bit line)의 RC딜레이, 모델파라미터(model parameter) 등 디바이스특성(device characteristic)이 매우 중요시되고 있다. 이는 디바이스의 내부동작에 대한 정확한 타이밍(timing)을 맞추는데 중요한 요소이고, 또한 칩 제조사 입장에서는 제품의 경쟁력을 결정하는 중요한 인자(factor)이기 때문이다. 그러나 이러한 디바이스특성에 대해 신뢰성있게 측정할 수 있는 방법이 현재 부족한 실정이며, 또한 측정방법도 예컨대 라인딜레이를 직접 측정하지 못하고 간접적으로 측정하는 등 부정확한 데이터를 얻을 수 밖에 없었다.
이와 관련하여 도 1은 종래의 메모리 셀 블록의 일부분을 간략하게 보여주고 있다. 도 1은 디램 셀(DRAM cell) 구조의 일반적인 구성으로서, 로오디코더(Row Decoder; 도시되지 않음)로부터 출력되는 메인워드라인신호 mwlz가 워드라인드라이버 WD를 구동하면, 상기 워드라인드라이버 WD가 메모리셀 2에 연결된 워드라인 WLn에 워드라인부스팅신호 Px를 공급하는 구조를 보여주고 있다. 한편, 종래에는 일반적으로, 공정(process)의 안정을 위해 워드라인 WLn의 에지(edge)에 워드라인WLn과 똑같은 폭(width)과 스페이스(space)를 가진 더미(Dummy) 워드라인을 더 구성하게 된다. 이와 관련하여 도 1의 동작을 살펴보면, 로오어드레스(row address)에 의해 메인워드라인(mwlz)이 선택되고, 로오어드레스 0,1에 의해 Px0 내지 3 중 하나의 Px가 선택되면 워드라인 WLn의 레벨이 Vpp레벨(이는 전원전압보다 높은 승압전압을 나타내는 것으로, 일반적인 기술임)로 바뀌며, 이 전압이 선택된 메인워드라인신호 mwlz에 의해 하나의 워드라인 WLn이 Vpp레벨로 구동된다. 그러나 공정상 들어가 있는 더미워드라인 Dummy WL은 사용하지 않는 워드라인이기 때문에 접지(ground)레벨로 고정되어 있다. 또한 더미 비트라인 Dummy BL 역시 비트라인프리차지전압인 Vblp레벨로 바이어스(bias)가 잡혀 있다.
이러한 구조에서, 실제로 제품을 만든 후, 워드라인 WLn 또는 비트라인 BL이 얼마나 빨리 올라가는지가 제품의 특성을 결정하는 것으로서, 이는 칩 설계에 있어서 매우 중요한 요소이다. 예컨대 비트라인센스앰프(BL Sense Amplifier)의 인에이블(enable) 시간, tRCD_min, 모델파라미터와 실제 디바이스와의 일치성등을 판단가능하게 된다. 그러나 종래에는 이를 정확히 측정하지 못했고, 대개는 메탈(metal)로 되어 측정가능한 데이터라인(data line)을 측정한 후, 이를 간접적으로 추측했으므로 부정확한 데이터를 얻을 수 밖에 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 워드라인이나 비트라인과 같은 라인딜레이를 측정하거나 또는 모델 파라미터와 같은 디바이스 특성을 측정가능하게 하는 모니터링회로를 구비하는 반도체메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 더미워드라인 또는 더미비트라인을 이용하여 디바이스 특성을 측정가능하게 하는 모니터링회로를 구비하는 반도체메모리장치를 제공하는데 있다.
본 발명의 또다른 목적은 워드라인 또는 비트라인의 RC 딜레이 및 모델파라미터의 정확한 분석을 가능하게 하는 모니터링회로를 구비하는 반도체메모리장치를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체메모리장치의 메모리셀구조의 간략한 구성을 보여주는 회로도,
도 2는 본 발명에 의한 모니터링회로를 가지는 반도체메모리장치의 구조를 보여주는 회로도,
도 3은 도 2의 구조에 따른 워드라인딜레이를 측정하는 모니터링회로의 실시예를 나타내는 상세 회로도,
도 4는 도 2의 측정용 더미셀의 일 예를 보여주는 회로도,
도 5는 도 2의 더미 비트라인센스앰프의 일 예를 보여주는 회로도,
도 6은 도 2의 제어회로의 회로도,
도 7은 도 2의 동작타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
CA : 셀 어레이 WD : 노멀 워드라인드라이버
WLn : 노멀 워드라인 Dummy WL : 더미 워드라인
10 : 더미 워드라인드라이버 20 : 더미 비트라인센스앰프
22 : 차동증폭기 24 : 비트라인프리차지수단
30A,30B,30C : 비교수단 40 : 제어회로
50 : 구동수단
상기와 같은 목적들을 달성하기 위한 본 발명의 제1특징은, 반도체메모리장치에 있어서, 노멀 워드라인과 별도로 형성되는 더미 워드라인; 상기 더미 워드라인을 구동하는 더미 워드라인드라이버; 상기 더미 워드라인드라이버를 제어하는 제어회로; 상기 더미 워드라인에 실리는 전압레벨을 소정의 기준전압과 비교하는 비교수단; 상기 비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 수단을 포함하여 이루어지는 모니터링회로를 구비함을 특징으로 한다.
또한 본 발명은, 반도체메모리장치에 있어서, 노멀 비트라인과 별도로 형성되는 더미 비트라인; 상기 더미 비트라인에 실리는 데이터를 증폭하는 더미 비트라인센스앰프; 상기 더미 비트라인센스앰프를 제어하는 제어신호를 공급하는 제어회로; 상기 더미 비트라인에 실리는 전압을 소정의 기준전압과 비교하는 비교수단; 상기 비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 수단을 포함하여 이루어지는 모니터링회로를 구비함을 특징으로 한다.
또한 본 발명은, 반도체메모리장치에 있어서, 노멀 워드라인과 별도로 형성되는 더미 워드라인; 노멀 비트라인과 별도로 형성되는 더미 비트라인; 상기 더미 워드라인과 더미 비트라인에 연결되어 상기 더미 워드라인 또는 더미 비트라인에 걸리는 전압을 측정하기 위한 모니터링수단; 상기 모니터링수단을 제어하기 위한 제어회로를 포함하여 이루어지는 모니터링회로를 구비함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 모니터링회로를 가지는 반도체메모리장치의 구조를 보여주는 회로도이다. 도 2의 구성은 발명의 용이한 이해를 위하여, 본 발명에 의한 모니터링회로가 워드라인에 대한 모니터링수단과, 비트라인에 대한 모니터링수단을 모두 구비한 최적의 실시예 구성을 개시하였다. 칩 설계 또는 제품의 리비젼(revision) 등 목적에 따라서는 워드라인 모니터링회로만 또는 비트라인 모니터링회로만 별도로 구비하여 디바이스특성을 측정할 수도 있으나, 본 발명에서는 이들 모두를 구비한 실시예를 구현하여 설명하겠다.
그 구성은, 셀어레이 CA와(본 발명의 요지에 대한 용이한 이해를 위해, 도 2에서 노멀 셀(narmal cell)의 구성에 대해서는 생략하였음), 노멀 워드라인과 별도로 형성되고 더미 셀(Dummy cell)에 연결되는 더미 워드라인 Dummy WL과, 노멀 비트라인과 별도로 형성되고 상기 더미 셀에 연결되는 더미 비트라인 Dummy BL과, 상기 더미 워드라인 Dummy WL을 구동하는 더미 워드라인드라이버 10과, 상기 더미 비트라인 Dummy BL에 실리는 데이터를 증폭하는 더미 비트라인센스앰프 20과, 상기 더미 워드라인 Dummy WL에 실리는 전압을 제1기준전압 Vref 1과 비교하는 제1비교수단 30A와, 상기 더미 비트라인 Dummy BL에 실리는 전압을 제2기준전압 Vref 2와 비교하는 제2비교수단 30B와, 상기 더미 비트라인 Dummy BL에 실리는 전압을 제3기준전압 Vref 3과 비교하는 제3비교수단 30C와, 상기 더미 워드라인 Dummy WL 또는 더미 비트라인 Dummy BL의 전압을 측정하도록 제어하는 다수의 제어신호를 발생하는 제어회로 40으로 이루어진다.
도 2의 구성에서 더미 워드라인드라이버 10과 더미 비트라인센스앰프 20과, 제1 내지 제3 비교수단 30A,30B,30C와, 이들을 제어하는 제어회로 40이 본 발명에 의한 모니터링회로를 구성한다. 그리고, 상기 제어회로 40은, 더미 워드라인드라이버 10과 더미 비트라인센스앰프 20과, 제1 내지 제3 비교수단 30A,30B,30C를 제어하는 다수의 제어신호 in1, in2,...,in8을 발생하게 되는데, 본 발명에서는 이 제어회로 40을 도 6과 같은 타이밍신호발생회로(timing generator)로 구현하였으며,이에 대해서는 후술될 것이다.
그리고 도 2의 구성에서 출력신호 out1, out2, out3은 칩 외부로 연결되는 단자(terminal) 또는 패드(pad)를 통해 외부로 연결되는 신호들로서, 본 발명에서 모니터링된 측정값 또는 소정의 필요값을 의미한다.
먼저 도 2의 구성에 따라 모니터링하는 과정을 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 구조에 따른 워드라인딜레이를 측정하는 모니터링회로의 실시예를 나타내는 상세 회로도이다. 도 3의 구성은, 셀어레이 CA와, 상기 셀 어레이 CA내의 노멀 워드라인 WLn을 구동하는 워드라인드라이버 WD와, 도 2의 제어회로 40의 제어신호 in1의 입력에 응답하여 상기 셀 어레이 CA내의 더미 워드라인 Dummy WL을 구동하는 더미 워드라인드라이버 10과, 상기 더미 워드라인 Dummy WL에 실리는 전압을 제1기준전압 Vref 1과 비교하는 제1비교수단 30A와, 상기 제어신호 in1을 입력하여 상기 제1비교수단 30A를 구동하는 구동수단 50으로 구성된다.
상기 구성에서 상기 더미 워드라인드라이버 10을 구성하는 씨모스회로(P2,N3)는 상기 노멀 워드라인드라이버 WD를 구성하는 씨모스회로(P1,N1)와 그 크기를 동일하게 구현함이 바람직하며, 이는 노멀 워드라인을 측정함에 있어 보다 정확한 데이터를 얻기 위함이다. 또한 더미 워드라인드라이버 10에 공급되는 전원레벨도 노멀 워드라인부스팅신호 Px의 전압레벨과 동일하도록 승압전압 Vpp를 공급하도록 구성하였다. 제1비교수단 30A의 구성은, 제어신호 in1의 입력에 응답하여 더미 워드라인 Dummy WL과 제1기준전압 Vref를 입력하는 차동증폭기 30A-1과, 상기 차동증폭기 30A-1의 출력신호를 증폭하여 out2단자로 출력하는 드라이버 30A-2로 구성된다. 상기 차동증폭기 30A-1은 공지의 차동증폭기(Differential Amplifier)로 구성하였고, 상기 드라이버 30A-2는 3개의 직렬연결된 씨모스인버터로 구성하였다.
도 4는 도 2의 측정용 더미셀(4)의 일 예를 보여주는 회로도이다. 그 구성은 통상의 디램셀 구조의 더미셀에, 제어회로 40의 출력신호 in2의 제어를 받는 엔모스트랜지스터 N4를 통해 셀어레이용 전원전압 CVdd를 공급하는 구성으로 이루어진다. 그래서 예컨대 측정모드시에 활성화되는 in2신호에 의해 더미셀에 CVdd의 전압 즉, 논리 "하이(high)"레벨의 데이터가 라이트(write)되도록 한다.
도 5는 도 2의 더미 비트라인센스앰프 20의 일 예를 보여주는 회로도이다. 본 발명에 의한 비트라인센스앰프 20의 구성은, 통상의 노멀 비트라인센스앰프와 동일하게 구현하면서 본 발명에 의한 제어회로 40의 제어에 따라 동작하도록 구현한 것이다. 이는 노멀 비트라인의 딜레이와 같은 특성을 정확하게 측정하기 위함이다. 즉, 그 구성은, 더미 비트라인 Dummy BL,BLb에 실리는 데이터를 증폭하기 위한 센스앰프수단 22와, 상기 더미 비트라인 Dummy BL,BLb을 프리차지(precharge) 및 등화(equalization)하기 위한 프리차지수단 24와, 센싱동작시 셀쪽의 더미 비트라인 Dummy BL,BLb와 센스앰프수단 22쪽의 더미 비트라인 Dummy BL,BLb를 서로 격리시키기 위한 아이솔레이션트랜지스터 26A, 26B로 이루어진다.
도 5에서 더미 비트라인센스앰프 20은, 제어시호 in8에 의해 그 동작이 제어되며, 센싱 및 프리차지동작에 대해서는 통상의 센스앰프와 동일한 동작을 수행하므로 자세한 회로동작 설명은 생략하겠다.
도 6은 도 2의 제어회로 40 즉, 타이밍신호발생회로의 상세회로도이다. 도 6에서 in_teat 신호는 스페셜테스트(sprecial test) 모드(mode)와 같은 특정 모드시에 인에이블(enable)되는 신호로서, tRAS후에 디세이블(disable)되는 신호이다. 이 in_test신호를 이용해서, 도 7의 타이밍도를 만족하는 회로를 간략하게 구현한 것이다. 도 6을 참조하면, 테스트모드시에 여러 제어신호들 in1, 1n2,1n4,1n6,1n8,1n9가 발생하게 된다.
도 7은 도 2의 동작타이밍도이다.
도 7을 참조하여 본 발명에 의한 모니터링회로의 동작을 살펴보겠다.
먼저 테스트모드시에 활성화되는 in_test신호에 의해 제어신호 in1이 발생하게 되면, 도 3에서 더미 워드라인드라이버 10이 구동되어 더미 워드라인 Dummy WL이 Vpp레벨로 구동된다. 이때 제1비교수단 30A에서 더미 워드라인 Dummy WL과 제1기준전압 Vref1(이때 Vref1 단자를 통해 입력됨)를 서로 비교한다. 그래서 예컨대 더미 워드라인 Dummy WL의 전압레벨이 제1기준전압 Vref1보다 높아지면 차동증폭기 30A-1의 출력노드 38은 논리 "하이"레벨에서 논리 "로우(low)"레벨로 변화된다.(이전 동작에서는 제1기준전압 Vref1이 더 높은 상태였으므로 논리 "하이"레벨을 유지하고 있었음)
상기 차동증폭기 30A-1의 동작과정을 자세히 살피면, 상기 차동증폭기 30A-1의 구동수단 50에 의해 그 출력노드 n50이 논리 "하이"로 되면, 차동증폭기 30A-1의 T5의 게이트가 논리 "하이"로 되면서 노드 36으로부터 전류가 접지(ground)로흐르기 시작한다. 여기서 차동증폭기 30A-1을 구성하는 2개의 피모스트랜지스터 T1, T2는 서로 크기가 같고, 2개의 엔모스트랜지스터 T3, T4도 크기가 서로 같게 구성한다. 그래서 상기 2개의 피모스트랜지스터 T1, T2는 노드 32, 38에 걸리느 전압에 관계없이 일정한 전류를 구동하게 된다.
이와 같은 구조하에서, 더미 워드라인드라이버 10이 동작하게 되면, 먼저 초기동작시 아직 더미 워드라인 Dummy WL의 레벨이 제1기준전압 Vref1보다 낮으면, 트랜지스터 T4가 트랜지스터 T3보다 더 크게 턴온(turn-on)되어 트랜지스터 T4로 흐르는 전류가 더 클 것이다. 그러면 노드 32보다 노드 38이 더 low 레벨로 떨어진다. 그리고 노드 32의 전압레벨에 의해 트랜지스터 T1, T2의 게이트전압이 상승하므로, 이들 T1, T2로 흐르는 전류는 감소하게 된다. 그래서 결과적으로 차동증폭기 30A-1의 출력노드인 38은 논리 "로우"가 된다.
다음에, 상기 더미 워드라인 Dummy WL의 레벨이 계속 상승하여 제1기준전압 Vref1보다 더 높게 되면, 트랜지스터 T3가 트랜지스터 T4보다 더 크게 "턴온"되어 노드 32의 전압레벨이 낮아지게 된다. 그러면 트랜지스터 T1, T2의 게이트가 더욱 "로우(low)"로 떨어지므로, 트랜지스터 T2의 전류구동능력이 트랜지스터 T4보다 더 커서 출력노드 38의 레벨은 논리 "하이"로 될 것이다.
한편 차동증폭기 30A-1의 출력노드인 38은 비교적 전류구동능력이 약한 구조에서 발생되기 때문에, 이 신호를 측정패드인 out2를 통해 측정하기 위해서는 신호를 증폭해야 하는데, 이 역할을 드라이버 30A-2가 담당한다.
그리고 도 3의 제1비교수단 30A는 노멀 동작시에 계속 비교동작을 수행하게되면 전류를 사용하게 되어 대기전류(stand-by current)가 커질 수 있다. 이를 방지하기 위해 노멀 동작시 제1비교수단 30A를 오프(off)시키고, 더미 워드라인 Dummy WL 구동시에만 온(on)하여 비교동작을 수행하도록, 제어신호 in1의 출력을 이용하여 비교수단 30A의 구동을 인에이블되도록 하였다. 이는 차동증폭기 30A-1의 구동트랜지스터 T5가 in1신호의 인에이블에 의해 구동되는 것을 통해 알 수 있다.
이와 같은 워드라인 측정동작에서, 본 발명은 단순히 더미 워드라인이 어느 정해진 전압레벨에 도달하는 시간을 측정하기 위함만은 아니라는 것을 주목해야 한다. 즉, 기준전압 Vref1을 변화시키면서 더미 워드라인 Dummy WL이 상기 기준전압 Vref1보다 올라가는 바로 그 시점을 판단가능하게 한 것이다. 그래서 측정자가 워드라인이 1V, 3V, Vext 레벨 등 원하는 전압을 Vref에 인가하면, 비교수단 30A에서 더미 워드라인 Dummy WL이 이보다 더 높아지면 출력을 이를 내보낸다. 아날로그(analog)로 움직이는 워드라인을 디지털(digital)로 변화시키고, 제어신호 in1에서 측정용 패드(out2)까지의 딜레이(delay)를 측정하면 더미 워드라인 Dummy WL의 RC 딜레이를 검출할 수 있다. 그래서 향후 디바이스를 설계시 정확한 워드라인 RC 딜레이 값을 모니터링할 수 있게 된다.
한편 더미 워드라인 Dummy WL을 구동하기 전에 측정용 더미 셀에 논리 "하이"레벨의 데이터를 라이트(write)해야 하는데, 이는 제어신호 in2에 의해 실행된다. 즉, 도 7의 타이밍도와 같이, in_test신호가 "하이"레벨인 경우에는 in2신호가 "하이"레벨을 유지하여 도 4의 엔모스트랜지스터 N4가 온 상태로 되어 더미 셀에 CVdd레벨의 데이터가 라이트된다. 그러다가 in_test신호에 의해 테스트동작이 실행되면, in2신호가 논리 "로우"로 되어 도 4의 엔모스트랜지스터 N4가 오프된다. 그래서 더미 워드라인 Dummy WL이 인에이블되면 노멀 셀처럼 순전히 셀 캐패시턴스(cell capacitance)에 의해서만 더미 비트라인에 차아지 셰어링(cahrge sharing)동작이 진행된다.
여기서 도 2 및 도 5를 참조하면, 여기서 더미 워드라인 Dummy WL이 인에이블되면, 더미 비트라인 Dummy BL은 더미셀의 차아지 셰어링에 의해 항상 "Vblp(비트라인프리차지전압)+dv(차아지셰어링에 의해 더해진 전압)"레벨로 되고, 반면에 더미 비트라인 Dummy BLb는 항상 Vblp레벨로 고정되어 있다. 그리고 제2비교수단 30B를 통해, 사용자가 인가한 패드(Vref2)보다 더미 비트라인 Dummy BL이 높아지면 출력 out1이 발생된다. 이 out1신호가 논리 "로우"레벨로 되면 사용자가 목표로 한 레벨로 된 상태이기 때문에, 이 out1신호를 받아 더미 비트라인센스앰프 20을 구동한다. 즉, out1신호가 논리 "로우"로 되면 도 6의 제어회로도에서 in8신호가 발생됨을 알 수 있다. 또한 도 5 및 도 7을 참조하면, 제어신호 in8은 더미 비트라인센스앰프 20의 구동트랜지스터인 22A, 22B를 구동시켜 더미 비트라인 BL, BLb를 센싱하도록 한다. 이때 타이밍적으로 더미 비트라인 BL, BLb를 프리차지전압 Vblp로 유지시키는 프리차지수단 24의 제어신호 in4를 제어신호 in8보다 먼저 논리 "로우"로 만들어야 한다.
센싱(sensing)동작이 시작되면, 더미 비트라인 BL은 논리 "하이"로, 더미 비트라인 BLb는 논리 "로우"로 디벨로프(develope)된다. 물론 이것은 더미셀에 항상 논리 "하이"의 데이터를 라이트하기 위함이다. 상기 더미 비트라인 BL을 외부에서인가한 제3기준전압 Vref3과 비교하여, 더미 비트라인 BL이 제3기준전압 Vref3보다 더 높으면 이를 감지하게 되고, 그 결과를 out3신호로서 출력하게 된다.
한편 도 7에서와 같이, 제어회로 40에서 출력되는 제어신호 in4는 디세이블시에 제어신호 in1보다 더 늦어야 한다. 왜냐하면 더미 비트라인 BL,BLb가 비트라인 프리차지전압 Vblp로 프리차지되고, 이때 더미 워드라인 Dummy WL이 인에이블되어 있게 되면, 제어신호 in4에 의해 연결된 Vblp가 제어신호 in2에 의해 연결된 CVdd로 전류경로(current path)가 생기게 된다. 그래서 제어신호 in4가 디세이블시에 in_test에 딜레이를 주어 이를 해결하였다.
상기와 같은 본 발명의 회로구성에서 제1비교수단 30A와 제2비교수단 30B와 제3비교수단 30C는 모두 같은 구조로 구현하였으며, 또한 그렇게 함이 바람직하다. 이는 모두 같은 환경 조건하에서 감지하도록 하기 위함이다. 또한 도 5에서의 더미 비트라인센스앰프 20의 아이솔레이션트랜지스터 26A, 26B를 추가한 것도 실제로 노멀 비트라인센스앰프와 동일한 환경을 만들어주기 위해 구성한 것이다. 이렇게 함으로서 더미 비트라인 또는 더미 워드라인의 환경이 노멀 비트라인 또는 노멀 워드라인의 환경과 동일화시켜 보다 그 측정값의 정확성을 향상시킨 것이다.
한편, 본 발명에서는 모니터링회로를 구성하는 각 회로들을 가급적이면 간략한 구성으로 구현하도록 하였지만, 이는 그 목적을 동일하게 달성하기 위해서는 얼마든지 다르게 설계가능한 것이며, 또한 필요에 따라 새로운 회로의 추가를 통해 또 다른 디바이스특성을 측정가능할 것이다.
이상에서 설명한 바와 같은 본 발명의 모니터링회로를 사용하게 되면, 정확한 워드라인 또는 비트라인의 RC 딜레이를 알 수 있으므로 워드라인 모델 파라미터와의 비교, 디바이스 내부 동작상으로 정확한 타이밍을 갖는 제품의 구현을 가능하게 한다. 또한 제품의 경쟁력을 향상시킬 수 있고, 특히 제품개발시의 리비젼(revision)시에 유용한 데이터로 사용될 수 있는 효과가 있다.

Claims (20)

  1. 반도체메모리장치에 있어서,
    노멀 워드라인과 별도로 형성되는 더미 워드라인;
    상기 더미 워드라인을 구동하는 더미 워드라인드라이버;
    상기 더미 워드라인드라이버를 제어하는 제어회로;
    상기 더미 워드라인에 실리는 전압레벨을 소정의 기준전압과 비교하는 비교수단;
    상기 비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 수단을 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 제어회로가, 타이밍신호발생회로로 이루어짐을 특징으로 하는 반도체메모리장치.
  3. 제1항에 있어서,
    상기 비교수단이, 상기 더미 워드라인에 실리는 전압레벨을 소정의 기준전압과 비교하는 차동증폭기와, 상기 차동증폭기의 출력을 증폭하는 드라이버를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
  4. 제1항에 있어서,
    노멀 워드라인을 구동하는 노멀 워드라인드라이버를 더 구비함을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서,
    상기 더미 워드라인드라이버와 노멀 워드라인드라이버의 구성트랜지스터의 크기가 서로 동일함을 특징으로 하는 반도체메모리장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 기준전압의 전압레벨을 테스트모드와 같은 특정 모드에서 임의로 변화가능하도록 패드 또는 단자와 같은 수단을 통해 외부에서 입력가능하게 함을 특징으로 하는 반도체메모리장치.
  7. 반도체메모리장치에 있어서,
    노멀 비트라인과 별도로 형성되는 더미 비트라인;
    상기 더미 비트라인에 실리는 데이터를 증폭하는 더미 비트라인센스앰프;
    상기 더미 비트라인센스앰프를 제어하는 제어신호를 공급하는 제어회로;
    상기 더미 비트라인에 실리는 전압을 소정의 기준전압과 비교하는 비교수단;
    상기 비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 수단을 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
  8. 제7항에 있어서,
    상기 제어회로가, 타이밍신호발생회로로 이루어짐을 특징으로 하는 반도체메모리장치.
  9. 제7항에 있어서,
    상기 비교수단이, 상기 더미 워드라인에 실리는 전압레벨을 소정의 기준전압과 비교하는 차동증폭기와, 상기 차동증폭기의 출력을 증폭하는 드라이버를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
  10. 제7항에 있어서,
    노멀 비트라인을 센싱하는 노멀 비트라인센스앰프를 더 구비함을 특징으로 하는 반도체메모리장치.
  11. 제10항에 있어서,
    상기 더미 비트라인센스앰프와 노멀 비트라인센스앰프의 구성트랜지스터를 서로 동일하게 구현함을 특징으로 하는 반도체메모리장치.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 기준전압의 전압레벨을 테스트모드와 같은 특정 모드에서 임의로 변화가능하도록 패드 또는 단자와 같은 수단을 통해 외부에서 입력가능하게 함을 특징으로 하는 반도체메모리장치.
  13. 반도체메모리장치에 있어서,
    노멀 워드라인과 별도로 형성되는 더미 워드라인;
    노멀 비트라인과 별도로 형성되는 더미 비트라인;
    상기 더미 워드라인과 더미 비트라인에 연결되어 상기 더미 워드라인 또는 더미 비트라인에 걸리는 전압을 측정하기 위한 모니터링수단;
    상기 모니터링수단을 제어하기 위한 제어회로를 포함하여 이루어지는 모니터링회로를 구비함을 특징으로 하는 반도체메모리장치.
  14. 제13항에 있어서,
    상기 제어회로가, 타이밍신호발생회로로 이루어짐을 특징으로 하는 반도체메모리장치.
  15. 제13항에 있어서,
    상기 모니터링수단이,
    상기 더미 워드라인을 구동하는 더미 워드라인드라이버; 상기 더미 워드라인에 실리는 전압레벨을 소정의 제1기준전압과 비교하는 제1비교수단; 상기 제1비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 제1수단; 상기 더미 비트라인에 실리는 데이터를 증폭하는 더미 비트라인센스앰프; 상기 더미 비트라인에 실리는 전압을 소정의 제2기준전압과 비교하는 제2비교수단; 상기 제2비교수단으로부터 출력되는 신호를 외부로 출력하기 위한 제2수단을 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
  16. 제15항에 있어서,
    상기 제1 및 제2비교수단이, 상기 더미 워드라인에 실리는 전압레벨을 소정의 기준전압과 비교하는 차동증폭기와, 상기 차동증폭기의 출력을 증폭하는 드라이버를 포함하여 이루어지는 구성으로 각각 이루어짐을 특징으로 하는 반도체메모리장치.
  17. 제13항에 있어서,
    노멀 워드라인을 구동하는 노멀 워드라인드라이버를 더 구비함을 특징으로 하는 반도체메모리장치.
  18. 제17항에 있어서,
    상기 더미 워드라인드라이버와 노멀 워드라인드라이버의 구성트랜지스터의 크기가 서로 동일함을 특징으로 하는 반도체메모리장치.
  19. 제13항에 있어서,
    노멀 비트라인을 센싱하는 노멀 비트라인센스앰프를 더 구비함을 특징으로 하는 반도체메모리장치.
  20. 제19항에 있어서,
    상기 더미 비트라인센스앰프와 노멀 비트라인센스앰프의 구성트랜지스터를 서로 동일하게 구현함을 특징으로 하는 반도체메모리장치.
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DE10216607A DE10216607B4 (de) 2001-11-02 2002-04-15 Halbleiterspeichervorrichtung
JP2002298725A JP4486777B2 (ja) 2001-11-02 2002-10-11 モニターリング回路を有する半導体メモリ装置

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4639030B2 (ja) * 2002-11-18 2011-02-23 パナソニック株式会社 半導体記憶装置
US7046572B2 (en) * 2003-06-16 2006-05-16 International Business Machines Corporation Low power manager for standby operation of memory system
US7002861B2 (en) * 2004-04-16 2006-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device for controlling programming setup time
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US7078951B2 (en) * 2004-08-27 2006-07-18 Micron Technology, Inc. System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US7085191B2 (en) * 2004-10-21 2006-08-01 Infineon Technologies Ag Simulating a floating wordline condition in a memory device, and related techniques
DE602005020414D1 (de) * 2005-01-12 2010-05-20 Infineon Technologies Ag Pulsgesteuerter Wortleitungstreiber
EP1686591B1 (en) * 2005-01-28 2008-01-09 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure based on a current generator
KR100704025B1 (ko) * 2005-09-09 2007-04-04 삼성전자주식회사 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치
JP4983062B2 (ja) * 2006-03-20 2012-07-25 富士通セミコンダクター株式会社 メモリ装置
US20090109772A1 (en) 2007-10-24 2009-04-30 Esin Terzioglu Ram with independent local clock
KR100913330B1 (ko) * 2007-12-27 2009-08-20 주식회사 동부하이텍 메모리 소자의 테스트 장치
JP2012022752A (ja) * 2010-07-15 2012-02-02 Elpida Memory Inc 半導体装置及びその試験方法
KR101664346B1 (ko) * 2010-10-06 2016-10-11 에스케이하이닉스 주식회사 전압 스큐를 조정하는 비휘발성 메모리 장치 및 그의 제어 방법
JP2012128895A (ja) * 2010-12-13 2012-07-05 Toshiba Corp 半導体記憶装置
US8837226B2 (en) * 2011-11-01 2014-09-16 Apple Inc. Memory including a reduced leakage wordline driver
KR20140002928A (ko) * 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 셀 어레이 및 이를 포함하는 메모리 장치
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) * 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
KR20150086933A (ko) * 2014-01-21 2015-07-29 에스케이하이닉스 주식회사 반도체 메모리 장치
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
ITUA20163999A1 (it) 2016-05-31 2017-12-01 St Microelectronics Srl Dispositivo di memoria con lettura progressiva di riga e relativo metodo di lettura
KR20190068098A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 다이나믹 랜덤 억세스 메모리 장치
US11074805B2 (en) * 2019-12-19 2021-07-27 Micron Technology, Inc. Resistor-capacitor sensor circuit
US11205338B2 (en) * 2019-12-19 2021-12-21 Micron Technology, Inc. Extracting the resistor-capacitor time constant of an electronic circuit line
CN116110483B (zh) * 2023-04-12 2023-09-05 长鑫存储技术有限公司 半导体器件的测试方法、设备及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980076175A (ko) * 1997-04-07 1998-11-16 문정환 오버드라이브 센싱 방법
JPH11306787A (ja) * 1998-04-27 1999-11-05 Sharp Corp 半導体記憶装置
KR20000071340A (ko) * 1999-03-26 2000-11-25 아끼구사 나오유끼 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치
KR20010039812A (ko) * 1999-10-01 2001-05-15 윤종용 강유전체 커패시터의 분극 상태 변화에 따라 가변되는기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤액세스 메모리 장치
KR20020070604A (ko) * 2001-03-02 2002-09-10 주식회사 하이닉스반도체 파이프 카운터 회로
KR20030035094A (ko) * 2001-10-30 2003-05-09 주식회사 하이닉스반도체 센스앰프 전원공급 제어회로

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59168991A (ja) 1983-03-16 1984-09-22 Hitachi Ltd 半導体メモリ装置
JPS62197990A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp 半導体記憶回路
JPH0194592A (ja) 1987-10-06 1989-04-13 Fujitsu Ltd 半導体メモリ
JPH0214490A (ja) * 1988-06-30 1990-01-18 Ricoh Co Ltd 半導体メモリ装置
JPH0713877B2 (ja) * 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
JPH02161686A (ja) 1988-12-13 1990-06-21 Oki Electric Ind Co Ltd Ｍｏｓ型半導体記憶装置
JP3058339B2 (ja) 1990-07-23 2000-07-04 株式会社東芝 ダイナミック型半導体記憶装置
US5245584A (en) 1990-12-20 1993-09-14 Vlsi Technology, Inc. Method and apparatus for compensating for bit line delays in semiconductor memories
JP2946838B2 (ja) * 1991-06-25 1999-09-06 日本電気株式会社 半導体集積回路
JPH05166397A (ja) * 1991-12-12 1993-07-02 Sharp Corp 半導体メモリ装置
JPH05258559A (ja) * 1992-03-10 1993-10-08 Mitsubishi Electric Corp 半導体記憶装置
JPH05303889A (ja) * 1992-04-22 1993-11-16 Mitsubishi Electric Corp 半導体装置
DE69229118T2 (de) * 1992-11-30 1999-08-26 St Microelectronics Srl Generatorarchitektur für Einzeltor RAM mit Hochleistungsfähigkeit
JPH06176568A (ja) 1992-12-07 1994-06-24 Fujitsu Ltd 半導体記憶装置
JPH07211073A (ja) 1994-01-10 1995-08-11 Kawasaki Steel Corp 半導体メモリ
JPH07272484A (ja) 1994-03-25 1995-10-20 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JPH08273365A (ja) 1995-03-31 1996-10-18 Nec Corp 半導体記憶装置
JP3272193B2 (ja) 1995-06-12 2002-04-08 株式会社東芝 半導体装置およびその動作方法
US5596539A (en) 1995-12-28 1997-01-21 Lsi Logic Corporation Method and apparatus for a low power self-timed memory control system
JP3542225B2 (ja) * 1996-03-19 2004-07-14 株式会社日立製作所 半導体装置
JP3921718B2 (ja) 1996-12-27 2007-05-30 ヤマハ株式会社 半導体記憶装置
JPH1125699A (ja) * 1997-07-02 1999-01-29 Mitsubishi Electric Corp 半導体記憶装置
US5881008A (en) 1997-09-12 1999-03-09 Artisan Components, Inc. Self adjusting pre-charge delay in memory circuits and methods for making the same
EP0944089A1 (en) * 1998-03-16 1999-09-22 Nec Corporation Semiconductor memory device
US6026042A (en) 1998-04-10 2000-02-15 Micron Technology, Inc. Method and apparatus for enhancing the performance of semiconductor memory devices
JPH11330414A (ja) 1998-05-14 1999-11-30 Oki Electric Ind Co Ltd 半導体メモリ装置
JP3534609B2 (ja) 1998-05-19 2004-06-07 株式会社ルネサステクノロジ 半導体メモリ
JP2000113678A (ja) * 1998-09-30 2000-04-21 Toshiba Corp 半導体記憶装置
US6185135B1 (en) 1999-01-05 2001-02-06 International Business Machines Corporation Robust wordline activation delay monitor using a plurality of sample wordlines
JP2001256800A (ja) * 2000-03-14 2001-09-21 Mitsubishi Electric Corp 半導体集積回路
US6181626B1 (en) 2000-04-03 2001-01-30 Lsi Logic Corporation Self-timing circuit for semiconductor memory devices
JP2001291385A (ja) * 2000-04-05 2001-10-19 Nec Corp 半導体記憶装置並びにその試験装置および試験方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980076175A (ko) * 1997-04-07 1998-11-16 문정환 오버드라이브 센싱 방법
JPH11306787A (ja) * 1998-04-27 1999-11-05 Sharp Corp 半導体記憶装置
KR20000071340A (ko) * 1999-03-26 2000-11-25 아끼구사 나오유끼 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치
KR20010039812A (ko) * 1999-10-01 2001-05-15 윤종용 강유전체 커패시터의 분극 상태 변화에 따라 가변되는기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤액세스 메모리 장치
KR20020070604A (ko) * 2001-03-02 2002-09-10 주식회사 하이닉스반도체 파이프 카운터 회로
KR20030035094A (ko) * 2001-10-30 2003-05-09 주식회사 하이닉스반도체 센스앰프 전원공급 제어회로

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