JPH0214490A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＲＡＭ、ＲＯＭ、ＥＦＲＯＭなどの半導体メモ
リ装置に関し、特に同期式又は内部同期式の半導体メモ
リ装置に関するものである。

（従来の技術） 半導体メモリ装置では、一般にメモリセルに書き込まれ
た情報を読み出す際、アドレス信号が入力され、アドレ
スデコーダによってワード線が選択される。その後カラ
ムゲートによってビットラインが選択され、選択された
メモリセルの情報がセンスアンプによって読み出され、
出力される。

第８図にはメモリの読み出し動作を概略的に示し、第９
図にアドレス信号とデータの読出しまでの遅延時間の関
係を示す。

アドレス入力からデータ出力までの遅延時間は同一品種
であっても各製品ごとにばらついている。

その製品のカタログにはメーカが示すカタログ値（メー
カ保証値）が示されているが、このカタログ値は最悪の
ものを示している。

（発明が解決しようとする課題） 個々の製品自体はかなりの実力値をもっているにも拘ら
ず、それよりも悪い遅延時間が示されているため、ユー
ザはシステムの仕様を下げてメモリ装置を使用すること
になる。

また、温度や電源電圧などの影響についても各製品ごと
に最適の値を設定することができない。

本発明は各製品がもっている実力値でシステムを動作さ
せることができるようにすることにより、システムを効
率よく、高速に動作させることを目的とするものである
。

（課題を解決するための手段） 本発明では、メモリ領域の最も遅延の大きい位置にワー
ド線と同じ容量と抵抗をもつダミーワード線を設け、ビ
ット線と同じ容量と抵抗をもつダミービット線を設け、
ダミーワード線とダミービット線にはダミーメモリセル
を接続し、さらにダミービット線に゛はダミーセンスア
ンプを接続し、ダミーワード線はいずれかのワード線が
選択されたときには選択されるように結線をし、ダミー
センスアンプの出力信号をメモリ領域の外部に取り出し
て同期信号として使用する。

（作用） いず九かのメモリセルを読み出したときダミーメモリセ
ルもダミーセンスアンプによって読み出される。ダミー
ワード線はメモリ領域の最も遅延の大きい位置に設けら
れているので、ダミーメモリセルが読み出されたときは
メモリセルの読出し動作も完了している。そこで、ダミ
ーセンスアンプの出力信号を同期信号として次のアクセ
ス又はステップへ進むようにすれば、メモリセルが読み
出された状態で待機する無駄な時間を短縮することがで
きる。

（実施例） 第１図は一実施例を表わす。

２はメモリセルが配列されたメモリ領域、４は図で横方
向に延びるワード線（第４図の７を参照）を選択するロ
ー（列）デコーダである。ローアドレス信号は図で上側
から供給されるものとする。

メモリ領域２の最下部にはダミーワード線８，８が設け
られ、一方のダミーワード線８の先端にはダミーメモリ
セル１０が設けられている。ダミーワード線８，８を選
択するためにローデコーダ４の最下部にはダミーのロー
デコーダ１２が設けられている。

１４はカラム（行）デコータであり、ゲート１６．１６
を選択する。カラムアドレスは回で下側から供給される
ものとする。メモリ領域２で縦方向に設けられたビット
線（第４図の２４ａ、２４ｂを参照）はゲート１６．１
６により選択されてセンスアンプ１８．１８に接続され
る・ダミーメモリセル１０にはダミービット線（第４図
の２６ａ、２６ｂを参照）が接続され、ダミービット線
はダミーゲート２０を経てダミーセンスアンプ２２に接
続されている。

ダミーワード線８，８はメモリ領域２内のワード線と同
じ容量と抵抗をもっている。ダミービット線もメモリ領
域２のビット線と同じ容量と抵抗をもっている。ダミー
ローデコーダ１２は、ローデコーダ４によっていずれか
のワード線が選択されたとき、ダミーワード線８，８が
選択状態となるように結線されている。ダミーセンスア
ンプ２２の検出信号はＭＣ（Ｍｅｍｏｒｙ　Ｃｏｍｐｌ
ｅｔｅ）信号としてメモリ領域２の外部に取り出され、
システムの同期信号として使用される。

第２図は本実施例を概略的に表わしたものである。

第８図の従来のメモリ装置と比較すると、メモリ領域２
からＭＣ信号が取り出される点で異なっている。

第３図は本実施例の動作を概略的に示したものである。

アドレス信号が入力されると、実際の遅延時間（実力値
）を経てデータが読み出され、それとともにダミーセン
スアンプからＭＣ信号が出力される。そこで、このＭＣ
信号が出力されたら次のアクセス又はステップへ移行す
るようにシステムを組めば、メモリ装置を製品ごとの実
力値付近で使用することができるようになる。

第４図に本実施例の具体的な一例を示す。

この例はスタティックＲＡＭに適用した例である。

メモリセル２が接続される一対のビット線２４ａ、２４
ｂはゲート１６．１６を介してセンスアンプ１８に接続
されている０図で一点鎖線で囲まれた左上部分が本来の
メモリ領域である。

ゲート１６はカラムデコーダ１４により選択される。ビ
ットライン２４ａ、２４ｂはまたプリチャージ信号ＰＣ
により制御されるゲートを介して電源端子に接続され、
一対のビットライン２４ａ。

２４ｂ間が接続されるようになっている。ワード線７は
ローデコーダ４に接続され、メモリセル２を選択する。

ダミーワード線８にはダミーローデコーダ１２が接続さ
れている。１０はダミーメモリセルであり、ダミーワー
ド線８により選択される。ダミーメモリセル１ｏを読み
出すために一対のダミービット線２６ａ、２６ｂが設け
られている。ダミーワード線はオン状態に接続されたゲ
ート２０，２０を介してダミーセンスアンプ２２に接続
されている。

ダミーワード線８にメモリセル２のゲート容量と同じゲ
ート容量を付加するためにダミートランジスタ２８が接
続され、ワード線７にダミーメモリセル１０と同じゲー
ト容量を付加するためにダミートランジスタ３０が接続
されている。ダミートランジスタ２８はまた、ダミーメ
モリセル１゜の接合容量と同じ接合容量をビット線２４
ａ、２４ｂに付加し、ダミートランジスタ３０はまた、
メモリセル２の接合容量と同じ接合容量をビット線２６
ａ、２６ｂに付加する。これによりダミーワード線８と
ワード線７の容量及び抵抗が等しくなり、ビット線２４
ａ、２４．ｂとダミービット線２６ａ、２６ｂの容量及
び抵抗が等しくなる。

ローデコーダ４及びダミーローデコーダ１２はＮＯＲ回
路を含み、ローデコーダ４のＮＯＲ回路にはＰＣ信号と
アドレス信号が入力され、ダミーローデコーダ１２のＮ
ＯＲ回路にもＰＣ信号が入力されるが、他の入力は接地
されている。

第４図の動作を第５図に示す。

ＰＣ信号がローレベルでビット線２４ａ、２４ｂとダミ
ービットｆｉ２６ａ、２６ｂのプリチャージが行なわれ
、ＰＣ信号がハイレベルになると少し遅れてダミーワー
ド線８と所定のワード線７が選択され、その後さらに遅
れてメモリセル２のデータが読み出される。それととも
にダミーメモリセルも１０読み出されてＭＣ信号が出力
される。

ＰＣ信号が立ち上がってからＭＣ信号が出力されるまで
の時間が遅延時間であり、これは各製品の実力値である
。

第５図は同期式メモリ装置の場合であるが、非同期式の
場合はアドレス変化検出回路を使用してメモリ内部でＰ
Ｃ信号を作ることはよく知られている。そのため非同期
式の動作のタイミングも第５図と同様のタイミングとな
る。

ＲＯＭの場合は各メモリセルは１本のビット線のみに接
続されるが、同様にしてＭＣ信号を取り出すことができ
る。

第６図にＭＣ信号をＣＰＵのクロックとして使用する場
合の例を示す。

ＭＣ信号とＤフリップフロップ３２のＱ出力がＮＡＮＤ
回路３４に入力され、そのＮＡＮＤ回路３４の出力がフ
リップフロップ３２のＤ入力端子に入力される。フリッ
プフロップ３２のクロックＧＫ入力としてクロック信号
ＣＬＫが入力される。

フリッププロップ３２のＱ出力はプリチャージ信号ＰＣ
として使用されるとともに、ＣＰＵ３６のクロックＧＫ
として利用される。

第７図は第６図の動作を示す波形図である。

クロックＧＫが止まればＣＰＵ３６も止まるので、この
ＭＣ信号をあたかもアクノリッジ信号として使用すれば
ハンドシェイク的なメモリアクセスが可能となり、メモ
リ装置の実力値でシステムの動作周波数を決定すること
ができる。これに対し、従来はメーカから与えられるス
ペック値で動作周波数を決めているので、本来の実力値
よりも遅い動作周波数でしか使用できなかった。

（発明の効果） 本発明では最も遅延時間の長くなる位置にダミーのワー
ド線を設け、メモリセルがアクセスされたときにダミー
センスアンプからＭＣ信号がメモリ領域の外部に出力さ
れるようにしたので、このＭＣ信号を同期信号としてア
クセス動作やシステムの動作を行なわせるようにすれば
、個々の製品の性能を活かして高速動作を行なわせるこ
とができる。

また、温度や電源電圧についてはそのときのシステムの
環境化で最適となるので、設計が容易となる。

【図面の簡単な説明】

第１図は一実施例を示す概略図、第２図は同実施例の動
作を示す概略図、第３図は同実施例の動作を示す波形図
、第４図は一実施例の具体例を示す回路図、第５図は第
４図の動作を示す波形図。 第６図は本発明のＭＣ信号を用いたシステムを示すブロ
ック図、第７図は第６図の動作を示す波形図、第８図は
従来のメモリ装置を示す概略図、第９図はその動作を示
す波形図である。 ２・・・・・・メモリセル、４・・・・・・ローデコー
ダ、７・・・・・・ワード線、８・・・・・・ダミーワ
ード線、１０・・・・・・ダミーメモリセル、１２・・
・・・・ダミーローデコーダ、１４・・・・・・カラム
デコーダ、１６・・・・・・ゲート領域、１８・・・・
・・センスアンプ、２０・・・・・・ダミーゲート、２
２・・・・・・ダミーセンスアンプ、２４ａ、２４ｂ・
・・・・・ビット線、２６ａ、２６ｂ・・・・・・ダミ
ーピッ日Ｌ２８．３０・・・・・・ダミートランジスタ
。

Claims (1)

【特許請求の範囲】
1. （１）メモリ領域の最も遅延の大きい位置にワード線と
   同じ容量と抵抗をもつダミーワード線を設け、ビット線
   と同じ容量と抵抗をもつダミービット線を設け、ダミー
   ワード線とダミービット線にはダミーメモリセルを接続
   し、さらにダミービット線にはダミーセンスアンプを接
   続し、ダミーワード線はいずれかのワード線が選択され
   たときには選択されるように結線をし、ダミーセンスア
   ンプの出力信号をメモリ領域の外部に取り出して同期信
   号として使用する半導体メモリ装置。