JPS61165884A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置Ｎ二関し、特に内部直流電
流による消費電力を大幅に低減させることができる非同
期式スタティックＭＯＳメモリ装置に関するものである
。

〔発明の背景〕

従来のＮＭＯＳトランジスタで構成された非同期式スタ
ティック型メモリ装置では、アドレス信号に伴いＸデコ
ーダとＹデコーダとが所定のメモリ・セルを選択し、セ
ンス増幅器でそのセルに記憶された情報を増幅して、出
カバソファ回路に伝達し出力を得ている０次に、アドレ
スが変化すると、ＸデコーダとＹデコーダが他のメモリ
・セルを選択してそのセルに記憶された情報を読み出し
、次の出力を得る。最短サイクル・タイムは、出力のア
クセス・タイムと同一である。

また、チップが選択状態では、Ｘデコーダ。

Ｙデコーダ、センス増幅器、出カバソファ回路等に常時
ＤＣ電流が流れるため、きわめて大きな電力を消費して
いる。一方、書き込み期間中にも、全く同じようにＤＣ
電流が流れており。

これらのＤＣ電流はサイクル・タイムに関係なく流れて
いる。

ところで、最近、メモリ装置の周辺回路を０ＭＯ８化し
て低電力にし、かつメモリ・セルをＮＭＯ５トランジス
タと高低抗で構成することにより、高集積化する方法が
用いられており、これによって従来のＮＭＯＳトランジ
スタのみによるメモリ装置と比神して１１５〜ｌ／１０
に消費電力を低減することが可能になった。しかし、こ
の場合でも、やはりメモリ・セルをＮＭＯＳトランジス
タで構成しているため、メモリ・セルに常時、ＤＣ電流
が流れ、全電流の約１７２を占めるまでに至っている。

第１図は、従来のスタティック型ＭＯＳメモリ装置の一
例を示す要部構成図である。

第１図番；おいて、１はメモリ・セル群（メモリ・プレ
ーン）で、その単位回路（メモリ・セル）２はＮＭＯＳ
トランジスタ３，４，５，６と抵抗７，８から成る。こ
のメモリ・セル２はワード、１１１９を駆動するデコー
ダ１０でアクセスされ。

図示されないＹデコーダによりスイッチ用ＭＯＳトラン
ジスタ１３．１４がオンされると、セルの内部に記憶さ
れていた１対の情報が出力され、データ［１１，１２に
微少な電位差として現われ、スイッチ用ＭｏＳトランジ
スタ１３゜１４を通してコモン・データ線１５．１６に
現われる。

このコモン・データ線１５．１６に現われた微少な電位
差は、アナログ型センス増幅器１８により増幅され、出
力バッファ回路１９に伝達される。なお、ＭＯＳトラン
ジスタ２０．２１および２２．２３はデータ線１１．１
２およびコモン・データ線１５．１６を所定の電位に保
つための負荷である１次に、書き込み時には、データ人
カバッファ回路２４により出力端子２５．２６に１対の
高電位差をもった信号が得られ、この信号が書き込みス
イッチ用ＭＯＳトランジスタ２７．２８を通してコモン
・データ線１５．１６に現われ、さらにスイッチ用ＭＯ
Ｓトランジスタ１３．１４を通してデータ線１１゜１２
に現われる。これより先に、スイッチ用ＭＯＳトランジ
スタ１３．１４と２７．２８をオンにするための電位が
それぞれ入力端子に与えられる。さらに、デコーダ１０
によりワード線９が駆動されることによって、データａ
１１゜１２上の電位情報がメモリ・セル２に書き込まれ
る。

この場合、次のようなりＣＩＩＥ流による電力消費が生
ずる。

（１）アナログ型センス増幅器１８では、コモン・デー
タ１１Ａｌｓ、１６に現われた微少な電位差を有する入
力信号を増幅するために、常時ＤＣ電流が流れる（セン
スＤＣ電流）。

（２）メモリ・セル２は、フリップ・プロップ回路であ
って、いまＭＯＳトランジスタ５がオン、ＭＯＳトラン
ジスタ６がオフとすると、デコーダＩＯにより駆動され
たワード線９により、電源電圧Ｖｅｃからデータ線負荷
ＭＯＳトランジスタ２０、データ、＠１１．メモリ・セ
ル２のＭＯＳトランジスタ３、同じく５を通して接地電
圧ＶｓｓにＤＣ電流が流れる（メモリ・セルＤＣ電流）
。この場合、ワード線９に接続されたすべてのメモリ・
セルにＤＣ電流が流れることになる。

（３）書き込み時には、データ人カバッフ７回路２４出
力端子２５．２６に高電位差が現われ。

その１つは接地電圧Ｖｓｓレベルになる。いま。

出力端子２５がＶｓｓレベルであるとすれば。

電源電圧Ｖｃｃからデータ線負荷ＭＯＳトランジスタ２
０．データ線１１、スイッチＭＯＳトランジスタ１３、
コモン・データ線１５、スイッチＭＯＳトランジスタ２
７を通して接地電圧ＶｓｓにＤＣ電流が流れる（書き込
みＤＣ電流）。

したがって、読み出し中には、上記（１）と（２）によ
りサイクル・タイムの長さに関係なく、これらのＤＣ電
流が流れる。また、書き込み中には、上記（２）と（３
）により書き込み信号（Ｗｌ）のパルス幅に関係なく、
これらのＤＣ電流が流れる。

〔発明の目的〕

本発明の目的は、このような問題点を解消するため、上
記（１）（２）（３）のＤＣ電流を制限して、低消費電
力で動作する半導体メモリ装置を提供する。

〔発明の概要〕

上記目的を達成するため、本発明の半導体メモリ装置は
、選択されたメモリ・セルに接続されたフード線を駆動
するデコーダ・ドライバ、選択されたメモリ・セルから
の出力を増幅するアナログ式センス増幅器および選択さ
れたメモリ・セルに情報を書き込むためのデータ人カバ
ソファ回路を備えた非同期式スタティックＭＯＳメモリ
装置において、アドレスの変化と書き込み信号とを検出
して内部クロックを発生する回路と、該内部クロックを
用いて上記デコーダドライバ、アナログ式センス増幅器
およびデータ人カバソファ回路の各動作を停止させる回
路と、上記アナログ式センス増幅器の動作停止後も情報
出力を保持するデータ・ストア回路とを設けることを特
徴としている。

なお、本発明の非同期式スタティック型半導体メモリ装
置は、ＮＭＯＳトランジスタと高抵抗によって構成され
たメモリ・セルを用いて高集積化し、周辺回路に０ＭＯ
３を用いて消費電力を減少させた装置に適用すれば、チ
ップ選択状態に流れるＤＣＩＥ流を大幅に低減して、消
費電力をさらに減少させることができるので、その効果
はきわめて大きい、しかし、ＮＭＯＳトランジスタと高
抵抗により構成されたメモリ・セルと、ＮＭＯ８周辺回
路を用いたメモリ装置に対しても、効果を奏することは
勿論である。

本発明は、アドレスの変化を検出してコントロール・ク
ロック回路を起動し、必要な回路を制御して読み書き動
作が終了した時点で動作を停止させることにより、ＤＣ
Ｉ！流を減少させるものであり、さらにコントロール・
クロックの数を最低限に減らすことにより、クロック回
路の占有する面積を小さくして、レイアウト配線を簡単
にし、クロックのタイミングおよび時間順序の難しさを
なくしている。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

第２図から第５図までは、それぞれ本発明の実施例を示
すパルス発生器およびパルス集合回路の論理図であり、
アドレスの変化を検出してクロックを発生し、それらを
集合する回路を示す。

第２図（ａ）には、インバータを直列接続した人出バッ
ファ回路と、ナンド回路の組み合わせからなるパルス発
生器（点線内）５０が示されている。アドレス入力レベ
ルに変化があると、入力信号が複数個のインバータを通
過する際に、インバータ間に発生する信号の伝播遅延が
パルス発生器５０において検出され、第１１図、第１２
図の（ｃ）に示すようなパルス信号φＰ、を発生する。

なお、第１１図は、本発明による読み出し動作のタイム
チャート、第１２図は書き込み動作のタイムチャートで
ある。

第２図（ａ）のパルス発生器の構成を、第２図（ｂ）に
示す、第２図（ｂ）では、ＣＭＯＳトランジスタを用い
てナンド回路を構成しているが、勿論ＮＭＯＳトランジ
スタを用いても構成することができる。第２図（ａ）に
示すように、インバータの出力線５１，５３，５２，５
４はそれぞれ２番目と５番目、３番目と６番目に接続さ
れたインバータの出力であるから、入力端子にハイ・レ
ベル信号１１８　Ｂが入力した場合には、それぞれｚｔ
Ｈ”、′Ｌ“とＩＩ　Ｌ　ＩＩ　、　”　）（”が左右
のナンド回路に入力される。この場合、第２図（ｂ）の
左側のナンド回路ではＰＭＯ３とＮＭＯＳトランジスタ
が１個ずつオンしてハイレベルを、右側のナンド回路で
もＰＭＯ３とＮＭＯＳトランジスタが１個ずつオンして
ハイレベルを、それぞれ中央のナンド回路に出力するの
で、中央のナンド回路では両方のＮＭＯ３トランジスタ
がオンしてロー・レベルが出力信号φＰユとして得られ
る。アドレス信号が変化するときには、過渡レベルとな
り、インバータの出力線５１と５３、または５゛２と５
４、どちらか２つがハイレベル”Ｈ“になる、この場合
には、第２図（ｂ）に示す左側または右側のナンド回路
からローレベルが出力されるので、中央のナンド回路は
ＮＭＯＳトランジスタとＰＭＯＳトランジスタが１個ず
つオンして、出力信号φＰ、とじてハイレベルが得られ
る。アドレスの変化する過渡状態は瞬間的にしか起らな
いから、出力信号φｐｉは第１１＠（ｃ）、第１２１（
ｃ）のようなパルス波形となる。

第２図（ａ）に示すパルス発生器は、各アドレス信号人
力バッファ回路ごとに設けられている。

また、本考案においては、各アドレス信号入力バッファ
回路とともに、Ｗｌ（ライト・イネーブル信号）の入力
バッファ回路にも、第２図（ａ）と同一のパルス発生器
が設けられる。

第３＠に示すように、各アドレス入力バッファ回路のパ
ルス発生器の出力信号φＰ工と、Ｗｒ人カバッファ回路
のパルス発生器の出力信号φＰえとを集めて、パルス集
合回路に入力する。

パルス信号φＰ工がパルス集合回路に入力されると、あ
る一定期間だけ出力信号φＰは低レベルになる。゛第４
図は、第３図のパルス集合回路をＣＭＯＳトランジスタ
で構成した場合、第５図は同じ＜ＮＭＯＳトランジスタ
（Ｄはディブレジョン型、Ｅはエンハンスメント型）で
構成した場合である。

パルス信号φＰ工が入力したとき、出力信号φＰを低レ
ベルシ；保持する時間゛は、第４図に示す負荷ＰＭＯＳ
トランジスタ５５の伝達定数βＲと節点５６の容量によ
って定まる。また、異なるアドレス入力信号が殆んど同
時に変化したときには、出力信号φＰの低レベルの時間
が長く保持される。この出力信号φＰによって、各回路
の動作を停止するためのスイッチ回路のコントロール・
クロックをリセットする。

第４図において、パルス信号φＰ、かいずれも入力せず
、チップ・セレクト信号（ＣＳ）のみが入力すると（ロ
ーレベル）、ＰＭＯＳトランジスタ５５のみがオンする
ため、節点５６はハイレベル＃　Ｈｎとなり、最後から
２段目のインバータのＮＭＯＳトランジスタをオンにし
て最終段のインバータのＰＭＯＳトランジスタをオンに
する。これによって、パルス信号φＰｉが入力しない期
間、つまりアドレスの変化もライト信号も入力しない時
間には、パルス集合回路の出力φＰはハイレベルｌｌ　
Ｈ７７である。一方、バールス信号φＰ１が１つでも入
力すると、そのＮＭＯＳトランジスタをオンして、初段
の負荷ＰＭＯＳトランジスタ５５がオンしているにもか
かわらず、節点５６の電位をローレベル゛ｔＬ１′に低
下させる。これにより、最終から２段目のインバータの
ＰＭＯＳトランジスタをオンにし、最終段インバータの
ＮＭＯＳトランジスタをオンにして、出力φＰをローレ
ベルにｒｔＬ”にする。パルス集合回路の出力φＰは、
第１１図（ｄ）、第１２図（、（）に示すような波形で
ある。なお、第４図のＰＭＯＳトランジスタ５７は、正
帰還用で、１５点５６の立ち上りの波形を整形するため
のものである。第５図のようにＮＭＯＳトランジスタで
構成しても、全く同一動作を行う。しかし、ＣＭＯＳト
ランジスタで構成すれば、静止状態では電流が全く流れ
ないため、消費電力が微少ですむ、なお、ＷＥ入カバツ
ブ７回路のパルス発生器からのパルスφｐｉもパルス集
合回路の入力に加えた理由は、所定のメモリ・セルから
情報を読み出してから、アドレス番地を変えることなく
、そのメモリ・セルに書き込むことができるようにする
ためである。さらに、所定のメモリ・セルに書き込んで
から、そのメモリ・セル自体から読み出すことも可能と
なる。

このパルス集合回路の出力信号φＰを用いて、一連のコ
ントロール・クロック回路を制御するのである。

第６図は、本発明の実施例を示すコントロール・クロッ
クを用いたデコーダ回路の論理図であり、第７図は本発
明の実施例を示すコントロール・クロックを用いたメモ
リ装置の要部構成図である。また、第８図、第９図およ
び第１０図は、第６図と第７図に用いるコントロール・
クロック回路の論理図である。

第６図において、ワード・ドライバ６０によリデコーダ
１０の出力をワード、１９１９に伝達するが、クロック
φＤＣがローレベルのときにはＮＭＯＳトランジスタ６
０′がオフとなり、デコーダ１０の出力に関係なくワー
ド線９がローレベルになって、メモリ・セルのＤＣ電流
を抑止する。デコーダ１０とワード・ドライバ６０をＣ
ＭＯ８で構成すれば、静止状態では消費電力は微少です
む。

第７図において、クロックφＳ　’Ｅ　ＮはＮＭＯＳト
ランジスタ１８′およびＰＭＯＳトランジスタ３０，３
１を制御し、センス増幅器１８のパワーのオン、オフお
よびその出力端子６１゜６２のプリチャージをコントロ
ールする。次に、クロックφＤｓはＮＭＯＳトランジス
タ６３′およびＰｕＯ２トランジスタ３２．３３を制御
し、データ・ストア回路６３のパワーのオン。

オフおよびセンス増幅器１８の出力と出カバツブ７回路
】９の入力間との開閉スイッチをコントロールする。な
お、データ・ストア回路６３は、このセンス１９幅器１
８の検出した情報を、センス増幅器１８のパワーをオフ
した後も保持して、出カバツブ７回路１９に供給する。

このデータ・ストア回路６３は、ＣＭＯＳトランジスタ
で構成されたブリップ・フロップ回路にすれば、静止状
態では電力消費が微少ですむ。

次に、クロックφＴＲＩは、ＮＭＯＳトランジスタ１９
′を制御し、出力バッファ回路１９のパワーをオン、オ
フして、この出力のハイ・インピーダンス状態をコント
ロールする。

また、クロックφＤＣは、ＰＭＯＳトランジスタ２２，
２３およびＮＭｏ５トランジスタ２７．２８を制御し、
コモン・データ線１５，１６のプリチャージ、およびデ
ータ人力バッフ７回路２４の出力とコモン・データ線１
５．１６間との開閉スイッチをコントロールする。

また、クロックφＤＩＢは、ＰｕＯ２）−ランジスタ２
４′を制御し、データ人力バッファ回路２４のパワーを
オン、オフして、この出力端子２５．２６のプリチャー
ジをコントロールする。

第１１図は、コントロール・クロック信号の読み出し時
のタイムチャートであり、第１２図は同じく書き込み時
のタイムチャートである。

第１１図において１時間ＴＣが読み出しサイクル・タイ
ムであり１時間ＴＡは読み出すために必要な回路の動作
期間２時間ＴＢはその後出カバソファ回路１９とデータ
・ストア回路６３だけが動作している静止（ＤＣ動作）
状態の期間である０時間ＴＢの消費電力は非常に少なく
、また時間ＴＡは消費電力が一定しているので、サイク
ル・タイムＴＣが長くなるとそれだけ時間ＴＢが長くな
り、サイクル・タイムの平均消費電力は少なくなる。

第１２図において、時間ＴＣは書き込み（ＷＥ）信号が
書き込み用のローレベル１１（−”の期間であり、時間
ＴＡは書き込みに必要な回路の動作期間であり、時間Ｔ
Ｂは書き込み終了後の静止（ＤＣ動作）状態の期間であ
る。時間ＴＢの消費電力は非常に少なく、また読み出し
時と同じように、時間ＴＡは一定しているので、ＷＥ倍
信号ローレベルの幅が長くなると、それだけ時間ＴＢが
長くなり、書き込みの平均消費電力は少なくなる。

次に、第６図、第７図および第１１図により。

スタンド・パイ時と読み出し時の動作を説明する。

スタンド・パイ時には、クロックφＤ　Ｃｅ　φＳ　　
Ｅ　　Ｎ　　＊　　　φ　Ｄ　　Ｓ　　ｅ　　　φ　Ｔ
　　ＲＩ　　＊　　　φ　ｃ　Ｄ　Ｉ　　φ　ＷＬ　　
がローレベルになりクロックφＤＩＢのみがハイレベル
になる。すなわち、第６図のワード・ドライバ６０と、
第７図のセンス増幅器１８．データ・ストア回路６３を
パワー・オフにし、出力バッファ回路１９の出力をハイ
・インピーダンス状態にし、データ人力バッフ７回路２
４の出力端子２５．２６をプリチャージする。また、セ
ンス増幅器１８の出力、およびコモン・データ！１５．
１６をプリチャージする。センス増幅器１８の出力は、
出力バッファ回路１９の出力に直結し、データ入力バッ
ファ回路２４の出力は、コモン・データ線１５．１６か
ら切り離す。

次に、読み出し時には、先ずクロックφＴＲＩがハイレ
ベルになり、出カバソファ回路１９をハイ・インピーダ
ンス出力状態から正常のバッファ状態にする。クロック
φＰ□によりクロックφＰがローレベルからハイレベル
になると、クロックφＤＣがハイレベルとなり、ワード
・ドライバ６ｏをパワー・オンして、ワード線９がデコ
ーダｌＯの出力により選択される。ワード線９が選択さ
れ始めると、クロックφＳＥＮがハイレベルになり、セ
ンス増幅器１８の出力端子６１．６２をプリチャージよ
り解除して、センス増幅器１８をパワー・オンする。こ
の時点では、クロックφＤＳがローレベルであるため、
センス増幅器１８の出力は、出力バッファ回路１９の入
力に直結され、この状態では出カバソファ回路１９はセ
ンス増幅器１８の出力にもとづいて出力を与える。セン
ス増幅器１８が正しい情報を検出して出カバソファ回路
１９にこの情報を伝達し始めた頃、クロックφＤＳがハ
イレベルになり、この情報をデータ・ストア回路６３に
保持して、センス増幅器１８の出力を出力バッファ回路
１９の入力から切り離す。

この時点で、クロックφＤＣがローレベルとなるので、
ワード・ドライバ６０はパワー・オフし、ワード線９が
ローレベルになり、メモリ・セルのＤＣ電流を阻止する
。同時に、φ１ｓＥＮがローレベルになり、センス増幅
器１８をパワー・オフし、センスＤＣ電流を阻止すると
ともに、この出力端子６１，６２をプリチャージする。

読み出し中は、クロックφＣＤはローレベルに、またク
ロックφＤ　１．Ｂはハイレベルに、それぞれ維持され
る。これによって、読み出し静止（ＤＣ）状態（時間Ｔ
Ｂ）では、データ・ストア回路６３と出カバソファ回路
１９だけがＤＣ動作状態となり、消費電力はきわめて低
減される。

次に、第６図、第７図および第１２図により、書き込み
時の動作を説明する。

書き込み時には、書き込み信号（ＷＥ）がローレベルに
なると、パルスＰ□によってクロックφＰがローレベル
からハイレベルに変り、クロックφＳＥＩ’ｌ＋　　φ
ＤＳＩ　　φＴＲＩ４よローレベルとなる。これにより
、センス増幅器１８、データ・ストア回路６３はパワー
・オフされ、出力バッファ回路１９はハイ・インピーダ
ンス出力状態を維持する。

すなわち、書き込み時には、先ずクロックφＴＲＩがロ
ーレベルになり、出力バッファ回路１９をハイ・インピ
ーダンスにする。そして、クロックφＣＯがハイ・レベ
ルになると、コモン・データ線１５．１６のプリチャー
ジが解除され、コモン・データｖＡ１５．１６がデータ
人力バッファ回路２４の出力に直結される。この時点で
は、φＤＩＢはハイレベルのため、データ人力バッファ
回路２４の出力はプリチャージされている。そして、ク
ロックφＰがハイレベルになると、クロックφＤＣがハ
イレベルとなり、ワード・ドライバ６０がパワー・オン
される。デーコーダ１０により１選択されたワード線９
がハイレベルになる頃に５クロツクφＤＩＢがローレベ
ルになり、データ入力ノベツブア回路２４がパワー・オ
ンされる。これにより、出力端子２５．２６に出力信号
が現われ、コモン・データ線１５，１６、データ線１１
．１２を通して選択されたメモリ・セル２に書き込まれ
る。

メモリ・セルへの書き込みが終了した頃に、クロックφ
ＷＬをハイレベルにし、クロックφｃＤをローレベルに
して、コモン・データ線１５．１６をデータ人カバツブ
ア回路２４の出力から切り離すことにより、書き込みＤ
ＣＩ流を阻止する。同時に、コモン・データ線１５，１
６をプリチャージする。また、クロックφＤ！Ｂをハイ
レベルにして、データ人力バッファ回路２４をパワー・
オフにし、この出力端子２５゜２６をプリチャージする
。さらに、クロックφＤＣをローレベルにし、ワード・
ドライノ＜６０をパワー・オフして、選択されたワード
、［９をローレベルにする。これによって、メモリ・セ
ル２のＤＣ電流を阻止する。なお、クロックφＰがロー
レベルになると、クロックφＷＬもローレベルになる。

このようにして、書き込みＤＣ動作状態（時間ＴＢ）で
は、メモリ・セル書き込みの終了状態であるため、消費
電力はきわめて低減される。

次に、コントロール・クロック回路の動作を。

第８図〜第１２図により説明する。

第８図は、ワード・ドライバ６０のＭｏＳトランジスタ
６０′を制御するクロックφＤＣの発生論理を示し、第
９図はセンス増幅器１８のＭＯＳトランジスタＪ８’　
、３０．３１を制御するクロックφＳＥＮと、データ・
ストア回路６３のＭＯＳトランジスタ６３’　、３２．
３３を制御するクロックφＤｓの発生論理を示し、第１
０図は、出カバツブ７回路１９のＭＯＳトランジスタ１
９′を制御するクロックφＴＲＩと、データ人力バッフ
ァ回路２４のＭＯＳトランジスタ２４′を制御するクロ
ックφＤＩＢと・コモン・データＭ１５，１６のスイッ
チＭＯＳトランジスタ２２，２３，２７，２８を制御す
るクロックφＣＤと、さらにクロックφＤＣを制御する
クロックφＷＬとの発生論理を示す。

なお、チップ動作中に、クロックφＰがローレベルにな
ると、クロックφＴＲＩを除くすべてのクロックはリセ
ットされる。クロックφＴＲ１は、ＷＥ倍信号Ｃ８信号
をローレベルからハイレベルにすることにより、リセッ
トされる。

先ず第１０図において、書き込み中には、第１２図に示
すようにＷＥはローレベルであり、クロックφＰはハイ
レベル、Ｃ８はローレベルであるから、インバータ８１
、ノア・ゲート８２を経由したクロックφＴＲＩはロー
レベルになる。また、クロックφＰ・のハイレベルがア
ンド・ゲート８６，８９、遅延回路７１．７２を通過し
てもハイレベルであるため、クロックφＤＩＢとφＷＬ
はいずれもハイレベルとなる。

さらに、ＷＥ、Ｃ８のローレベルが、ノア・ゲート８３
．８５インバータ８４を通過することにより、クロック
φＣＤはローレベルとなる。

このような状態は、第１２図の時間ＴＢの状態に合致す
る。

次に第９図において、読み出し時には、クロックφＰは
ハイレベル、ＷＥはハイレベルであるから、ナンド・ゲ
ート７７、ノア・ゲート７８を経由したクロックφｓＥ
Ｎはローレベルとなり、遅延回路７０．インバータ７９
、アンド・ゲート８０を経由したクロックφＤｓはハイ
レベルとなる。この状態は、第１１図の時＃ＴＢの状態
に合致する。

また、第８図において、読み出し時には、クロックφＰ
はハイレベル、クロックφＷＬはローレベル、クロック
φＤＳはハイレベルであるから、オア・ゲート７３．ナ
ンド・ゲート７４゜インバータ７５で同一レベルが保持
され、アンド・ゲート７６を経由した、クロックφＤｃ
はローレベルとなる。この状態は、第１１図の時間ＴＢ
の状態に合致する。このように、第６図。

第７図の半導体メモリ装置においては、実際の読書動作
時間（ＴＡ）は一定であるので、サイクル・タイム（Ｔ
Ｃ）が長くなるほど、平均電力は低下する。センス増幅
器Ｉ８はラッチ式でないため、クロックφＳＥＮおよび
φＤＳが遅れて起動しても、アクセス・タイムには殆ん
ど影響を与えない。また、クロックの数は、完全なりロ
ック式メモリ装置では、１８個以上必要であるのに対し
、第６図、第７図の回路ではクロックが６個ですむので
、占有面積は完全なりロック式では、チップの１０％も
必要となるのに対して１本発明では３％ですむ。このた
め。

本発明のメモリ装置では、レイアウト配線が簡単化され
、クロック信号の時間順序の複雑さがなくなり、簡単と
なる。　　　゛ Ｃ発明の効果Ｊ 以上説明したように、本発明によれば、内部コントロー
ル・クロック回路により、ＤＣ電流が流れる回路を制御
するので、静止状態（ＤＣ状態）における消費電力が微
少となる。また。

クロックが少なくてすむので、時間順序が簡単となり、
レイアウト配線も簡単化され、信頼性の高い、低消費電
力のメモリ動作が可能となる。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置の要部構成図、第２図
は本発明に用いるパルス発生器の構成図、第３図、第４
図および第５図はそれぞれ本発明に用いるパルス集合回
路の構成図、第６図は本発明の実施例を示すデコーダ回
路の構成図、第７図は本発明の実施例を示す半導体メモ
リ装置の要部構成図、第８図、第９図、第１Ｏ図はそれ
ぞれ第６図、第７図に用いられるコントロール・クロッ
ク回路の論理図、第１１図。 第１２図はそれぞれ読み出し時および書き込み時のクロ
ック信号のタイムチャートである。 ２コメモリ・セル、９：ワード線、１０：デコーダ、１
１，１２：データ線、１５．１６：コモン・データ線、
１８：センス増幅器、Ｉ９；出カバソファ回路、２０．
２１：データ線負荷ＭＯＳトランジスタ、２２．２３：
コモン・データ線プリチャージＭＯＳトランジスタ、２
４：データ人力バッファ回路、３０．３１：出力端子の
プリチャージＭＯＳトランジスタ、５０：パルス発生器
、６０：ワード・ｋタイム、６３：データ・ストア回路
。 第１図 人力　　　　　　　　　　　出力 第２図 （ａ） φＰ１ 第３図 第４図 φＰ□ 第５図 第６図 第７図 出力 第８図 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. １、ワード線を駆動するデコーダ・ドライバ、読出出力
   を増幅するセンス増幅器および書込データを入力する入
   力バッファ回路を備えた非同期式スタティックＭＯＳメ
   モリ装置において、アドレス変化と書込信号を検出して
   内部クロックを発生する回路、該内部クロックを用いて
   上記デコーダ・ドライバとセンス増幅器と入力バッファ
   回路の各動作を停止させる回路、および上記センス増幅
   器の動作停止後も読出出力を保持するデータ・ストア回
   路を設けることを特徴とする半導体メモリ装置。