JPS6145314B2 - - Google Patents
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- Publication number
- JPS6145314B2 JPS6145314B2 JP55046524A JP4652480A JPS6145314B2 JP S6145314 B2 JPS6145314 B2 JP S6145314B2 JP 55046524 A JP55046524 A JP 55046524A JP 4652480 A JP4652480 A JP 4652480A JP S6145314 B2 JPS6145314 B2 JP S6145314B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- period
- semiconductor memory
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は高速動作の可能な半導体メモリ装置
に関する。
に関する。
従来のダイナミツク動作の半導体メモリ装置や
同期式あるいは非同期式でも内部で同期信号を発
生させる方式のスタテイツク動作の半導体メモリ
装置では、内部の信号線電位を一旦クリアして所
定の電位に設定するプリチヤージ期間と、各信号
線電位が記憶情報に応じて変化するアクテイブ動
作期間とに分かれている。このため動作が理解し
易く、設計が容易であるが、プリチヤージ期間中
は全てのワード線が非選択状態に保たれているた
め、不必要に動作速度を遅くしているという問題
があつた。
同期式あるいは非同期式でも内部で同期信号を発
生させる方式のスタテイツク動作の半導体メモリ
装置では、内部の信号線電位を一旦クリアして所
定の電位に設定するプリチヤージ期間と、各信号
線電位が記憶情報に応じて変化するアクテイブ動
作期間とに分かれている。このため動作が理解し
易く、設計が容易であるが、プリチヤージ期間中
は全てのワード線が非選択状態に保たれているた
め、不必要に動作速度を遅くしているという問題
があつた。
この発明は上記の点に鑑み、プリチヤージ期間
を無駄にせずに高速動作化を図つた半導体メモリ
装置を提供するものである。
を無駄にせずに高速動作化を図つた半導体メモリ
装置を提供するものである。
この発明はワード線とビツト線が行列配置され
その各交点位置に読出し動作により記憶内容が破
壊されないメモリセルが配置された半導体メモリ
装置において、内部の信号線を所定の電位に設定
するプリチヤージ期間中に、この期間経過後読出
されるべきアドレスに対応するワード線を選択状
態にすることにより、アクセス時間の短縮を図つ
たことを特徴としている。
その各交点位置に読出し動作により記憶内容が破
壊されないメモリセルが配置された半導体メモリ
装置において、内部の信号線を所定の電位に設定
するプリチヤージ期間中に、この期間経過後読出
されるべきアドレスに対応するワード線を選択状
態にすることにより、アクセス時間の短縮を図つ
たことを特徴としている。
以下図面を参照してこの発明の実施例を説明す
る。第１図は一実施例の半導体メモリ装置の構成
を示している。１１はワード線WL0〜WLoとビツ
ト線BL（BL0〜BLn），（０〜n）が行列
配置されその各交点位置にメモリセルが配置され
たメモリ・マトリツクスであり、１２は外部から
供給される複数ビツトのアドレス信号からそれぞ
れのビツト信号およびその反転信号を発生する図
示しないアドレスバツフア回路から出力される行
アドレス信号に応じてワード線WL0〜WLoのうち
１本を選択する行デコーダ、、１３はクロツク信
号φに同期して動作しプリチヤージ期間に全ビツ
ト線BL，を所定の電位に設定するビツト線プ
リチヤージ回路、１４は列アドレス信号に応じて
（ｍ＋１）本の列のうち１本の列を選択する列デ
コーダと選択されたメモリセルのデータをクロツ
ク信号φに同期して読出すセンスアンプである。
る。第１図は一実施例の半導体メモリ装置の構成
を示している。１１はワード線WL0〜WLoとビツ
ト線BL（BL0〜BLn），（０〜n）が行列
配置されその各交点位置にメモリセルが配置され
たメモリ・マトリツクスであり、１２は外部から
供給される複数ビツトのアドレス信号からそれぞ
れのビツト信号およびその反転信号を発生する図
示しないアドレスバツフア回路から出力される行
アドレス信号に応じてワード線WL0〜WLoのうち
１本を選択する行デコーダ、、１３はクロツク信
号φに同期して動作しプリチヤージ期間に全ビツ
ト線BL，を所定の電位に設定するビツト線プ
リチヤージ回路、１４は列アドレス信号に応じて
（ｍ＋１）本の列のうち１本の列を選択する列デ
コーダと選択されたメモリセルのデータをクロツ
ク信号φに同期して読出すセンスアンプである。
第２図のタイミングチヤートを用いてその動作
を説明する。アドレス信号が変化すると、クロツ
ク信号φ（例えば内部で自動的に発生される）が
“０”レベルに下がり、プリチヤージ動作に入つ
て全てのビツト線BL，が例えば電源電圧ＶDD
に設定される。このとき、従来のものと異なり、
全てのワード線WL0〜WLoが非選択状態の“０”
レベルにはならない。例えばアドレス信号がｉ番
目の行からｊ番目の行に切換つたとすると、ワー
ド線WLiが“０”になると同時にワード線WLjが
選択されプリチヤージ期間にもかかわらず“１”
レベルに上る。このためビツト線電位は完全にＶ
DDまで達せず、ワード線が選択されているメモリ
セルのデータに応じて中間レベルになる。そして
一定時間後、クロツク信号φが“０”から“１”
に変りアクテイブ動作になつた時、既にビツト線
電位は半ばデータが読出された状態にあるため高
速に読出され、従つてアクセス時間の大幅な短縮
が図られる。
を説明する。アドレス信号が変化すると、クロツ
ク信号φ（例えば内部で自動的に発生される）が
“０”レベルに下がり、プリチヤージ動作に入つ
て全てのビツト線BL，が例えば電源電圧ＶDD
に設定される。このとき、従来のものと異なり、
全てのワード線WL0〜WLoが非選択状態の“０”
レベルにはならない。例えばアドレス信号がｉ番
目の行からｊ番目の行に切換つたとすると、ワー
ド線WLiが“０”になると同時にワード線WLjが
選択されプリチヤージ期間にもかかわらず“１”
レベルに上る。このためビツト線電位は完全にＶ
DDまで達せず、ワード線が選択されているメモリ
セルのデータに応じて中間レベルになる。そして
一定時間後、クロツク信号φが“０”から“１”
に変りアクテイブ動作になつた時、既にビツト線
電位は半ばデータが読出された状態にあるため高
速に読出され、従つてアクセス時間の大幅な短縮
が図られる。
第１図のメモリ装置の要部の具体例を第３図に
示す。ｐチヤネルMOSFET Q1，Q2はクロツク
信号φに同期して動作するビツト線プリチヤージ
回路である。ｎチヤネルMOSFET Q3〜Q6と負
荷抵抗RL1，RL2はよく知られたメモリセルであ
る。ｐチヤネルMOSFET Q7，Q8とｎチヤネル
MOSFET Q9，Q10はCMOSインバータを組合せ
たセンスアンプを構成しており、クロツク信号φ
で動作するｎチヤネルMOSFET Q11により活性
化されるようになつている。ｎチヤネル
MOSFET Q12，Q13は列デコーダの出力CDOに
より動作してビツト線BL，に出力されたデー
タを入出力回路に転送するためのトランスフアゲ
ートである。RDは前記した図示しないアドレス
バツフア回路から出力されるアドレス信号および
反転信号の組合せからなる１組の信号のンド論理
を得ることによりワード線を選択する複数のうち
の一つの行デコーダであり、外部から入力される
アドレスに応じていずれか一つの行デコーダRD
の出力が選択的に“１”にされる。
示す。ｐチヤネルMOSFET Q1，Q2はクロツク
信号φに同期して動作するビツト線プリチヤージ
回路である。ｎチヤネルMOSFET Q3〜Q6と負
荷抵抗RL1，RL2はよく知られたメモリセルであ
る。ｐチヤネルMOSFET Q7，Q8とｎチヤネル
MOSFET Q9，Q10はCMOSインバータを組合せ
たセンスアンプを構成しており、クロツク信号φ
で動作するｎチヤネルMOSFET Q11により活性
化されるようになつている。ｎチヤネル
MOSFET Q12，Q13は列デコーダの出力CDOに
より動作してビツト線BL，に出力されたデー
タを入出力回路に転送するためのトランスフアゲ
ートである。RDは前記した図示しないアドレス
バツフア回路から出力されるアドレス信号および
反転信号の組合せからなる１組の信号のンド論理
を得ることによりワード線を選択する複数のうち
の一つの行デコーダであり、外部から入力される
アドレスに応じていずれか一つの行デコーダRD
の出力が選択的に“１”にされる。
アドレス信号が切換わると同時にクロツク信号
φが“０”になり、これによりQ1，Q2が導通状
態（オン状態）となつてビツト線BL，は共に
高電位に引上げられるが、このときアドレス信号
に応じたワード線WLが選択状態になるから、メ
モリセルのデータに応じてQ3―Q5あるいはQ4―
Q6のいずれかを通じてビツト線BLまたはのい
ずれか一方の電位は引下げられ、中間レベルにな
る。そしてクロツク信号φが“１”レベルになる
とセンスアンプが動作を開始するが、既にビツト
線BL，はメモリセルのデータに応じた電位差
をもつているので、、読出し動作は極めて速い。
φが“０”になり、これによりQ1，Q2が導通状
態（オン状態）となつてビツト線BL，は共に
高電位に引上げられるが、このときアドレス信号
に応じたワード線WLが選択状態になるから、メ
モリセルのデータに応じてQ3―Q5あるいはQ4―
Q6のいずれかを通じてビツト線BLまたはのい
ずれか一方の電位は引下げられ、中間レベルにな
る。そしてクロツク信号φが“１”レベルになる
とセンスアンプが動作を開始するが、既にビツト
線BL，はメモリセルのデータに応じた電位差
をもつているので、、読出し動作は極めて速い。
なお、上述のようなプリチヤージ動作では、ワ
ード線WLによりメモリセルが選択状態にあるた
めに、Q1―Q3―Q5あるいはQ2―Q4―Q5の経路で
電流が流れるので、従来に比べて消費電流が多く
なるように思われる。しかしこの消費電流の増大
は、ブリチヤージ期間がもともと極めて短時間で
あり、またメモリがスタンドバイ状態ではチツプ
セレクト信号で全てのワード線を“０”レベルに
落とすかあるいはクロツク信号φを“１”のまま
にしておくのは容易であるから、実際上無視でき
る。
ード線WLによりメモリセルが選択状態にあるた
めに、Q1―Q3―Q5あるいはQ2―Q4―Q5の経路で
電流が流れるので、従来に比べて消費電流が多く
なるように思われる。しかしこの消費電流の増大
は、ブリチヤージ期間がもともと極めて短時間で
あり、またメモリがスタンドバイ状態ではチツプ
セレクト信号で全てのワード線を“０”レベルに
落とすかあるいはクロツク信号φを“１”のまま
にしておくのは容易であるから、実際上無視でき
る。
また、上記実施例では、ビツト線が１列に２本
ある場合を説明したが、第４図のようなメモリセ
ルでビツト線が１列に１本のみのメモリ装置にも
この発明を適用できる。第４図のメモリセルは、
ｐチヤネルMOSFET Q41，Q42とｎチヤネル
MOSFET Q42，Q44からなる２個のCMOSインバ
ータを組合せたもので、その１つのノードを記憶
ノードとしてこれをｎチヤネルMOSFET Q45を
介して１本のビツト線BLに接続するようにした
ものである。
ある場合を説明したが、第４図のようなメモリセ
ルでビツト線が１列に１本のみのメモリ装置にも
この発明を適用できる。第４図のメモリセルは、
ｐチヤネルMOSFET Q41，Q42とｎチヤネル
MOSFET Q42，Q44からなる２個のCMOSインバ
ータを組合せたもので、その１つのノードを記憶
ノードとしてこれをｎチヤネルMOSFET Q45を
介して１本のビツト線BLに接続するようにした
ものである。
その他この発明は、読出し動作によつては記憶
内容が破壊されないタイプのメモリセルを用いた
場合に広く応用することができる。
内容が破壊されないタイプのメモリセルを用いた
場合に広く応用することができる。
以上述べたようにこの発明によれば、プリチヤ
ージ期間を無駄にせず、この期間にワード線を選
択状態にすることにより、アクセス時間の短縮を
図つた半導体メモリ装置を提供することができ
る。
ージ期間を無駄にせず、この期間にワード線を選
択状態にすることにより、アクセス時間の短縮を
図つた半導体メモリ装置を提供することができ
る。
第１図はこの発明の一実施例のメモリ装置の概
略構成を示す図、第２図はその動作を説明するた
めのタイミングチヤート、第３図は第１図のメモ
リ装置の要部構成を具体的に示す図、第４図はこ
の発明に用いられる他のメモリセル構成例を示す
図である。 WL0〜WLo……ワード線、BL0〜BLn，０〜
n……ビツト線、１１……メモリ・マトリツク
ス、１２……行デコーダ、１３……ビツト線プリ
チヤージ回路、１４……列デコーダおよびセンス
アンプ。
略構成を示す図、第２図はその動作を説明するた
めのタイミングチヤート、第３図は第１図のメモ
リ装置の要部構成を具体的に示す図、第４図はこ
の発明に用いられる他のメモリセル構成例を示す
図である。 WL0〜WLo……ワード線、BL0〜BLn，０〜
n……ビツト線、１１……メモリ・マトリツク
ス、１２……行デコーダ、１３……ビツト線プリ
チヤージ回路、１４……列デコーダおよびセンス
アンプ。
Claims (1)
- １ ワード線とビツト線が行列配置されその各交
点位置に読出し動作により記憶内容が破壊されな
いメモリセルが配置された半導体メモリ装置にお
いて、内部の信号線を所定の電位に設定するプリ
チヤージ期間中に、この期間経過後読出されるべ
きアドレスに対応するワード線を選択状態にする
ように構成したことを特徴とする半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4652480A JPS56143592A (en) | 1980-04-09 | 1980-04-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4652480A JPS56143592A (en) | 1980-04-09 | 1980-04-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143592A JPS56143592A (en) | 1981-11-09 |
| JPS6145314B2 true JPS6145314B2 (ja) | 1986-10-07 |
Family
ID=12749658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4652480A Granted JPS56143592A (en) | 1980-04-09 | 1980-04-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56143592A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2052074A1 (en) * | 1990-10-29 | 1992-04-30 | Victor Vali | Integrated optics gyroscope sensor |
| JP3180883B2 (ja) * | 1995-04-24 | 2001-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| EP1966803A2 (en) * | 2005-12-29 | 2008-09-10 | SanDisk Corporation | Non-volatile memory operated on the basis of a two-step bit-line precharge operation and a two-pass sensing operation |
| US7447094B2 (en) | 2005-12-29 | 2008-11-04 | Sandisk Corporation | Method for power-saving multi-pass sensing in non-volatile memory |
| US7733704B2 (en) | 2005-12-29 | 2010-06-08 | Sandisk Corporation | Non-volatile memory with power-saving multi-pass sensing |
-
1980
- 1980-04-09 JP JP4652480A patent/JPS56143592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143592A (en) | 1981-11-09 |
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